JPH02224481A - 増幅型固体撮像素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は増幅型固体撮像素子、更に詳しく言えば、半導
体基板上に１画素の光信号を電気信号に変更する画素子
を多数形成した光電変換部、各画素子を走査選択する走
査部及び走査出力を映像信号として出力する出力部等形
成した装置、特に、各画素子に増幅器を付加した構造の
固体撮像素子に関する。

〔従来の技術〕

従来、固体撮像素子については種々のものが知られてい
るが、特に高出力、低雑音特性の優れ、かつ集積回路化
の容易な構造として、各画素に対応して、ホトダイオー
ド等の光電変換素子と、上記光電変換素子の信号電荷に
対応した増幅信号を得るＦＥＴ等の増幅素子を組合せた
画素子を構成し、これを多数行列状に配列した光電変換
部を構成する固体撮像素子が知られている。なおこの種
の増幅型固体撮像素子に関する文献として、アイ・イー
・イー・イー、トランザクション　オンエレクトロン　
デバイシイース　３５巻　５号５月（１９８８年）第６
４６頁から第６５２頁（ＩＥＥＥＴＲＡＮＳＡＣＴＩＯ
ＮＳ　ＯＮ　ＥＬＥＣＴＲＯＮ　ＤＥＶＩＣＥＳ　ＶＯ
Ｌ　３５　Ｎｏ、５ＭＡＹ　（１９８８）　ｐｐ、６４
６−６５２）が挙げられる。

上記文献に記載されている画素子は、第１４図（ａ）及
び（ｂ）に平面図及び断面構造を示す横型Ｊ　Ｆ　Ｅ　
Ｔ　（ｊｕｎｃｔｉｏｎ　ｆｉｅｌｄ　−ｅｆｆｅｃｔ
　ｔｒａｎｓｉｓｔｏｒ）で構成されている。すなわち
、ｐ型半導体基板に形成されたｎウェル２２内にドレイ
ンとなるｎ＋層２３、ホトダイオードを兼ねるフローテ
ィングゲートとなる２１層２４、ソースとなるｎｆ層２
５が形成されている。第１ポリシシコンＭ２６はゲート
ル＋層２４の一部の上に形成され、その直下のｐ”１２
４との間にゲート容量を構成する。また第２ポリシリコ
ン層２７はソース層２５に接続され画素子の出力取出し
線を構成する。上記構成の画素子において。

領域２４に光情報に対応した信号電荷が蓄積される。

第１ポリシシコン層２６に加える電圧によって蓄積電荷
の読み出しく増幅）、リセット、信号蓄積等の制御を行
なう。

〔発明が解決しようとする課題〕

上記従来知られている固体撮像素子は、増幅素子によっ
て、画素の選択等の動作も兼ね、素子の高集積化に有効
であるが、第１にホトダイオードとなるゲート領域のリ
セットをゲート容量の即動によってダイオードを順方向
にすることにより行うためにリセットが不完全になると
いう点について配慮がなされておらず、残像が発生する
という問題があった。第２にリセットに伴い発生するリ
セット雑音についての配慮がなされておらず、信号対雑
音比（Ｓ／Ｎ）が低いという問題があった。

また、第３に暗電流の低減について配慮がなされておら
ず、その画素ごとのばらつきにより画素が劣化するとい
う問題があった。

本発明の主な目的は、残像、リセット雑音の発生なくホ
トダイオードのリセットを行ない、無残像、低雑音の画
素増幅型固体撮像素子を提供することにある。

本発明の他の目的は、画素で発生する暗電流を低減し、
高画質の画素増幅型固体撮像素子を提供することにある
。

〔課題を解決するための手段〕

本発明は上記上な目的を達成するため、光電変換素子と
上記光電変換素子に蓄積された信号電荷に対応する電圧
を入力とする増幅素子とからなる複数の画素子と、上記
画素子の選択駆動を選択線と上記画素子との間の容量結
合手段で行なう増幅型固体撮像素子において、ホトダイ
オード等の光電変換素子のリセットを行なう手段を上記
容量結合手段と別に設け、上記光電変換素子をリセット
時に空乏化する低濃度不純物層で構成したものである。

上記光電変換素子としてはホトダイオードが主なもので
あるが、これに限定されない、又上記増幅素子としては
前述従来の技術に述べた横型ＪＦＥＴのみならず、ＭＯ
Ｓトランジスタ、バイポーラトランジスタ等の固体増幅
器を含む。更に光電変換素子は増幅素子の構成要素の一
部となる場合も含む。

更に１本発明は上記他の目的を達成するため。

画素子選択を行なう容量結合手段の電極下の光電変換素
子をホトダイオードで構成し、ホトダイオード表面に、
増幅素子より信号読み出しの行なわれていない期間にホ
トダイオードを形成する不純物層と反極性のキャリア層
（反転層）が誘起されるような電圧を選択線に印加する
手段を設けたものである。

〔作用〕

上記リセット手段はリセット時のホトダイオードが空乏
化するように動作する。それによって、ホトダイオード
の信号電荷はすべてホトダイオードより排除されるよう
になるので、残像が発生することもなく、リセット雑音
も発生しない。

また１選択線には増幅器より信号の読み出されていない
期間に、すべての選択を行なう結合容量下のホトダイオ
ード表面に、ホトダイオードを形成する不純物層と反極
性のキャリア層が誘起されるような電圧がかかる。それ
によって、ホトダイオード表面に存在する暗電流の発生
原因となる準位がキャリアにより埋められ、暗電流の発
生が抑圧される。

〔実施例〕

本発明による増幅型固体撮像素子の第１の実施例を第１
図、第２図を用い説明する。第１図は第１の実施例の回
路構成図、第２図（ａ）は画素子の断面構造図、同図（
ｂ）は同図（ａ）のＡＡ’の各動作時の電位図、同図（
ｃ）は駆動パルスタイミングを示す。

第１図において、固体撮像素子は垂直及び水平に行列状
に画素子１が複数個（簡単のため３×３の９個）配列さ
れた光電変換部と、上記画素の選択走査を行なう水平走
査回路１２と垂直走査回路３２の走査回路及び光電変換
部からの信号を処理して外部に出力する出力回路７〜１
１．１３．１４．１６とからなる１画素子１は第２図（
、）にその断面図を示すような構造の完全空乏化横型Ｊ
ＦＥＴ３１．上記ＪＦＥＴ３１を垂直ゲート線（選択線
）４から加えられる電圧によって選択駆動する容量６−
ＪＦＥ　Ｔ３１のゲートをリセットゲート線３４から加
えられるパルス信号によってリセットするためのリセッ
トスイッチ３４から構成される。第２図（ａ）において
、２１〜２３．２５は第１４図（ａ）及び（ｂ）に示し
た従来知られている画素子の同一番号を付す部分と同様
のものを示す。４４はリセット時に空乏化する低濃度フ
ローティングゲートｐ″″層、４６は透光性薄膜第２層
ポリシリコンでｐ−不純物層４４の上部全領域にねたて
設けられゲートｐ′″層４４との間に第１図のゲート容
量６が形成されている。

４７は垂直信号線５をなすアルミ配線、４８はリセット
スイッチ３３のゲートとリセットゲート配線を兼ねる第
１層ポリシリコン層、４９はリセットドレイン層である
。なお、透光性薄膜ポリシリコン４６の抵抗が動作速度
の点から問題となる場合にはアルミ等の低抵抗配線でこ
れらのポリシリコン層を接続すればよい。

上記構成において、固体撮像素子をテレビジョンカメラ
として使用する場合、水平ブランキング期間に入ると、
垂直走査回路３２により行選択がなされ、まずｎ行信号
読み出しが行なわれる。非選択行の垂直ゲート線４の電
圧がｖＬと低くなる。

第２図（ｂ）は第２図（ａ）のゲート電極４６に加えら
れる電圧ＶＭ、ＶＬ、ＶｕとＡ−Ａ’線テ示す部分の電
位分布を示すであり、　ＶＭＳ、　ＶＳＳはポリシリコ
ン層４６に電圧ＶＭ及びＶＨがかかった時のｐ−層４４
の表面電位を示し、ＶＬＢ、ＶＭＢはそれぞれ、ポリシ
リコン層４６に電圧ｖし及びＶＭがかかった時のｎウェ
ル層２２内の最大電圧を示す。Ｏ印は信号電荷となるホ
ールを示す。従って、非選択行では、ＪＦＥＴのチャネ
ルとなるｎウェル電圧ｖＬＢが増幅器の低電圧電源Ｖｓ
ｓより低い電圧となりｎチャネルＪＦＥＴ３１がオフす
る。一方、選択行の垂直ゲート線４の電圧はＶＭのまま
で、ＪＦＥＴチャネルとなるｎウェル電圧ＶＭＲはＶｓ
ｓより高い電圧となり、ＪＦＥＴ３１がオンし、信号電
荷に応じた電圧が垂直信号線５を介して結合容量７に充
電された後、クランプスイッチ８が閉じる。

この際、ＪＦＥＴのチャネルとなるｎウェル電圧ＶＭＢ
は表面電位ＶＭＳより高く１表面に反転層が形成される
ことはない（第２図（ｃ）ｔ＝ｔｔ）。次いで、１行リ
セットゲート線３４が低い電圧となり、ｐ−ゲート領域
４４に発生した信号電荷がリセットドレイン４９に流出
し、リセットがなされ、リセット後にはＰ−ゲート領域
４４は可動電荷の存在しない空乏化状態となる（第２図
（ｃ）ｔ＝ｔｚ）。

この後、サンプルスイッチ９−１の駆動信号φＳ＾が高
電圧となり、スイッチ９−１が導通し、信号電荷による
電位変動のみがメモリ容量１０−１に保持される（第２
図（ｃ）ｔ＝ｔｊ。次いで、同様にｎ＋１行の信号が読
み出される。この後、暗電流抑圧のためアキュムレーシ
巨ン動作がなされる。すなわち全垂直ゲート線４の電圧
が高くＶＨとなるとともに、電源電圧φＤがＶｏからＶ
ｓｓと低くなり、ｐ−ゲート領域４４表面に一時反転層
が形成される（第２図（ｃ）ｔ＝ｔ４）。水平走査に入
ると、水平スイッチ１１とリセットスイッチ１３が順次
開閉し２行の信号がメモリ容量９−１．９−２から出力
ソースフォロワ−１４を介し同時に読み出される。

本実施例によれば、残像、リセット雑音の発生なくｐ−
ゲート領域４４のリセットができ、かつ、暗電流を低減
できる。さらに、ゲート容量６の上記電極となる透光性
薄膜ポリシリコン４６をＪＦＥＴの低濃度フローティン
グゲートルー層４４上の全領域に形成することにより、
ゲートｐ−層領域のポテンシャルを均一化し、光電変換
領域と信号蓄積領域の形成される平面領域を一致させる
ことができるので、高い均一性を持つ信号出力を得られ
るという効果も有している。

なお、横型ＪＦＥＴのゲートとなるゲート不純物層４４
を空乏化し、選択を選択線４との容量結合で行なう際に
は、容量によりゲート電圧を制御できるのは上部に容量
が形成されるゲート不純物層領域に限定される。従って
、選択、非選択を完全に行なうために少なくとも容量の
形成領域はソースを囲むように形成することが必要であ
る。

さて、第１の実施例においては、非常に強い光が当った
場合非選択行のゲートル層領域４４に発生する電荷によ
り、メモリ容量への信号読み出しが完了する以前に非選
択行のＪ　ＦＥＴがオンして擬信号が発生する場合があ
る。これを防ぐために、リセットスイッチ３３を介し、
過剰電荷をリセットドレイン４９に流出させ、ゲート領
域４４の電圧がＪＦＥＴをオンしない電圧にクランプす
る動作を行なった第２の実施例を第３図の駆動パルスタ
イミングを用い、説明する。なお、回路構成は第１図の
回路と同じである。水平ブランキング期間に入ると、ま
ず、ｎ行の信号読み出しが行なわれる。

選択行のリセットゲート線３４にＶ１４Ｒの高電圧がか
かった後、垂直ゲート線４にＶＭの高い電圧がかけられ
、選択行の信号はリセットドレイン４９に流れ出すこと
なく、ＪＦＥＴ３１がオンし結合容量７が充電される。

この時、読み出しの行なわれていない行のリセットゲー
ト線３４は中位の電圧ＶＭＲの状態で垂直ゲート線４は
電圧ＶＬのままで、ＪＦＥＴのゲート領域４４に過剰電
荷が発生しても、リセットドレイン４９に流入し、ゲー
ト領域４４はある一定電位以上になることはなく常にＪ
ＦＥＴはオフとなる（第３図１＝１よ）０次いで、ｎ行
すセットゲート＠３４が低い電圧ＶＬＲとなりゲートｐ
〜領域４４がリセットされる（第３図１　＝　１．）、
この後、信号成分のみがメモリ容量１Ｏ−１に保持され
る。

同様に、ｎ＋１行が読み出され、アキュムレーション動
作がなされた後、水平走査により信号が出力される６本
実施例によれば、リセット手段３４を介し、ゲート領域
の電圧をクランプすることにより非常に強い光が当って
も非選択行のＪＦＥＴがオンせず擬信号を抑圧できる。

また、第１の実施例において、−行のＪ　ＦＥＴは同時
に動作するため、全アレーに広がるドレイン２３に大電
流が流れることによる電圧降下か、もしくは、垂直信号
線５とｎウェルとの容量結合によるウェルの電圧変動に
より、シェーディングが発生する。これを防ぐため、ド
レイン２３の抵抗を低くした第３、第４の実施例を第４
図を用い説明する。なお１図中、第２図（ａ）と同一構
成要素は同一の番号を付す、第４（ａ）は第３の実施例
の画素子の断面構造図である。

なお、本実施例及び他の実施例の説明において、同一の
実質的に構成機能を有する部分に同一の番号を付し、必
要のないかぎり説明を省略する。図中５１はドレイン２
３．４９の下部の全アレ一部にメツシュ状に設けられた
埋め込みｎｆ層で、ドレイン領域の低抵抗化を実現した
ものである。また、同図（ｂ）は第４の実施例の画素子
の断面構造図で、５２は画素ごとに少なくとも１個所ド
レイン２３とコンタクトの取られたアルミ等の低抵抗配
線で全アレ一部にメツシュ状に設けられている。これに
よリドレイン領域の低抵抗化が実現できる。本実施例に
よれば、ウェル領域のドレイン下部に埋め込み層もしく
は上部に低抵抗配線をメツシュ状に配置することにより
、ドレイン領域の低抵抗化が実現でき、シェーディング
を抑圧できる。

また、本発明による増幅型固体撮像素子を構成する画素
子の増幅器は横型ＪＦＥＴに限定されるものではなく種
々のトランジスタで実現できる。

第５図は、増幅器として縦型ＪＦＥＴを用いた画素子の
第５の実施例の断面構造図を示す。同図において６３は
ＪＦＥＴのドレインとなる基板である。ＪＦＥＴのチャ
ネルはソース２５を囲むように形成されたｐ−層間の領
域に形成される。本実施例の回路植成ならびに動作は第
１の実施例、もしくは第２の実施例と同様であるので詳
細な説明は省略する。本実施例によれば縦型ＪＦＥＴを
用いることにより、ドレインが基板となるので、その抵
抗を下げることができシェーディングを抑圧できる。な
お、空乏化したゲートを有する縦型ＪＦＥＴのオンオフ
をゲート上部に設けられた容量により制限するためには
、少なくともソース領域の近傍にソースを囲むように容
量を形成することが必要である。

さらに、第１〜第４の実施例においては、ホトダイオー
ドと基板間に形成されたＪＦＥＴのダイオードに蓄積さ
れた光信号によるチャネル電位の変化を読み出したが、
結合容量の上部電極をなすポリシリコン層下のホトダイ
オード表面電位の光信号により変化を読み出しても良い
。

第６図は本発明による固体撮像素子の第６の実施例の回
路構成図で、第７図（ａ）、（ｂ）及び（Ｑ）はそれぞ
れ、第６図の実施例に使用される画素子の断面構成図、
第７図（ａ）のＡ−Ａ部の電位図及び、第６図（、）の
翻動タイミング図を示す。本実施例において、６１はホ
トダイオード表面電位の光信号による変化を検知するＭ
ＯＳトランジスタ、７１はＭｏＳトランジスタのゲート
電極となる透光性薄膜第２層ポリシリコンで、ｐｍ４４
との間にゲート容量６が形成され、７２はＭＯＳトラン
ジスタドレイン、７３はＭＯＳトランジスタソースであ
る。

以下第６の本実施例の動作を説明する。水平ブランキン
グ期間に入るとｎ行の信号読み出しが行なわれる。ｎ行
の垂直ゲート４に接続されたゲート７１の電圧が■−と
なり１選択行の表面電位ＶＭＳが増Ｉ１１！の低電圧電
源Ｖｓｓより高い電圧となり。

ＭＯＳトランジスタ６１がオンし、ホトダイオードを形
成するｐ−層不純物層４４の光信号に応じた表面電位の
変動が結合容量７に充電される。この際、ｎウェル内の
最大電圧ＶＭＢは表面電位ＶＭＳより低く、ＪＦＥＴは
オンすることはない。一方、非選択行の垂直ゲート線４
の電圧はＶｔ、のままで、ｎウェル２２内の最大電圧ｖ
ＬＢならびに表面電位ＶＬＳは低電圧源電圧ＶＳＳより
低く非選択行のＭＯＳトランジスタならびにＪＦＥＴは
オフのままとなる。

なお、過剰光が当っても過剰なキャリアは基板２１に流
れ２層４４の電位はＶＬＢにクランプされ、非選択行の
ＭＯＳトランジスタはオンすることはない（第７図（ｃ
）　ｔ＝ｔ１）、以下、リセット、サンプルホールドが
第１図、第２図の実施例と同様に行なわれる６次いで、
ｎ＋１行の信号読み出しが同様に行なわれる。この後、
全垂直ゲート線の電圧がｖＭとなるとともに、電源電圧
φ０がＶｏからＶｓｓと低くなり、ｐ−ゲート領域４４
表面に一時反転漕が形成される（第７図（ｃ）ｔ＝ｔ４
）、水平走査期間に入ると、２行の信号が同時に読み出
される。本実施例によれば、画素選択を行なう容量下の
ホトダイオード不純物層表面の光信号による電位変動を
検知増幅することにより、ゲート線４に加える電圧レベ
ルは３値パルスを用いることなく２値のレベルでアキュ
ムレーション動作ができ、駆動を容易にできるという効
果がある。

第８図（ａ）及び（ｂ）は本発明による固体撮像素子の
第７の実施例に使用される画素子の断面構造図及び、同
（ａ）図のＡ−Ａ’の電位図を示す。

第６の実施例においては、ソース領域７３をドレイン領
域より分離するために基板とホトダイオード不純物層間
のＪＦＥＴを常にオフする動作を行なったが、第７の実
施例はこの分離をホトダイオード不純物層により行なっ
たものである。８１はドレイン７２と同極性のｎ基板で
ある。また、第８図（ｂ）においてＶＬＳ、　Ｖｓｓは
それぞれゲート電極７１の電圧がｖし、ＶＭの時のｐ−
層４４の表面電位を示す１本実施例の回路構成並びに動
作は第６の実施例と同様である。本実施例においては、
画素選択を行なう容量下のホトダイオード不純物層表面
の光信号による電位変動を検知増幅するＭＯＳ）。

ランジスタのソースをドレインとなる基板よりホトダイ
オード不純物層により分離することにより、安定した動
作を得るとともにドレイン抵抗を低減し、シェーディン
グの発生を防止できる。なお、過剰光発生により擬信号
を抑圧するには、第２の実施例と同様な動作を行なえば
よい。

以上の各実施例においては、リセット手段としてゲート
とドレインの接続されたＭＯＳスイッチを用いたが、上
記実施例に限定されず、ゲートとドレインの分離された
ＭＯＳスイッチを用いてもよいし、ドレインからのバン
チスルーによりリセットを行なってもよい。更に、リセ
ットを基板からのパンチスルーにより行なってもよい。

第９図は本発明による固体撮像素子の第８の実施例の回
路構成図であり、第１０図（ａ）は、第９図の回路に使
用される画素子の断面構造図であり、第１０図（ｂ）は
同（ａ）のＡＡ’における電位分布図であり、第１０図
（ｃ）は第９図の各部に加えられる駆動タイミング図で
ある。本実施例においで画素子の増幅器９１はダイオー
ド表面電位の光信号による変化を検出するＭＯＳトラン
ジスタである。本実施例の動作は、第１Ｏ図（Ｑ）の時
刻ｔ２に基板電圧φＳＬＢが電圧ＶｓからＶＳＬとなり
、選択行の信号のみが基板２１に流れ出しリセットがな
される点を除いて、第７図に示した実施例と同様である
。本実施例においては、リセットを基板側２１から行な
うことにより、基板表面にリセット手段を設ける必要が
なく、高い集積度を得ることができる。なお、本実施例
においても第２図で述べたと同様な動作により、過剰光
発生による擬信号を抑圧できる。

上述の如き、画素子の出力を結合容量７を介して、メモ
リ容量に保持する形の固体撮像素子における主雑音源の
１つはメモリ容量１０に保持される信号電圧に混入する
横型ＪＦＥＴと負荷１５　（ソースフォロワ−回路）の
発生するランダム雑音である。本雑音にはクランプスイ
ッチ８を閉じる際に結合容量に保持される第１の成分と
サンプルスイッチ９を閉じる際にメモリ容量に保持され
る第２の成分がある。第１の成分は、クランプスイッチ
８のオン抵抗Ｒｏ　ｎ　ｃと結合コンデンサ７の容量値
数成分がランダム雑音の原因となる。また、第２の成分
はサンプルスイッチのオン抵抗Ｒｏｎｓとメモリ容量ｌ
Ｏの容量値をＣＭとすると がランダム雑音の原因となる。一方、クランプによるし
きい電圧のばらつきの抑圧比は、信号が垂直信号線５に
出力されてからクランプスイッチ７が閉じるまでの時間
をＴＮとするとｅ−ＴＮｆｃ、となり、充分な抑圧を行
なうにはこの比を１より充分に小さくする必要がある。

また、メモリ容量１０に保持される信号電圧振幅は、リ
セットが終了してからサンプルスイッチ９がオフするま
での時間をＴｓとすると１−ｅ−ＴｓｆＣ・の時間依存
性を示し、充分な信号電圧を得るにはこの要因を１に近
づける必要がある。従って、以上の要件を満たすＲｏ　
ｎ　ｓ、　ＣＭの値を設定することにより、所望の特性
を満たしつつ、ランダム雑音を低減することができる。

ところで、上記ｆ　ｃｌ、　ｆ　ｃ２を持つ回路を高集
積化しようとした場合には、可能な限り容量７．１０の
値を小さくし、オン抵抗を上げることが必要となる。し
かし、オン抵抗を増加させるためにスイッチを構成する
トランジスタのチャネル長を長くし、トランジスタサイ
ズを大きくすると、トランジスタ下に誘起されるチャネ
ル電荷が多くなりその一部が、スイッチがオフする際に
容量にもれ込み（以下フィードスルー電荷と呼ぶ）、こ
の電荷がばらつき、固定パターン雑音といわれる縦筋状
の雑音が発生する。第１１図は上記フィードスルー電荷
を低減し、高いオン抵抗を実現するために。

クランプスイッチ８とサンプルスイッチ９に直列に高抵
抗を設けた本発明の第９の実施例である。

１０１、１０２はＭＯＳトランジスタよりなる高抵抗で
、ゲートには直流電圧Ｖｓｃ、　Ｖｓ＾、ＶＳＢが印加
されている。また、クランプスイッチ８とサンプルスイ
ッチ９は最小面積のトランジスタで構成され、フィード
スルー電荷は最小となる。本実施例の動作は第１図に示
した第１の実施例と同様であるのでここでは省略する。

なお、広い信号電圧振幅にわたって、スイッチのオン抵
抗を一様にしたい場合には、ＭＯ８抵抗１０１．１０２
をｐ、ｎ両極性を持つトランジスタを並列に配置した構
成とすればよい。さらに、高抵抗としてノンドープポリ
シリコン等を用いてもよい。本実施例によれば、クラン
プスイッチ８とサンプルスイッチ９に直列に高抵抗を設
けることにより、増幅器の出力を帯域制限しランダム雑
音を低減するとともにフィードスルー電荷を低減でき、
固定パターン雑音を低減できる。

さて、クランプとサンプルホールド回路により増幅器の
しきい電圧のばらつきをキャンセルする方法においては
キャンセルエラーを防ぐため各増幅器の周波数特性を広
帯域化することが必要である。なぜなら、増幅器の負荷
容量がクランプスイッチ８がオンの時にはＣｐ十Ｃｃ　
（Ｃｐ：垂直信号線５の寄生容量）となり、クランプス
イッチ８がオフでサンプルスイッチ９がオンの時は各画
素子からの直流出力が同一でも周波数特性が低い場合に
は垂直信号線５の電圧はクランプ時とサンプルホールド
時に同一とならず、キャンセルエラーが起きる。第１２
図は上記問題を解決した本発明による固体撮像素子の第
１０の実施例の回路構成図で増幅器出力端と結合容量７
との間にバッファアンプを設けることにより、上記問題
を解決したものである。第１２図において１０３が独立
したウェル内に形成され基板効果のないバッファアンプ
のドライバ、１０４が負荷でソースフォロワ−回路を構
成している。負荷１０４のゲートには直流バイアス電圧
Ｖａａがかかる６本実施例の動作は第１の実施例と同様
であるのでここでは省略する。画素子ごとに設けられた
増幅器の負荷容量は常にＣｐ十ｃｃ（Ｃａ：ドライバ１
０３のゲート容量）となり、一定でかつ、バッファアン
プのない時に比し小さい、また、ソースフォロワ−回路
１０３，１０４は充分に広い周波数特性を持つ、この結
果、画素ごとに設けられた増幅器の周波数特性が低くて
もキャンセルエラーは生じない。本実施例によれば、画
素子ごとに設けられた増幅器３１と結合容量７との間に
バッファアンプを設けることにより、増幅器３１のしき
い電圧のばらつきのキャンセルエラーを低減できる。

第１３図は本発明の固体撮像素子において、さらに、増
幅器の出力の周波数帯域を制限し、ランダム雑音を低減
するとともに、増幅器のしきい電圧のばらつきのキャン
セルエラーも低減するため電荷転送型帯域制限器を設け
た本発明の第１１の実施例を示す、同図（ａ）は第１１
の実施例の回路構成図°、同図（ｃ）は駆動パルスタイ
ミングである。

同（ａ）図において、１０５は垂直信号線５の電圧を結
合容量７に伝達するための転送ゲート、１０６は転送ゲ
ートの結合容量７の入力端に電荷を入力するためのドレ
ン、φＢＤはドレインへの電圧である。本実施例の動作
は、第１図とほぼ同様で、異なるのは電荷転送型低域通
過フィルタ（１０５，１０６）の動作である。以下この
動作を第１３図（ｃ）を用い説明する。

第１３図（ｃ）は第１３図（ｂ）の時刻１１１．の転送
ゲート１０５並びにドレイン１０６の電位を示すもので
ある。垂直信号線５の電圧ｖ０は転送ゲート１０５のゲ
ート電圧となっている。従ってゲート１０５の電位はＶ
。−Ｖｔｈとなる。ここに、Ｖｃｈは転送ゲート１０５
のしきい電圧である。この時、ドレイン１０６の電圧φ
ＢＤを低電圧から高電圧にすると、電荷がドレイン１０
６に流れ出す（第１３図（ｃ））、転送の終了時には、
結合容量７の入力端電圧はＶｏ−Ｖ　ｔｈとなる。この
時、クランプスイッチ８が閉じ、Ｖ、　　Ｖｒｈの電圧
が結合容量７に保持される。サンプルホールド時も同様
な動作が起きる。

結合容量７に保持される雑音電圧は１画素子ごとに設け
られた増幅器の雑音のうち電荷転送時間Ｔ、の逆数の周
波数帯域の成分だけが寄与する。

すなわち、本実施例は画素子ごとに設けられた増幅器雑
音に対する低域通過フィルタとして動作する。この結果
、クランプスイッチ８ならびにサンプルスイッチ９によ
り帯域制御源を行なう必要がなく、各スイッチのトラン
ジスタサイズを小さくし、フィードスルーを低減できる
。さらに、画素子ごとに設けられた増＃器の負荷容量が
常に一定となり、キャンセルエラーも低減できる。

本実施例によれば、増幅器３１と結合容量７との間に電
荷転送型帯域制限手段を設けることにより、ランダム雑
音を低減するとともに増幅器のしきい電圧のキャンセル
エラーも低減できる。

なお、基板効果定数による転送ゲート１０５のしきい電
圧の変化が問題となる場合には、転送ゲート１０５を構
成するＭｏＳトランジスタを独立したウェル内に形成し
、転送時にソースとなる結合容量入力の端子とウェルを
接続することにより、基板効果によるしきい電圧の変化
をなくすことができる。

以上、述べた第９〜第１１の実施例は画素ごとに設けら
れた増幅器の具体的形態によらず実施できる。さらに、
クランプを行なわず単に容量に増幅器出力電圧を保持す
る場合にも適用できる。また、増幅器は画素ごとに設け
られた場合に限定されず。

例えば、信号線５ごとに増幅器を設けた素子にも適用で
きる。

〔発明の効果〕

本発明によれば、画素子のリセット時の光電変換素子を
形成する不純物層を低減できるので、ＲＴＣ雑音の発生
を防ぐことができ、低雑音化を図ることができる。

また、画素で発生する暗電流を低減できるので、そのば
らつきによる画質劣化を防ぐことができる。

さらに、同一半導体基板上に設けられた複数の増幅器出
力の雑音通過帯域を制限することができるので、低雑音
化ができる。

【図面の簡単な説明】

第１図、第６図、第９図、第１１図、第１２図、第１３
図（ａ）は本発明による固体撮像素子の実施例の回路構
成図、第２図（ａ）、第４図（ａ）（ｂ）、第５図、第
７図（ａ）、第８図（ａ）、第１０図（ａ）はそれぞれ
第１図、第６図、第９図の画素子部断面構成図、第２図
（ｂ）、第７図（ｂ）、第８図（ｂ）はそれぞれ第２図
（ａ）、第７図（ａ）、第８図（ａ）のＡＡ’の動作時
の電位図、第２図（Ｑ）、第３図、第７図（Ｃ）、第１
０図（ｃ）、第１３図（ｂ）はそれぞれ第１図、第６図
、第９図、第１３図（ａ）の即動パルスタイミング図、
第１３図（ｃ）は第１３図の電荷転送型帯域制限器の動
作を説明する図、第１４図（ａ）（ｂ）は従来例の固体
撮像素子に用いられた画素子の平面図及び断面図である
。 ３１・・・完全空乏化横型Ｊ　ＦＥＴ ３３・・・リセットスイッチ　３４・・・リセットゲー
ト線４４・・・低濃度フローティングルー層４６・・・
透光性薄膜第２層ポリシリコン４７・・・アルミ配線　
　　　４８・・・第１層ポリシリコン４９・・・リセッ
トドレイン　５１・・・埋め込みｎｔ層５２・・・低抵
抗基板　　　　６３．８１・・・ドレイン基板６１．９
１・・・表面伝導変調ＭＯＳトランジスタ７１・・・ゲ
ート電極　　　　７２・・・ソース７３・・・ドレイン
　　　　　１０１．１０２・・・ＭＯ８抵抗１０３・・
・バッファトライバ １０４・・・バッファ負荷 １０６・・・ドレイン

Claims (1)

1. 【特許請求の範囲】 １、光電変換素子と上記光電変換素子に蓄積された信号
   電荷に対応する増幅信号を得る増幅器とからなる複数の
   画素子と上記画素子を選択駆動するための選択線と上記
   光電変換素子との間に形成された容量とを半導体基板上
   に形成した増幅型固体撮像素子において 上記半導体基板上に上記光電変換素子をリセットするた
   めのリセット手段が上記画素子ごとに設けられ、上記光
   電変換素子がリセット時に空乏化する基板と逆導電型の
   低濃度不純物層で構成されたことを特徴とする増幅型固
   体撮像素子。 ２、請求項第１記載において、上記増幅器から信号読み
   出しの行なわれていない所定の期間に上記容量下の上記
   光電変換素子を形成する層表面に上記低濃度不純物層と
   逆導電型のキャリアが誘起される電圧を上記選択線に印
   加する手段を持つことを特徴とする増幅型固体撮像素子
   。 ３、請求項第１記載において、上記増幅器は上記容量下
   の上記不純物層内の信号電荷による電位変動を増幅する
   ことを特徴とする増幅型固体撮像素子。 ４、半導体基板上に光電変換素子と上記光電変換素子に
   蓄積された信号電荷に対応する増幅信号を得る増幅器と
   からなる複数の画素子と、上記画素子を選択駆動するた
   めの選択線と、上記画素子の出力を結合容量、サンプル
   スイッチを介して蓄積するメモリ容量と、上記結合容量
   の上記サンプルスイッチ側の電位をクランプするクラン
   プスイッチとを形成した増幅型固体撮像素子において 上記サンプルスイッチおよび上記クランプスイッチのそ
   れぞれに高抵抗を直列に設けたことを特徴とする増幅型
   固体撮像素子。 ５、半導体基板上に光電変換素子と上記光電変換素子に
   蓄積された信号電荷に対応する増幅信号を得る増幅器と
   からなる複数の画素子と、上記画素子を選択駆動するた
   めの選択線と、上記画素子の出力を結合容量、サンプル
   スイッチを介して蓄積するメモリ容量と、上記結合容量
   の上記サンプルスイッチ側の電位をクランプするクラン
   プスイッチとを形成した増幅型固体撮像素子において 上記画素子と上記結合容量との間にソースフォローから
   なるバッファ回路を設けたことを特徴とする増幅型固体
   撮像素子。 ６、半導体基板上に光電変換素子と上記光電変換素子に
   蓄積された信号電荷に対応する増幅信号を得る増幅器と
   からなる複数の画素子と、上記画素子を選択駆動するた
   めの選択線と、上記画素子の出力を結合容量、サンプル
   スイッチを介して蓄積するメモリ容量とを形成した増幅
   型固体撮像素子において 上記画素子と上記結合容量との間に低域周波数成分を通
   過させる周波数帯域制限手段を設けたことを特徴とする
   増幅型固体撮像素子。 ７、請求項第６記載において、上記光電変換素子をリセ
   ットするためのリセット手段が上記画素子ごとに設けら
   れ、上記光電変換素子がリセット時に空乏化する基板と
   逆導電型の低濃度不純物層で構成されたことを特徴とす
   る増幅型固体撮像素子。