JPH04281683A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPH04281683A JPH04281683A JP3069341A JP6934191A JPH04281683A JP H04281683 A JPH04281683 A JP H04281683A JP 3069341 A JP3069341 A JP 3069341A JP 6934191 A JP6934191 A JP 6934191A JP H04281683 A JPH04281683 A JP H04281683A
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- 230000003321 amplification Effects 0.000 claims description 15
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 15
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14831—Area CCD imagers
- H01L27/14843—Interline transfer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14806—Structural or functional details thereof
- H01L27/14812—Special geometry or disposition of pixel-elements, address lines or gate-electrodes
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、固体撮像装置に関し、
特に各画素毎に増幅素子を有する増幅型固体撮像装置に
関する。
特に各画素毎に増幅素子を有する増幅型固体撮像装置に
関する。
【０００２】
【従来の技術】固体撮像装置のうち、ＣＣＤ（Ｃｈａｒ
ｇｅ ＣｏｕｐｌｅｄＤｅｖｉｃｅ） 型固体撮像装置
では、各画素の光電変換部に入射光に応じて蓄積された
信号電荷を、ＣＣＤを用いて電荷のまま出力部に転送す
る構成となっているが、ＣＣＤによる電荷転送中に雑音
成分が混入することにより、Ｓ／Ｎが劣化し易いという
不具合があった。かかる不具合を解消すべくなされた固
体撮像装置として、入射光に応じて信号電荷を蓄積する
光電変換部と、この光電変換部に蓄積された信号電荷を
増幅して垂直信号線に出力する増幅用ＭＯＳトランジス
タと、この増幅用ＭＯＳトランジスタの入力をリセット
するリセット手段とを有するフォトセンサ部を、２次元
配列された複数画素の各画素毎に設けた構成の増幅型固
体撮像装置が知られている（例えば、特開平１−１５４
６７８号公報参照）。この増幅型固体撮像装置において
は、通常、各画素毎に増幅用ＭＯＳトランジスタを持つ
他、各垂直信号線に１個の負荷用ＭＯＳトランジスタが
接続された構成となっている。
ｇｅ ＣｏｕｐｌｅｄＤｅｖｉｃｅ） 型固体撮像装置
では、各画素の光電変換部に入射光に応じて蓄積された
信号電荷を、ＣＣＤを用いて電荷のまま出力部に転送す
る構成となっているが、ＣＣＤによる電荷転送中に雑音
成分が混入することにより、Ｓ／Ｎが劣化し易いという
不具合があった。かかる不具合を解消すべくなされた固
体撮像装置として、入射光に応じて信号電荷を蓄積する
光電変換部と、この光電変換部に蓄積された信号電荷を
増幅して垂直信号線に出力する増幅用ＭＯＳトランジス
タと、この増幅用ＭＯＳトランジスタの入力をリセット
するリセット手段とを有するフォトセンサ部を、２次元
配列された複数画素の各画素毎に設けた構成の増幅型固
体撮像装置が知られている（例えば、特開平１−１５４
６７８号公報参照）。この増幅型固体撮像装置において
は、通常、各画素毎に増幅用ＭＯＳトランジスタを持つ
他、各垂直信号線に１個の負荷用ＭＯＳトランジスタが
接続された構成となっている。
【０００３】
【発明が解決しようとする課題】ところで、垂直信号線
は、アルミニウム線等によってパターン配線されること
になるが、開口率を高めるためにはできるだけ細い方が
良い。しかし、垂直信号線があまり細すぎると、垂直信
号線に電流が流れたとき、垂直信号線内で電圧降下が起
き、負荷用ＭＯＳトランジスタに近い画素と遠い画素で
、同じ出力電圧でも電圧差が生じることになる。例えば
、幅が０．８μｍ、厚さが０．４μｍ、画素領域の全長
が４ｍｍのアルミニウム線の両端では、線抵抗Ｒが４５
０Ω程度になる。このとき、負荷用ＭＯＳトランジスタ
の定電流特性が良いと、画素内の電流は一定であるから
、画素間でゲイン変化は生じない。定電流特性を良くす
るには、チャネル長Ｌを長くし、ゲート電圧をＶｇ 、
スレッショルド電圧をＶｔｈとした場合、Ｖｇ −Ｖｔ
ｈを小さくすれば良い。このとき、電流ＩＬ は、電子
の移動度をμｎ、酸化膜の単位面積当りの容量をＣｏｘ
、ソース電圧をＶｓ とすると、 ＩＬ ＝ １／２ μｎ Ｃｏｘ（Ｖｇ −Ｖｔｈ−
Ｖｓ ）２ で表され、Ｖｓ ＝０で（Ｖｇ −Ｖｔｈ
）が小さいと、スレッショルド電圧Ｖｔｈのバラツキ（
以下、Ｖｔｈムラと称する）が２乗されることによって
大きくなるという問題がある。
は、アルミニウム線等によってパターン配線されること
になるが、開口率を高めるためにはできるだけ細い方が
良い。しかし、垂直信号線があまり細すぎると、垂直信
号線に電流が流れたとき、垂直信号線内で電圧降下が起
き、負荷用ＭＯＳトランジスタに近い画素と遠い画素で
、同じ出力電圧でも電圧差が生じることになる。例えば
、幅が０．８μｍ、厚さが０．４μｍ、画素領域の全長
が４ｍｍのアルミニウム線の両端では、線抵抗Ｒが４５
０Ω程度になる。このとき、負荷用ＭＯＳトランジスタ
の定電流特性が良いと、画素内の電流は一定であるから
、画素間でゲイン変化は生じない。定電流特性を良くす
るには、チャネル長Ｌを長くし、ゲート電圧をＶｇ 、
スレッショルド電圧をＶｔｈとした場合、Ｖｇ −Ｖｔ
ｈを小さくすれば良い。このとき、電流ＩＬ は、電子
の移動度をμｎ、酸化膜の単位面積当りの容量をＣｏｘ
、ソース電圧をＶｓ とすると、 ＩＬ ＝ １／２ μｎ Ｃｏｘ（Ｖｇ −Ｖｔｈ−
Ｖｓ ）２ で表され、Ｖｓ ＝０で（Ｖｇ −Ｖｔｈ
）が小さいと、スレッショルド電圧Ｖｔｈのバラツキ（
以下、Ｖｔｈムラと称する）が２乗されることによって
大きくなるという問題がある。
【０００４】そこで、本発明は、垂直信号線の負荷用Ｍ
ＯＳトランジスタのＶｔｈムラを低減し、垂直信号線の
細線化に伴う開口率の向上を可能とした固体撮像装置を
提供することを目的とする。
ＯＳトランジスタのＶｔｈムラを低減し、垂直信号線の
細線化に伴う開口率の向上を可能とした固体撮像装置を
提供することを目的とする。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、２次元配列された複数画素の各画素毎
に、光電変換された信号電荷を増幅して垂直信号線に出
力する増幅用トランジスタを有し、各垂直信号線には負
荷用トランジスタが接続された構成の固体撮像装置にお
いて、互いに直列接続された定電流特性を有する第１の
ＦＥＴと、負帰還による抵抗作用をなす第２のＦＥＴと
よって前記負荷用トランジスタを構成している。
めに、本発明は、２次元配列された複数画素の各画素毎
に、光電変換された信号電荷を増幅して垂直信号線に出
力する増幅用トランジスタを有し、各垂直信号線には負
荷用トランジスタが接続された構成の固体撮像装置にお
いて、互いに直列接続された定電流特性を有する第１の
ＦＥＴと、負帰還による抵抗作用をなす第２のＦＥＴと
よって前記負荷用トランジスタを構成している。
【０００６】
【作用】本発明による固体撮像装置において、第１のＦ
ＥＴとして、チャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌ
を大きく設定し、（Ｖｇ −Ｖｔｈ）を小さくすること
で定電流特性を持たせたものを用い、第２のＦＥＴとし
て、Ｗ／Ｌを小さく設定し、（Ｖｇ −Ｖｔｈ）を大き
くすることでリニア動作をなすものを用いる。これによ
れば、負荷用ＭＯＳトランジスタとして、定電流性に優
れかつＶｔｈムラに強いものを得ることができるので、
垂直信号線をより細線化でき、これに伴い開口率をより
向上できる。
ＥＴとして、チャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌ
を大きく設定し、（Ｖｇ −Ｖｔｈ）を小さくすること
で定電流特性を持たせたものを用い、第２のＦＥＴとし
て、Ｗ／Ｌを小さく設定し、（Ｖｇ −Ｖｔｈ）を大き
くすることでリニア動作をなすものを用いる。これによ
れば、負荷用ＭＯＳトランジスタとして、定電流性に優
れかつＶｔｈムラに強いものを得ることができるので、
垂直信号線をより細線化でき、これに伴い開口率をより
向上できる。
【０００７】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明による固体撮像装置の一実
施例の要部を示す回路図である。この図では、説明の都
合上、水平及び垂直方向においてマトリクス状に２次元
配列された複数画素のうち、隣り合うｎ番目及びｎ＋１
番目の２ラインの各１画素のみの回路構成を示している
が、残りの画素も全て同じ回路構成となっているものと
する。図において、各画素に光が入射すると、その入射
光に応じた信号電荷がストレージ（ＳＴ）１に蓄えられ
る。このストレージ１及びその出力ゲート（ＯＧ）スイ
ッチ２により１ビットのＣＣＤが構成されている。また
、このＣＣＤと同一チップ上にリセット用ＭＯＳ‐ＦＥ
Ｔ３とソースホロワの増幅用ＭＯＳ‐ＦＥＴ４が作られ
、増幅用ＭＯＳ‐ＦＥＴ４のゲートがＦＤ（Ｆｌｏａｔ
ｉｎｇ Ｄｉｆｆｕｓｉｏｎ）に接続されてフローティ
ング・ディフュージョン・アンプ（ＦＤＡ）５を構成し
ている。
に説明する。図１は、本発明による固体撮像装置の一実
施例の要部を示す回路図である。この図では、説明の都
合上、水平及び垂直方向においてマトリクス状に２次元
配列された複数画素のうち、隣り合うｎ番目及びｎ＋１
番目の２ラインの各１画素のみの回路構成を示している
が、残りの画素も全て同じ回路構成となっているものと
する。図において、各画素に光が入射すると、その入射
光に応じた信号電荷がストレージ（ＳＴ）１に蓄えられ
る。このストレージ１及びその出力ゲート（ＯＧ）スイ
ッチ２により１ビットのＣＣＤが構成されている。また
、このＣＣＤと同一チップ上にリセット用ＭＯＳ‐ＦＥ
Ｔ３とソースホロワの増幅用ＭＯＳ‐ＦＥＴ４が作られ
、増幅用ＭＯＳ‐ＦＥＴ４のゲートがＦＤ（Ｆｌｏａｔ
ｉｎｇ Ｄｉｆｆｕｓｉｏｎ）に接続されてフローティ
ング・ディフュージョン・アンプ（ＦＤＡ）５を構成し
ている。
【０００８】このフローティング・ディフュージョン・
アンプ５において、出力ゲートスイッチ２のゲート電極
が出力ゲート（ＯＧ）信号線６に接続され、またリセッ
ト用ＭＯＳ‐ＦＥＴ３のゲート電極がリセットゲート（
ＲＧ）信号線７ａに、リセット電極がリセットドレイン
（ＲＤ）信号線７ｂにそれぞれ接続されている。そして
、垂直走査回路８から、出力ゲートスイッチ２のゲート
電極に出力ゲートパルスφＯＧが、またリセット用ＭＯ
Ｓ‐ＦＥＴ３のゲート電極にリセットゲートパルスφＲ
Ｇが、ドレイン電極にリセットドレインパルスφＲＤが
それぞれ印加されることによって水平ラインの選択を行
うように構成されている。また、増幅用ＭＯＳ‐ＦＥＴ
４のドレイン電極には電源電圧ＶＤＤが印加され、その
ソース電極が出力端Ｖｏｕｔ として垂直信号線９に接
続されている。そして、１の水平ラインが選択されると
、その選択された水平ラインの全画素の信号電荷が増幅
用ＭＯＳ‐ＦＥＴ４によって増幅されて垂直信号線９に
出力される。
アンプ５において、出力ゲートスイッチ２のゲート電極
が出力ゲート（ＯＧ）信号線６に接続され、またリセッ
ト用ＭＯＳ‐ＦＥＴ３のゲート電極がリセットゲート（
ＲＧ）信号線７ａに、リセット電極がリセットドレイン
（ＲＤ）信号線７ｂにそれぞれ接続されている。そして
、垂直走査回路８から、出力ゲートスイッチ２のゲート
電極に出力ゲートパルスφＯＧが、またリセット用ＭＯ
Ｓ‐ＦＥＴ３のゲート電極にリセットゲートパルスφＲ
Ｇが、ドレイン電極にリセットドレインパルスφＲＤが
それぞれ印加されることによって水平ラインの選択を行
うように構成されている。また、増幅用ＭＯＳ‐ＦＥＴ
４のドレイン電極には電源電圧ＶＤＤが印加され、その
ソース電極が出力端Ｖｏｕｔ として垂直信号線９に接
続されている。そして、１の水平ラインが選択されると
、その選択された水平ラインの全画素の信号電荷が増幅
用ＭＯＳ‐ＦＥＴ４によって増幅されて垂直信号線９に
出力される。
【０００９】垂直信号線９には、負荷用ＭＯＳトランジ
スタ１０及びＰ型ＭＯＳ‐ＦＥＴからなる転送ゲートス
イッチ１１が接続されており、この垂直信号線９に出力
された各画素の増幅出力はノイズ除去用コンデンサＣ０
に蓄えられる。このコンデンサＣ０ の出力端にはク
ランプスイッチ１２が接続されており、クランプスイッ
チ１２がそのゲート電極にクランプパルスφＣＬＰ が
印加されることによってオン状態となることにより、コ
ンデンサＣ０ の出力端の電位がクランプレベルＶＣＬ
Ｐ にクランプされる。このノイズ除去用コンデンサＣ
０ 及びクランプスイッチ１２により、増幅用ＭＯＳ‐
ＦＥＴ４のソース出力に含まれるリセット雑音等の雑音
を低減するためのＣＤＳ（相関二重サンプリング）回路
１５が構成されている。
スタ１０及びＰ型ＭＯＳ‐ＦＥＴからなる転送ゲートス
イッチ１１が接続されており、この垂直信号線９に出力
された各画素の増幅出力はノイズ除去用コンデンサＣ０
に蓄えられる。このコンデンサＣ０ の出力端にはク
ランプスイッチ１２が接続されており、クランプスイッ
チ１２がそのゲート電極にクランプパルスφＣＬＰ が
印加されることによってオン状態となることにより、コ
ンデンサＣ０ の出力端の電位がクランプレベルＶＣＬ
Ｐ にクランプされる。このノイズ除去用コンデンサＣ
０ 及びクランプスイッチ１２により、増幅用ＭＯＳ‐
ＦＥＴ４のソース出力に含まれるリセット雑音等の雑音
を低減するためのＣＤＳ（相関二重サンプリング）回路
１５が構成されている。
【００１０】負荷用ＭＯＳトランジスタ１０は、垂直信
号線９と接地間に互いに直列接続されたＭＯＳ‐ＦＥＴ
１０ａ及びＭＯＳ‐ＦＥＴ１０ｂによって構成されてい
る。一方のＭＯＳ‐ＦＥＴ１０ａとしては、チャネル幅
Ｗとチャネル長Ｌとの比Ｗ／Ｌを大きく設定し、（Ｖｇ
−Ｖｔｈ）を小さくすることで、図２に実線Ａで示す
如き定電流特性を持たせたものを用いる。他方のＭＯＳ
‐ＦＥＴ１０ｂとしては、Ｗ／Ｌを小さく設定し、（Ｖ
ｇ −Ｖｔｈ）を大きくすることで、図２に一点鎖線Ｂ
で示すように、リニア動作をなすものを用いる。このＭ
ＯＳ‐ＦＥＴ１０ｂにおいて、ドレイン電圧をＶＤ と
すると、その電流Ｉは、Ｉ＝μｎ Ｃｏｘ（Ｗ／Ｌ）（
Ｖｇ −Ｖｔｈ）ＶＤ で決まることになり、ＭＯＳ‐
ＦＥＴ１０ｂは負帰還による抵抗作用をなすことになる
。このＭＯＳ‐ＦＥＴ１０ｂで主として電流が決まるよ
うにパラメータを設定する。ここで、Ｖｇ ≫Ｖｔｈと
すると、Ｖｔｈムラに対して強いものとなる。
号線９と接地間に互いに直列接続されたＭＯＳ‐ＦＥＴ
１０ａ及びＭＯＳ‐ＦＥＴ１０ｂによって構成されてい
る。一方のＭＯＳ‐ＦＥＴ１０ａとしては、チャネル幅
Ｗとチャネル長Ｌとの比Ｗ／Ｌを大きく設定し、（Ｖｇ
−Ｖｔｈ）を小さくすることで、図２に実線Ａで示す
如き定電流特性を持たせたものを用いる。他方のＭＯＳ
‐ＦＥＴ１０ｂとしては、Ｗ／Ｌを小さく設定し、（Ｖ
ｇ −Ｖｔｈ）を大きくすることで、図２に一点鎖線Ｂ
で示すように、リニア動作をなすものを用いる。このＭ
ＯＳ‐ＦＥＴ１０ｂにおいて、ドレイン電圧をＶＤ と
すると、その電流Ｉは、Ｉ＝μｎ Ｃｏｘ（Ｗ／Ｌ）（
Ｖｇ −Ｖｔｈ）ＶＤ で決まることになり、ＭＯＳ‐
ＦＥＴ１０ｂは負帰還による抵抗作用をなすことになる
。このＭＯＳ‐ＦＥＴ１０ｂで主として電流が決まるよ
うにパラメータを設定する。ここで、Ｖｇ ≫Ｖｔｈと
すると、Ｖｔｈムラに対して強いものとなる。
【００１１】ノイズ除去用コンデンサＣ０ の出力は、
バッファアンプ１３を経た後切替えスイッチ１４によっ
てサンプル／ホールド用コンデンサＣ１ ，Ｃ２ に択
一的に供給され、これらコンデンサＣ１ ，Ｃ２ によ
ってサンプル／ホールドされる。切替えスイッチ１４の
切替え制御は、水平ブランキング期間において発生され
るサンプル／ホールドパルスφＳＨによって１ライン毎
に行われる。 これにより、例えば、偶数ラインの画素出力がコンデン
サＣ１ に、奇数ラインの画素出力がコンデンサＣ２
にそれぞれホールドされることになる。コンデンサＣ１
，Ｃ２ のホールド出力は、バッファアンプ１６−１
，１６−２を経た後、水平ゲートスイッチ１７−１，１
７−２によるスイッチングによって水平信号線１８−１
，１８−２に導出される。水平ゲートスイッチ１６−１
，１６−２のスイッチング制御は、水平走査回路１９か
ら出力される水平シフトパルスφＨ によって行われる
。
バッファアンプ１３を経た後切替えスイッチ１４によっ
てサンプル／ホールド用コンデンサＣ１ ，Ｃ２ に択
一的に供給され、これらコンデンサＣ１ ，Ｃ２ によ
ってサンプル／ホールドされる。切替えスイッチ１４の
切替え制御は、水平ブランキング期間において発生され
るサンプル／ホールドパルスφＳＨによって１ライン毎
に行われる。 これにより、例えば、偶数ラインの画素出力がコンデン
サＣ１ に、奇数ラインの画素出力がコンデンサＣ２
にそれぞれホールドされることになる。コンデンサＣ１
，Ｃ２ のホールド出力は、バッファアンプ１６−１
，１６−２を経た後、水平ゲートスイッチ１７−１，１
７−２によるスイッチングによって水平信号線１８−１
，１８−２に導出される。水平ゲートスイッチ１６−１
，１６−２のスイッチング制御は、水平走査回路１９か
ら出力される水平シフトパルスφＨ によって行われる
。
【００１２】上述したように、各垂直信号線９に接続さ
れる負荷用ＭＯＳトランジスタ１０を、互いに直列接続
された定電流特性を有するＭＯＳ‐ＦＥＴ１０ａ及び負
帰還による抵抗作用をなすＭＯＳ‐ＦＥＴ１０ｂによっ
て構成したことにより、ＭＯＳ‐ＦＥＴ１０ａの定電流
性によって画素間でゲイン変化が生ずることはなく、し
かもＭＯＳ‐ＦＥＴ１０ｂがＶｔｈムラに強いことから
、垂直信号線９のより細線化が可能となり、これに伴い
開口率をより向上できることになる。
れる負荷用ＭＯＳトランジスタ１０を、互いに直列接続
された定電流特性を有するＭＯＳ‐ＦＥＴ１０ａ及び負
帰還による抵抗作用をなすＭＯＳ‐ＦＥＴ１０ｂによっ
て構成したことにより、ＭＯＳ‐ＦＥＴ１０ａの定電流
性によって画素間でゲイン変化が生ずることはなく、し
かもＭＯＳ‐ＦＥＴ１０ｂがＶｔｈムラに強いことから
、垂直信号線９のより細線化が可能となり、これに伴い
開口率をより向上できることになる。
【００１３】なお、本発明は、上記実施例の回路構成へ
の適用に限定されるものではなく、各垂直信号線９に接
続された負荷用ＭＯＳトランジスタ１０を有する増幅型
固体撮像装置全般に適用し得るものである。
の適用に限定されるものではなく、各垂直信号線９に接
続された負荷用ＭＯＳトランジスタ１０を有する増幅型
固体撮像装置全般に適用し得るものである。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
増幅型固体撮像装置において、各垂直信号線に接続され
る負荷用ＭＯＳトランジスタを、互いに直列接続された
定電流特性を有するＭＯＳ‐ＦＥＴ及び負帰還による抵
抗作用をなすＭＯＳ‐ＦＥＴによって構成したことによ
り、定電流性に優れかつＶｔｈムラに強い負荷用ＭＯＳ
トランジスタが得られるので、垂直信号線をより細線化
でき、これに伴い開口率をより向上できる効果がある。
増幅型固体撮像装置において、各垂直信号線に接続され
る負荷用ＭＯＳトランジスタを、互いに直列接続された
定電流特性を有するＭＯＳ‐ＦＥＴ及び負帰還による抵
抗作用をなすＭＯＳ‐ＦＥＴによって構成したことによ
り、定電流性に優れかつＶｔｈムラに強い負荷用ＭＯＳ
トランジスタが得られるので、垂直信号線をより細線化
でき、これに伴い開口率をより向上できる効果がある。
【図１】本発明による固体撮像装置の一実施例の要部を
示す回路図である。
示す回路図である。
【図２】ＭＯＳトランジスタの定電流特性図である。
３ リセット用ＭＯＳ‐ＦＥＴ
４ 増幅用ＭＯＳ‐ＦＥＴ
５ ＦＤＡ（フローティング・ディフュージョン・ア
ンプ） １０ 負荷用ＭＯＳトランジスタ １０ａ 定電流特性を有するＭＯＳ‐ＦＥＴ１０ｂ
負帰還による抵抗作用をなすＭＯＳ‐ＦＥＴ１２
クランプスイッチ
ンプ） １０ 負荷用ＭＯＳトランジスタ １０ａ 定電流特性を有するＭＯＳ‐ＦＥＴ１０ｂ
負帰還による抵抗作用をなすＭＯＳ‐ＦＥＴ１２
クランプスイッチ
Claims (1)
- 【請求項１】 ２次元配列された複数画素の各画素毎
に、光電変換された信号電荷を増幅して垂直信号線に出
力する増幅用トランジスタを有し、各垂直信号線には負
荷用トランジスタが接続された構成の固体撮像装置にお
いて、前記負荷用トランジスタは、互いに直列接続され
た定電流特性を有する第１のＦＥＴと、負帰還による抵
抗作用をなす第２のＦＥＴとからなることを特徴とする
固体撮像装置。
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| JP3069341A JP2913876B2 (ja) | 1991-03-08 | 1991-03-08 | 固体撮像装置 |
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