WO2022153857A1 - 撮像装置 - Google Patents

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WO2022153857A1
WO2022153857A1 PCT/JP2021/048521 JP2021048521W WO2022153857A1 WO 2022153857 A1 WO2022153857 A1 WO 2022153857A1 JP 2021048521 W JP2021048521 W JP 2021048521W WO 2022153857 A1 WO2022153857 A1 WO 2022153857A1
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terminal
potential
voltage
band
charge storage
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順司 平瀬
隆善 山田
佳壽子 西村
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パナソニックＩｐマネジメント株式会社
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    • H—ELECTRICITY
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    • H04N25/57—Control of the dynamic range
    • H04N25/59—Control of the dynamic range by controlling the amount of charge storable in the pixel, e.g. modification of the charge conversion ratio of the floating node capacitance
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/63—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to dark current

Definitions

  • This disclosure relates to an imaging device.
  • Image sensors are used in digital cameras, etc.
  • Examples of the image sensor include a CCD (Charge Coupled Device) image sensor and a CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • CCD Charge Coupled Device
  • CMOS Complementary Metal Oxide Semiconductor
  • a photodiode is provided on the semiconductor substrate.
  • Patent Document 1 and Patent Document 2 describe a stacked image pickup apparatus.
  • signal charges are generated by photoelectric conversion.
  • the generated charge is accumulated in the charge storage unit.
  • a signal corresponding to the amount of charge stored in the charge storage unit is read out via a CCD circuit or a CMOS circuit formed on the semiconductor substrate.
  • the present disclosure provides a technique suitable for realizing a wide dynamic range while ensuring a signal-to-noise (S / N) ratio in intermediate illuminance.
  • a photoelectric conversion unit that generates an electric charge by photoelectric conversion
  • the charge storage unit where the charge is stored and the charge storage unit It comprises a first terminal, a second terminal, a gate, an oxide layer, and a metal-oxide-semiconductor capacity that includes at least one semiconductor region.
  • the first terminal is electrically connected to the charge storage portion.
  • the gate is electrically connected to the first terminal and
  • the at least one semiconductor region is electrically connected to the second terminal.
  • the oxide layer provides an imaging device located between the gate and the at least one semiconductor region.
  • the technique according to the present disclosure is suitable for realizing a wide dynamic range while ensuring an S / N ratio in intermediate illuminance.
  • FIG. 1 is a schematic diagram showing a circuit configuration of an image pickup apparatus according to a first embodiment.
  • FIG. 2 is a circuit diagram of pixels according to the first embodiment.
  • FIG. 3 is a configuration diagram of a photoelectric conversion unit according to the first embodiment.
  • FIG. 4 is a graph showing the relationship of the capacitance value with respect to the voltage between terminals of the MOS capacitance according to the first embodiment.
  • FIG. 5 is a graph showing the relationship of the S / N ratio with respect to the illuminance.
  • FIG. 6 is a graph showing the relationship of the capacitance value with respect to the voltage between terminals of the MOS capacitance according to the second embodiment.
  • FIG. 7 is a circuit diagram of pixels according to the third embodiment.
  • the imaging apparatus is A photoelectric conversion unit that generates an electric charge by photoelectric conversion, and The charge storage unit where the charge is stored and the charge storage unit It comprises a first terminal, a second terminal, a gate, an oxide layer, and a metal-oxide-semiconductor capacity that includes at least one semiconductor region.
  • the first terminal is electrically connected to the charge storage portion.
  • the gate is electrically connected to the first terminal and The at least one semiconductor region is electrically connected to the second terminal.
  • the oxide layer is located between the gate and the at least one semiconductor region.
  • the technique according to the first aspect is suitable for realizing a wide dynamic range while ensuring an S / N ratio in intermediate illuminance.
  • the capacitance value of the MOS capacitance may continuously change according to the potential of the charge storage unit.
  • the technique according to the second aspect is suitable for realizing a wide dynamic range while ensuring an S / N ratio in intermediate illuminance.
  • the CV characteristic defined as the relationship of the capacitance value of the MOS capacitance with respect to the voltage between terminals, which is the voltage between the first terminal and the second terminal, may have an inflection point.
  • the potential of the charge storage unit changes continuously, the voltage between terminals and the capacitance value may continuously change across the inflection point.
  • the capacitance value of the MOS capacity can be easily changed greatly according to the change in the potential of the charge storage portion.
  • the image pickup apparatus further includes a setting device that sets the range in which the potential of the charge storage unit changes from the first potential to the second potential.
  • the CV characteristic may include a first band having the inflection point.
  • the fourth aspect is an example of one configuration of the imaging device.
  • a first DC potential is applied to the second terminal so that the capacitance value of the MOS capacity continuously changes according to the voltage between terminals, which is the voltage between the first terminal and the second terminal. May be good.
  • the imaging device can have a simple structure.
  • the CV characteristic defined as the relationship of the capacitance value of the MOS capacitance with respect to the terminal voltage, which is the voltage between the first terminal and the second terminal includes the first band and the second band.
  • the capacitance value in the second band is smaller than the capacitance value in the first band.
  • the absolute value of the ratio of the change in the capacitance value to the change in the voltage between the terminals in the second band is larger than the absolute value of the ratio of the change in the capacitance value to the change in the voltage between the terminals in the first band.
  • the photographing mode of the imaging device may include a first mode and a second mode.
  • the potential may be applied to the second terminal so that the voltage between the terminals changes within the first band when the potential of the charge storage unit changes.
  • the potential may be applied to the second terminal so that the voltage between the terminals changes within the second band when the potential of the charge storage unit changes.
  • the second mode of the sixth aspect it is easy to suppress at least one selected from noise variation and signal variation.
  • the charge may be a positive charge, and the potential of the second terminal in the second mode may be higher than the potential of the second terminal in the first mode. Further, the electric charge may be a negative charge, and the potential of the second terminal in the second mode may be lower than the potential of the second terminal in the first mode.
  • the CV characteristic defined as the relationship of the capacitance value of the MOS capacitance with respect to the voltage between terminals, which is the voltage between the first terminal and the second terminal, even if the first band and the third band are provided.
  • the capacitance value in the third band is larger than the capacitance value in the first band.
  • the absolute value of the ratio of the change in the capacitance value to the change in the voltage between the terminals in the third band is larger than the absolute value of the ratio of the change in the capacitance value to the change in the voltage between the terminals in the first band.
  • the photographing mode of the imaging device may include a first mode and a third mode.
  • the potential may be applied to the second terminal so that the voltage between the terminals changes within the first band when the potential of the charge storage unit changes.
  • the potential may be applied to the second terminal so that the voltage between the terminals changes within the third band when the potential of the charge storage unit changes.
  • the third mode of the seventh aspect it is easy to suppress at least one selected from noise variation and signal variation.
  • the charge may be a positive charge, and the potential of the second terminal in the third mode may be lower than the potential of the second terminal in the first mode. Further, the electric charge may be a negative charge, and the potential of the second terminal in the third mode may be higher than the potential of the second terminal in the first mode.
  • the image pickup apparatus is An amplification transistor that outputs an output signal corresponding to the potential of the charge storage unit may be further provided.
  • the imaging device may switch the potential applied to the second terminal according to the output signal.
  • the shooting mode can be switched.
  • the imaging device may further include a voltage source for applying a potential to the second terminal.
  • the ninth aspect is an example of one configuration of the imaging device.
  • the image pickup apparatus may further include a semiconductor substrate including the at least one semiconductor region.
  • the photoelectric conversion unit may be located at a position away from the semiconductor substrate.
  • the photoelectric conversion unit is less likely to affect the capacitance value of the MOS capacity as compared with the configuration in which the photoelectric conversion unit is a photodiode provided on the semiconductor substrate.
  • the imaging apparatus is A charge storage unit that stores the charge generated by photoelectric conversion, and A transistor having a source region and a drain region electrically connected to each other is provided.
  • the transistor functions as a MOS capacitance including a first terminal electrically connected to the charge storage unit during exposure.
  • the technique according to the eleventh aspect is suitable for realizing a wide dynamic range while ensuring an S / N ratio in an intermediate illuminance.
  • the imaging apparatus according to the twelfth aspect of the present disclosure is A charge storage unit that stores the charge generated by photoelectric conversion, and It comprises a first terminal electrically connected to the charge storage during exposure, an oxide layer, and a metal-oxide-semiconductor capacity that includes a source / drain region.
  • adjustment of each element due to the difference in the positive and negative of the signal charge such as changing the conductive type of the impurity region, can be appropriately performed.
  • the replacement of terms due to the difference in the positive and negative of the signal charge can be performed as appropriate.
  • the charge storage unit is electrically connected to the element X.
  • the above expression can be used even when the charge storage unit is composed of a part or all of the element X. Therefore, the above expression should be interpreted as an expression including the case where the charge storage part is composed of a part or all of the element X.
  • the charge storage unit and other elements such as "having / including the charge storage unit and the element X”. Specifically, in the following embodiments, such a list can be performed even when the charge storage unit is composed of a part or all of the element X.
  • one of the source and drain of the overflow transistor may constitute a charge storage unit.
  • One of the source and drain of the reset transistor may form a charge storage unit.
  • the photoelectric conversion unit may form a charge storage unit.
  • the ordinal numbers 1st, 2nd, 3rd ... may be used. If an element has an ordinal number, it is not essential that a younger element of the same type exists. For example, the term third mode is not used with the intention that a second mode always exists with the third mode. In addition, the ordinal numbers can be changed, the ordinal numbers can be deleted, and the ordinal numbers can be added as needed.
  • FIG. 1 is a schematic diagram showing a circuit configuration of the image pickup apparatus 1 according to the first embodiment.
  • the image pickup device 1 is a stacked solid-state image pickup device.
  • the image pickup apparatus 1 includes a plurality of pixels 14, a drive circuit unit, a photoelectric conversion control line 16, a plurality of vertical signal lines 17, a plurality of power supply wirings 62, a power supply wiring 21, a voltage line 75, and a plurality of feedback lines 23.
  • the plurality of pixels 14 are arranged two-dimensionally on the semiconductor substrate 9. Specifically, the plurality of pixels 14 are arranged in the row direction and the column direction. The plurality of pixels 14 constitute a photosensitive region. The photosensitive area is also referred to as a pixel area.
  • the image pickup apparatus 1 may be a line sensor. In that case, the plurality of pixels 14 can be arranged one-dimensionally.
  • the drive circuit unit sequentially drives a plurality of pixels 14 and reads out a signal obtained by photoelectric conversion.
  • the drive circuit unit includes a vertical scanning unit 15, a horizontal signal reading unit 20, a plurality of column signal processing units 19, a plurality of load units 18, and a plurality of differential amplifiers 22.
  • the vertical scanning unit 15 is also referred to as a row scanning circuit.
  • the horizontal signal reading unit 20 is also referred to as a column scanning circuit.
  • the column signal processing unit 19 is also referred to as a row signal storage unit.
  • the differential amplifier 22 is also referred to as a feedback amplifier.
  • Each pixel 14 has a photoelectric conversion unit 10, an amplification transistor 11, a reset transistor 12, an address transistor 13, an overflow transistor 60, and a MOS (Metal Oxide Semiconductor) capacity 70.
  • the address transistor 13 is also referred to as a row selection transistor.
  • the overflow transistor 60 is also referred to as a seizure prevention transistor.
  • the transistors 11, 12, 13 and 60 are MOSFETs (Metal Oxide Semiconductor Field Effect Transistors). Specifically, in the present embodiment, the transistors 11, 12, 13 and 60 are N-type MOSFETs. However, the transistors 11, 12, 13 and 60 may be P-type MOSFETs. Transistors 11, 12, 13 and 60 may be transistors of a type different from MOSFET, such as bipolar transistors. These points are the same for the band control transistor 56 in the third embodiment.
  • MOSFETs Metal Oxide Semiconductor Field Effect Transistors
  • the power supply wiring 21 is a wiring for a source follower power supply.
  • the power supply wiring 21 supplies a predetermined power supply voltage to each pixel 14.
  • a signal line is provided for each line of the pixel 14.
  • the pixels 14 in each row are electrically connected to the vertical scanning section 15 via the corresponding signal lines.
  • a vertical signal line 17 is provided for each row of pixels 14.
  • the pixels 14 in each row are electrically connected to the corresponding vertical signal lines 17.
  • a load unit 18 is provided for each vertical signal line 17. Each load unit 18 is electrically connected to the corresponding vertical signal line 17. The load unit 18 cooperates with the amplification transistor 11 to form a source follower circuit.
  • a column signal processing unit 19 is provided for each vertical signal line 17. Each column signal processing unit 19 is electrically connected to the corresponding vertical signal line 17. These column signal processing units 19 are electrically connected to the horizontal signal reading unit 20. These column signal processing units 19 are arranged in the horizontal direction, that is, in the row direction.
  • a differential amplifier 22 is provided for each vertical signal line 17.
  • the negative input terminal of the differential amplifier 22 is electrically connected to the corresponding vertical signal line 17.
  • a predetermined potential is applied to the input terminal on the positive side of the differential amplifier 22.
  • the output terminals of the differential amplifier 22 are electrically connected to the pixels 14 via feedback lines 23 corresponding to each row.
  • FIG. 2 is a circuit diagram of the pixel 14 according to the first embodiment.
  • the photoelectric conversion unit 10 includes one of the source and drain of the reset transistor 12, one of the source and drain of the overflow transistor 60, the first terminal Cv of the MOS (Metal Oxide Semiconductor) capacity 70, and the gate electrode of the amplification transistor 11. Is electrically connected to.
  • One of the source and drain of the amplification transistor 11 is electrically connected to the power supply wiring 21.
  • the other of the source and drain of the amplification transistor 11 is electrically connected to one of the source and drain of the address transistor 13.
  • the other of the source and drain of the address transistor 13 is electrically connected to the vertical signal line 17.
  • the other of the source and drain of the reset transistor 12 is electrically connected to the feedback line 23.
  • the photoelectric conversion unit 10 converts light into electric charges. In this way, the photoelectric conversion unit 10 generates an electric charge according to the illuminance of the incident light.
  • the electric charge generated by the photoelectric conversion in the photoelectric conversion unit 10 in this way is referred to as a signal charge.
  • the signal charge is a positive charge.
  • the signal charge may be a negative charge.
  • FIG. 3 is a configuration diagram of the photoelectric conversion unit 10 according to the first embodiment.
  • the photoelectric conversion unit 10 is provided above the semiconductor substrate 9.
  • the photoelectric conversion unit 10 has a photoelectric conversion layer 10a, a pixel electrode 10b, and a counter electrode 10c.
  • the photoelectric conversion layer 10a is arranged between the pixel electrode 10b and the counter electrode 10c.
  • the photoelectric conversion layer 10a generates an electric charge by photoelectric conversion.
  • the pixel electrode 10b collects this charge.
  • the electric charge generated by the photoelectric conversion is accumulated in the electric charge storage unit 24.
  • the charge generated by the photoelectric conversion unit 10 is stored in the charge storage unit 24.
  • the potential of the charge storage unit 24 changes according to the amount of charge stored in the charge storage unit 24.
  • the charge storage unit 24 is a diffusion region provided on the semiconductor substrate 9.
  • the counter electrodes 10c in the plurality of pixels 14 form a connected electrode. Further, the photoelectric conversion layer 10a of the plurality of pixels 14 constitutes a continuous film.
  • the MOS capacity 70 has a first terminal Cv and a second terminal TT.
  • the first terminal Cv is electrically connected to the charge storage unit 24. Since the MOS capacity 70 and the charge storage unit 24 are electrically connected, the charge accumulation by the MOS capacity 70 and the charge storage unit 24 can be smoothly shared for each pixel without disturbance. Specifically, the first terminal Cv and the charge storage unit 24 are connected to each other without using a switch such as a switching element.
  • the MOS capacity 70 is a variable capacity. Specifically, the capacitance value of the MOS capacitance 70 changes according to the potential difference between the first terminal Cv and the second terminal TT.
  • the imaging device 1 includes a voltage source 77.
  • the voltage source 77 applies a potential to the second terminal TT. Specifically, the voltage source 77 applies a potential to the second terminal TT via the voltage line 75.
  • the voltage source 77 may be included in the drive circuit section.
  • the photoelectric conversion unit 10 During the exposure, the photoelectric conversion unit 10, the charge storage unit 24, and the first terminal Cv are electrically connected. In this configuration, it is not necessary to arrange transistors between them. This is advantageous from the viewpoint of suppressing variations in output characteristics for each pixel 14.
  • the photoelectric conversion unit 10 has a photoelectric conversion layer 10a, a pixel electrode 10b, and a counter electrode 10c, "exposure" can be realized by applying a voltage to the counter electrode 10c.
  • the MOS capacity 70 is provided on the semiconductor substrate 9.
  • the photoelectric conversion unit 10 is located at a position away from the semiconductor substrate 9. According to this configuration, the photoelectric conversion unit 10 is less likely to affect the capacitance value of the MOS capacity 70 as compared with the configuration in which the photoelectric conversion unit 10 is a photodiode provided on the semiconductor substrate 9.
  • the amplification transistor 11 outputs an output signal according to the potential of the charge storage unit 24.
  • the output signal is specifically a signal voltage.
  • the address transistor 13 selectively outputs the output signal from the amplification transistor 11. In this way, the output signal is read from the vertical signal line 17 from the amplification transistor 11 via the address transistor 13.
  • the reset transistor 12 resets the potential of the charge storage unit 24. It can be said that the reset transistor 12 resets the signal charge stored in the charge storage unit 24.
  • the overflow transistor 60 is turned on (turn-on) when the potential of the charge storage unit 24 reaches the threshold potential.
  • the overflow transistor 60 is turned on, the excess charge accumulated in the charge storage unit 24 is released to the power supply wiring 62 via the overflow transistor 60. As a result, failures such as seizure can be prevented.
  • the threshold potential is, for example, the power supply potential VDD.
  • the setting device 65 is configured in the present embodiment.
  • the setting device 65 sets the range in which the potential of the charge storage unit 24 changes from the first potential to the second potential.
  • the setter 65 may include a reset transistor 12.
  • the reset transistor 12 can reset the potential of the charge storage unit 24 to the first potential.
  • the setter 65 may include an overflow transistor 60.
  • the overflow transistor 60 can discharge the charge accumulated in the charge storage unit 24 when the potential of the charge storage unit 24 reaches the second potential.
  • the setting device 65 may include a photoelectric conversion unit 10. In this case, a second potential can be applied to the counter electrode 10c.
  • the difference between the first potential and the second potential is 0 V or more and 6 V or less in one example, and 0.5 V or more and 4 V or less in one specific example.
  • the absolute value of the first potential is smaller than the absolute value of the second potential. If the signal charge is positive, the second potential can be higher than the first potential. In this case, for example, the first potential is 0 V or more and 1 V or less, and the second potential is 3 V or more and 6 V or less. If the signal charge is negative, the overflow transistor 60 can be omitted.
  • the charge storage unit 24 is one of the source and drain of the reset transistor 12. Further, the charge storage unit 24 is one of the source and drain of the overflow transistor 60. That is, the charge storage unit 24 has a function of accumulating signal charges, a function of one of the source and drain of the reset transistor 12, and a function of one of the source and drain of the overflow transistor 60.
  • the vertical scanning unit 15 applies a row selection signal to the gate electrode of the address transistor 13.
  • the row selection signal controls the on and off of the address transistor 13.
  • the row selection signal scans the row to be read in the vertical direction, that is, in the column direction, and selects the row to be read.
  • the output signal is read from the pixel 14 in the selected line to the vertical signal line 17.
  • the vertical scanning unit 15 applies a reset signal to the gate electrode of the reset transistor 12.
  • the reset signal controls the on and off of the reset transistor 12.
  • the reset signal selects the row of pixels 14 that is the target of the reset operation.
  • the photoelectric conversion control line 16 is electrically connected to all the pixels 14.
  • the same constant voltage is applied to all the photoelectric conversion units 10 in the image pickup apparatus 1 by the photoelectric conversion control line 16.
  • the counter electrodes 10c in the plurality of pixels form a connected electrode.
  • a constant voltage is applied to the connected electrodes by the photoelectric conversion control line 16. In this embodiment, this constant voltage is a positive constant voltage.
  • the vertical signal line 17 is electrically connected to the other of the source and drain of the address transistor 13 in the pixel 14 of the corresponding row.
  • the vertical signal line 17 transmits the output signal read from the pixel 14 in the column direction, that is, in the vertical direction.
  • the column signal processing unit 19 performs noise suppression signal processing, analog-to-digital conversion (AD conversion), and the like.
  • the noise suppression signal processing is, for example, correlated double sampling.
  • the horizontal signal reading unit 20 sequentially reads signals from a plurality of column signal processing units 19 to a horizontal common signal line (not shown).
  • the power supply wiring 21 is wired in the vertical direction of the pixel 14 in the photosensitive region.
  • the vertical direction is the vertical direction on the paper surface of FIG.
  • the reason for wiring in the vertical direction is as follows. That is, the pixels 14 are selected row by row. Therefore, if the power supply wiring 21 is wired in the row direction, all the pixel drive currents in one row flow in one wiring, and the voltage drop becomes large. By wiring in the vertical direction, such a situation can be avoided.
  • a common source follower power supply voltage is applied to the amplification transistors 11 of all the pixels 14 by the power supply wiring 21.
  • the output signal of the address transistor 13 is supplied to the negative input terminal of the differential amplifier 22 when the address transistor 13 and the reset transistor 12 are in a conductive state.
  • the differential amplifier 22 performs a feedback operation so that the gate potential of the amplification transistor 11 becomes a predetermined feedback voltage.
  • the feedback voltage is the output voltage of the differential amplifier 22.
  • the output voltage of the differential amplifier 22 is a positive voltage.
  • one line of pixels 14 selected by the vertical scanning unit 15 is selected.
  • the signal charge photoelectrically converted by the photoelectric conversion unit 10 in the selected pixel 14 is amplified by the amplification transistor 11.
  • the output signal corresponding to the signal charge is output from the amplification transistor 11 to the vertical signal line 17 via the address transistor 13. After that, the output signal is input to the horizontal signal reading unit 20 via the column signal processing unit 19, and is selected and output by the horizontal signal reading unit 20.
  • the signal charge in the pixel 14 is discharged by turning on the reset transistor 12. At that time, thermal noise called kTC noise is generated from the reset transistor 12. This thermal noise remains even when the reset transistor 12 is turned off and the signal charge accumulation in the charge storage unit 24 is started.
  • the vertical signal line 17 is electrically connected to the negative input terminal of the differential amplifier 22.
  • the voltage of the vertical signal line 17, that is, the input voltage to the negative input terminal is inverting and amplified by the differential amplifier 22.
  • the inverting amplified voltage is fed back to the other of the source and drain of the reset transistor 12 via the feedback line 23.
  • the thermal noise generated in the reset transistor 12 can be suppressed by the negative feedback control.
  • the AC component of thermal noise can be fed back to the other of the source and drain of the reset transistor 12.
  • the DC component is 0 V or more and 1 V or less as described above.
  • FIG. 4 is a graph showing the relationship between the capacitance values of the MOS capacitance 70 according to the first embodiment with respect to the voltage between terminals.
  • the horizontal axis is the voltage between terminals of the MOS capacity 70.
  • the voltage between terminals is, in detail, the difference between the potential of the first terminal Cv and the potential of the second terminal TT.
  • the unit on the horizontal axis is a volt (V).
  • the vertical axis is the capacity value of the MOS capacity 70.
  • the unit on the vertical axis is an arbitrary unit (au). These points are the same in FIG. 6 described later.
  • the voltage between terminals of the MOS capacity 70 may be referred to as the voltage between Cv and TT.
  • the capacity value of the MOS capacity 70 may be referred to as a capacity value C.
  • the relationship of the capacitance value C with respect to the voltage between Cv and TT may be referred to as a CV characteristic. As can be seen from FIG. 4, the capacitance value C can change depending on the voltage between Cv and TT.
  • the MOS capacity 70 is a variable capacity due to such CV characteristics.
  • the capacitance value C continuously changes according to the voltage between Cv and TT. Specifically, when the voltage between Cv and TT changes continuously, the capacitance value C changes continuously.
  • intermediate illuminance means an illuminance that is greater than the minimum illuminance that the image pickup apparatus 1 exhibits sensitivity to and lower than the maximum illuminance that the image pickup apparatus 1 exhibits sensitivity to. The reason why such an advantage can be obtained will be described below.
  • FIG. 5 is a graph showing the relationship of the S / N ratio with respect to the illuminance.
  • the horizontal axis is the illuminance.
  • the unit on the horizontal axis is lux.
  • the vertical axis is the S / N ratio.
  • the solid line shows the relationship of the S / N ratio with respect to the illuminance with respect to the image pickup apparatus 1 of the present embodiment.
  • the dotted line shows the relationship of the S / N ratio with respect to the illuminance of the conventional 1-pixel 2-cell type image pickup apparatus.
  • the one-pixel, two-cell type imaging device is described in, for example, Patent Document 2.
  • a first imaging cell and a second imaging cell are configured in one pixel.
  • the first imaging cell is a cell used when the illuminance is low, and has high sensitivity and low saturation.
  • the second imaging cell is a cell used when the illuminance is high, and has low sensitivity and high saturation.
  • a wide dynamic range is realized by using the first imaging cell and the second imaging cell.
  • the 1-pixel 2-cell method has a problem that the S / N ratio becomes low under intermediate illuminance and the image quality tends to deteriorate.
  • the data based on the signal derived from the first imaging cell for when the illuminance is low and the data based on the signal derived from the second imaging cell for when the illuminance is high have intermediate illuminance. It is connected by software at the illuminance corresponding to.
  • the S / N ratio for the signal derived from the first imaging cell is high, while the S / N ratio for the signal derived from the second imaging cell is low.
  • the S / N ratio drops sharply at intermediate illuminance.
  • the capacitance value C can be continuously increased as the illuminance increases. This makes it possible to achieve a wide dynamic range while achieving a "seamless" S / N ratio without a sharp drop in the S / N ratio at intermediate illuminance.
  • the charge accumulated in the charge storage unit cannot be completely transferred. Therefore, a configuration in which noise is canceled by a feedback loop may be adopted. If the capacitance value of the charge storage unit is reduced, it is easy to secure the efficiency of noise cancellation. Further, if the capacitance value of the charge storage unit is reduced, it is easy to secure the conversion gain.
  • the configuration in which the capacitance value of the charge storage unit is small is suitable for imaging in a dark scene. On the other hand, if the capacitance value of the charge storage unit is increased, the change in the potential of the charge storage unit can be made gentle with respect to the change in the amount of signal charge stored in the charge storage unit. This means that the imaging device is highly saturated.
  • the configuration in which the capacitance value of the charge storage unit is large is suitable for imaging in a bright scene. It can be said that a configuration having a large capacitance value of the charge storage unit makes it possible to realize a wide dynamic range. As described above, there are advantages and disadvantages in the configuration in which the capacitance value of the charge storage portion is small and in the configuration in which the capacity value is large.
  • the capacitance value C of the MOS capacitance 70 can be reduced when the feedback operation is performed.
  • the conversion gain can be secured by reducing the capacitance value C.
  • the saturation level of the imaging device 1 can be increased by increasing the capacitance value C.
  • the image pickup apparatus 1 having such an advantage can be realized. Specifically, by continuously changing the capacitance value C of the MOS capacitance 70, a wide dynamic range can be realized while suppressing the influence of noise.
  • the capacitance value C continuously changes according to the potential of the charge storage unit 24. Specifically, when the potential of the charge storage unit 24 changes continuously, the capacitance value C changes continuously.
  • the potential is applied to the second terminal TT so that the capacitance value C continuously changes according to the potential of the charge storage unit 24.
  • the potential is applied to the second terminal TT so that the capacitance value C continuously changes when the potential of the charge storage unit 24 changes continuously.
  • the CV characteristic of the MOS capacity 70 has an inflection point IP.
  • the potential of the charge storage unit 24 changes continuously, the voltage between Cv and TT and the capacitance value C continuously change across the inflection point IP.
  • the capacitance value C of the MOS capacitance 70 can be easily changed significantly according to the change in the potential of the charge storage unit 24.
  • the potential is applied to the second terminal TT so that the Cv-TT voltage and the capacitance value C continuously change across the inflection point IP when the potential of the charge storage unit 24 changes continuously. Will be done.
  • the inflection point IP is a point at which the sign of the value obtained by second-order differentializing the capacitance value C with the Cv-TT voltage changes.
  • the CV characteristic of the MOS capacity 70 includes the first band B1.
  • the first band B1 has an inflection point IP.
  • the Cv-TT voltage and the capacitance value C change from the value at one end to the value at the other end of the first band B1.
  • the Cv-TT voltage and the capacitance value C change from the value at one end to the value at the other end of the first band B1.
  • a potential is applied to the second terminal TT.
  • the first DC potential is applied to the second terminal TT so that the capacitance value C continuously changes according to the voltage between Cv and TT.
  • the first DC potential is, for example, 0 V or more and 2 V or less.
  • the first DC potential is applied to the second terminal TT so that the capacitance value C continuously changes when the potential of the charge storage unit 24 changes continuously.
  • the capacitance value C continuously and monotonically changes as the voltage between Cv and TT increases.
  • monotonous change means always increasing or always decreasing.
  • the first band B1 may be referred to as a variable capacitance band.
  • the capacitance value C continuously and monotonically increases as the Cv-TT voltage increases.
  • the first potential is 1 V.
  • the second potential is 3V.
  • the potential applied to the second terminal TT is 0V.
  • the variable capacitance band is a band in which the Cv-TT voltage is 1 V or more and less than 3 V.
  • the image pickup apparatus 1 includes a specific transistor 80.
  • the specific transistor 80 is typically a MOSFET that includes a gate, an oxide layer, and at least one semiconductor region.
  • the MOS capacity 70 is configured by using the specific transistor 80.
  • the source region and drain region of the specific transistor 80 are electrically connected to each other. Electrically connecting the source region and the drain region of the specific transistor 80 is suitable for realizing the CV characteristic of the MOS capacity 70 shown in FIG.
  • the source region and drain region of the specific transistor 80 can be electrically connected by wiring or the like.
  • the specific transistor 80 may include a source / drain region which is a single semiconductor region in which the source region and the drain region are integrated, instead of the source region and the drain region.
  • one of the first terminal Cv and the second terminal TT is electrically connected to the source and drain of the specific transistor 80.
  • the other of the first terminal Cv and the second terminal TT is electrically connected to the gate electrode of the specific transistor 80.
  • the second terminal TT is electrically connected to the source and drain of the specific transistor 80.
  • the first terminal Cv is electrically connected to the gate electrode of the specific transistor 80.
  • the specific transistor 80 may be provided on the semiconductor substrate 9.
  • the shooting mode of the imaging device 1 includes a first mode.
  • the first mode when the potential of the charge storage unit 24 changes continuously, the capacitance value C of the MOS capacitance 70 continuously changes.
  • the potential is applied to the second terminal TT so that the capacitance value C of the MOS capacitance 70 continuously changes when the potential of the charge storage unit 24 changes continuously.
  • the circuit configurations shown in FIGS. 1 and 2 can be used as in the first embodiment.
  • the photographing mode of the imaging device 1 includes a second mode and a third mode in addition to the first mode.
  • FIG. 6 is a graph showing the relationship between the capacitance values of the MOS capacitance 70 according to the second embodiment with respect to the voltage between terminals.
  • the CV characteristic includes a second band B2 and a third band B3 in addition to the first band B1.
  • the second band B2 is a band in which the Cv-TT voltage is lower than that of the first band B1.
  • the third band B3 is a band in which the Cv-TT voltage is higher than that of the first band B1.
  • the second band B2 is connected to the first band B1.
  • the third band B3 is connected to the first band B1.
  • the second band B2 may be separated from the first band B1.
  • the third band B3 may be separated from the first band B1.
  • the potential is applied to the second terminal TT so that the voltage between Cv and TT changes within the first band B1 when the potential of the charge storage unit 24 changes.
  • the potential is applied to the second terminal TT so that the voltage between Cv and TT changes within the second band B2 when the potential of the charge storage unit 24 changes.
  • the potential is applied to the second terminal TT so that the voltage between Cv and TT changes within the third band B3 when the potential of the charge storage unit 24 changes.
  • the capacity value C is smaller than that in the first band B1. Further, in the second band B2, the absolute value of the ratio of the change in the capacitance value C to the change in the voltage between Cv and TT is smaller than that in the first band B1. Therefore, in the second mode, high-sensitivity and low-saturation imaging can be easily performed while suppressing at least one selected from noise variation and signal variation.
  • the ratio of the change in the capacitance value C to the change in the voltage between Cv and TT is, in detail, a value obtained by differentiating the capacitance value C by the voltage between Cv and TT.
  • the capacity value C is larger than that in the first band B1. Further, in the third band B3, the absolute value of the ratio of the change in the capacitance value C to the change in the voltage between Cv and TT is smaller than that in the first band B1. Therefore, according to the third mode, it is easy to perform low-sensitivity and high-saturation imaging while suppressing at least one selected from noise variation and signal variation.
  • the charge accumulated in the charge storage unit 24 is a positive charge.
  • the potential of the second terminal TT in the second mode is higher than the potential of the second terminal TT in the first mode.
  • the potential of the second terminal TT in the third mode is lower than the potential of the second terminal TT in the first mode.
  • the charge accumulated in the charge storage unit 24 is a negative charge.
  • the potential of the second terminal TT in the second mode is lower than the potential of the second terminal TT in the first mode.
  • the potential of the second terminal TT in the third mode is higher than the potential of the second terminal TT in the first mode.
  • the first DC potential is applied to the second terminal TT so that the voltage between Cv and TT changes within the first band B1 when the potential of the charge storage unit 24 changes.
  • a second DC potential is applied to the second terminal TT so that the voltage between Cv and TT changes within the second band B2 when the potential of the charge storage unit 24 changes.
  • a third DC potential is applied to the second terminal TT so that the Cv-TT voltage changes within the third band B3 when the potential of the charge storage unit 24 changes.
  • the capacitance value C continuously and monotonically changes as the voltage between Cv and TT increases.
  • the first band B1 may be referred to as a variable capacitance band.
  • the capacitance value C continuously and monotonically increases as the Cv-TT voltage increases.
  • the second band B2 can be referred to as a low capacity stable band.
  • the third band B3 can be referred to as a high capacity stable band.
  • the Cv-TT voltage corresponding to the first band B1 in the second embodiment is different from the Cv-TT voltage corresponding to the first band B1 in the first embodiment.
  • the Cv-TT voltage corresponding to the first band B1 can be adjusted by adjusting the injection amount of impurities into the MOS capacity 70 or the like. The same applies to the Cv-TT voltage corresponding to the second band B2 and the Cv-TT voltage corresponding to the third band B3.
  • the Cv-TT voltage corresponding to the first band B1 in the second embodiment may be the same as the Cv-TT voltage corresponding to the first band B1 in the first embodiment.
  • the first DC potential is, for example, 1 V or more and 3 V or less.
  • the second DC potential is, for example, 3 V or more and 5 V or less.
  • the third DC potential is, for example, 0 V or more and 1 V or less.
  • the first potential is 1 V.
  • the second potential is 3V.
  • the potential applied to the second terminal TT in the first mode is 2V.
  • the potential applied to the second terminal TT in the second mode is 4V.
  • the potential applied to the second terminal TT in the third mode is 0V.
  • the variable capacitance band is a band in which the Cv-TT voltage is -1 V or more and less than 1 V.
  • the low capacitance stable band is a band in which the Cv-TT voltage is -3V or more and less than -1V.
  • the high capacity stable band is a band in which the Cv-TT voltage is 1 V or more and less than 3 V.
  • the image pickup apparatus 1 switches the potential applied to the second terminal TT according to the output signal output from the amplification transistor 11. In this way, the image pickup apparatus 1 switches the shooting mode.
  • the CV characteristic changes due to the back bias effect of the MOS capacity 70 according to the potential applied to the second terminal TT.
  • the CV characteristic curve of FIG. 6 shifts to the right as a whole.
  • the photosensitive area is divided into a plurality of areas.
  • the common potential applied to the second terminal TT of the MOS capacity 70 of the plurality of pixels 14 belonging to a certain area and the common potential applied to the second terminal TT of the MOS capacity 70 of the plurality of pixels 14 belonging to another area. Can be set independently of each other.
  • the first common potential is applied to the second terminal TT of the MOS capacity 70 of the plurality of pixels 14 belonging to the first area.
  • a second common potential is applied to the second terminal TT of the MOS capacity 70 of the plurality of pixels 14 belonging to the second area.
  • a third common potential is applied to the second terminal TT of the MOS capacity 70 of the plurality of pixels 14 belonging to the third area.
  • the first common potential, the second common potential, and the third common potential can be set independently of each other. According to this configuration, it is possible to set which band of the CV characteristic of the MOS capacity 70 is used for each area.
  • the image pickup apparatus 1 can be operated so that the first band B1 is used in the first area, the second band B2 is used in the second area, and the third band B3 is used in the third area. ..
  • a common potential is applied to the second terminal TT of the MOS capacity 70 of the plurality of pixels 14 belonging to each area.
  • the sensitivity and saturation level can be adjusted for each region while avoiding excessive control complexity.
  • FIG. 7 is a circuit diagram of the pixel 94 according to the third embodiment.
  • the pixel 94 further includes a band control transistor 56, a first capacitance element 51, and a second capacitance element 52 in addition to the amplification transistor 11, the address transistor 13, the reset transistor 12, and the overflow transistor 60.
  • the gate electrode of the amplification transistor 11, the charge storage unit 24, the first terminal Cv of the MOS capacity 70, the photoelectric conversion unit 10, and one end of the first capacitance element 51 are electrically connected.
  • One of the source and drain of the amplification transistor 11 is electrically connected to the power supply wiring 21.
  • the charge storage unit 24 is one of the source and drain of the reset transistor 12 and one of the source and drain of the overflow transistor 60.
  • the other of the source and drain of the reset transistor 12, one of the source and drain of the band control transistor 56, the other end of the first capacitance element 51, and one end of the second capacitance element 52 are electrically connected. ..
  • a DC potential is applied to the other end of the second capacitance element 52.
  • the other of the source and drain of the amplification transistor 11, one of the source and drain of the address transistor 13, and the other of the source and drain of the bandwidth control transistor 56 are electrically connected.
  • the other of the source and drain of the address transistor 13 is electrically connected to the vertical signal line 17.
  • the band control transistor 56, the first capacitance element 51, and the second capacitance element 52 are used in order to suppress the kTC noise generated when the reset transistor 12 is turned off.
  • the technique for suppressing kTC noise refer to Patent Document 2 and the like.
  • the CV characteristics of the MOS capacity 70 of the third embodiment are the same as the CV characteristics of the MOS capacity 70 of the second embodiment described with reference to FIG.
  • the electric potential can be applied to the second terminal TT as in the second embodiment.
  • the MOS capacity 70 may be used according to the first embodiment.
  • the overflow transistor 60 may be omitted.
  • the photoelectric conversion unit 10 may be a photodiode provided on the semiconductor substrate 9.
  • the image pickup apparatus 1 may have a transfer transistor.
  • the charge storage unit 24 described with reference to FIGS. 1, 2 and 7 may correspond to the charge storage unit according to this expression.
  • the photoelectric conversion unit 10 is a photodiode
  • the photodiode can accumulate the electric charge generated by the photoelectric conversion. Therefore, in this embodiment, the photodiode which is the photoelectric conversion unit 10 can correspond to the charge storage unit according to the above expression.
  • the first terminal Cv of the MOS capacity 70 can be electrically connected to this photodiode.
  • the relationship of the capacitance value C of the MOS capacitance 70 with respect to the potential of the charge storage unit 24 is defined as the CE characteristic.
  • the expression “the capacitance value C changes continuously according to the potential of the charge storage unit 24" will be described. This expression means that in the above CE characteristics, the capacitance value C of the MOS capacitance 70 continuously changes according to the potential of the charge storage unit 24. This expression is not intended to require that the potential of the photoelectric conversion unit 10 continuously changes with time as the photoelectric conversion in the photoelectric conversion unit 10 progresses.
  • the photoelectric conversion unit 10 and the charge storage unit 24 are connected via a transfer transistor, and when the transfer transistor is turned on (turn-on), the charge of the photoelectric conversion unit 10 is transferred to the charge storage unit 24, and the charge storage unit is charged.
  • the transfer transistor is turned on (turn-on)
  • the charge of the photoelectric conversion unit 10 is transferred to the charge storage unit 24, and the charge storage unit is charged.
  • Capacity value C continuously changes according to the potential of the charge storage unit 24 will be further described. This expression means that, in at least a part of the CE characteristics, the capacitance value C changes continuously according to the potential of the charge storage unit 24. The same applies to the expression “when the potential of the charge storage unit 24 changes continuously, the capacitance value C changes continuously”.
  • Capacity value C changes continuously according to the voltage between Cv and TT will be explained. This expression means that, in at least a part of the CV characteristic of the MOS capacity 70, the capacity value C changes continuously according to the voltage between Cv and TT. The same applies to the expression “when the voltage between Cv and TT changes continuously, the capacitance value C changes continuously”.
  • the imaging device of the present disclosure is useful for, for example, an image sensor, a digital camera, or the like.
  • the imaging device of the present disclosure can be used for medical cameras, robot cameras, security cameras, cameras mounted on vehicles, and the like.
  • Imaging device 9 Semiconductor substrate 10 Photoelectric conversion unit 10a Photoelectric conversion layer 10b Pixel electrode 10c Opposite electrode 11 Amplification transistor 12 Reset transistor 13 Address transistor 14,94 pixels 15 Vertical scanning unit 16 Photoelectric conversion control line 17 Vertical signal line 18 Load unit 19 Column signal processing unit 20 Horizontal signal reading unit 21 Power supply wiring 22 Differential amplifier 23 Feedback line 24 Charge storage unit 51 First capacitance element 52 Second capacitance element 56 Band control transistor 60 Overflow transistor 62 Power supply wiring 65 Setter 70 MOS capacity Cv 1st terminal TT 2nd terminal 75 Voltage line 77 Voltage source 80 Specific transistor B1 1st band B2 2nd band B3 3rd band IP change point

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Abstract

撮像装置は、光電変換により電荷を生成する光電変換部と、前記電荷が蓄積される電荷蓄積部と、第１端子、第２端子、ゲート、酸化物層、及び少なくとも１つの半導体領域を含む金属－酸化物－半導体容量と、を備える。露光中において、前記第１端子は前記電荷蓄積部に電気的に接続され、前記ゲートは前記第１端子に電気的に接続され、前記少なくとも１つの半導体領域は前記第２端子に電気的に接続され、前記酸化物層は、前記ゲートと前記少なくとも１つの半導体領域との間に位置する。

Description

撮像装置
　本開示は、撮像装置に関する。
　デジタルカメラ等に、イメージセンサが用いられている。イメージセンサとしては、ＣＣＤ（Charge Coupled Device）イメージセンサ及びＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等が挙げられる。
　一例に係るイメージセンサでは、半導体基板にフォトダイオードが設けられている。
　別例に係るイメージセンサでは、半導体基板の上方に光電変換層が設けられている。このような構造を有する撮像装置は、積層型の撮像装置と呼ばれることがある。特許文献１及び特許文献２には、積層型の撮像装置が記載されている。
　一具体例に係る積層型の撮像装置では、光電変換によって、信号電荷が発生する。発生した電荷は、電荷蓄積部に蓄積される。電荷蓄積部に蓄積された電荷量に応じた信号が、半導体基板に形成されたＣＣＤ回路又はＣＭＯＳ回路を介して読み出される。
特開２０１０－１７１４３９号公報 特開２０１８－１１７３４７号公報
　本開示は、中間照度における信号雑音（Ｓ／Ｎ）比を確保しつつワイドダイナミックレンジを実現することに適した技術を提供する。
　本開示は、
　光電変換により電荷を生成する光電変換部と、
　前記電荷が蓄積される電荷蓄積部と、
　第１端子、第２端子、ゲート、酸化物層、及び少なくとも１つの半導体領域を含む金属－酸化物－半導体容量と、を備え、
　露光中において、前記第１端子は前記電荷蓄積部に電気的に接続され、
　前記ゲートは前記第１端子に電気的に接続され、
　前記少なくとも１つの半導体領域は前記第２端子に電気的に接続され、
　前記酸化物層は、前記ゲートと前記少なくとも１つの半導体領域との間に位置する、撮像装置を提供する。
　本開示に係る技術は、中間照度におけるＳ／Ｎ比を確保しつつワイドダイナミックレンジを実現することに適している。
図１は、第１の実施形態に係る撮像装置の回路構成を示す模式図である。 図２は、第１の実施形態に係る画素の回路図である。 図３は、第１の実施形態に係る光電変換部の構成図である。 図４は、第１の実施形態に係るＭＯＳ容量の端子間電圧に対する容量値の関係を示すグラフである。 図５は、照度に対するＳ／Ｎ比の関係を示すグラフである。 図６は、第２の実施形態に係るＭＯＳ容量の端子間電圧に対する容量値の関係を示すグラフである。 図７は、第３の実施形態に係る画素の回路図である。
　（本開示に係る一態様の概要）
　本開示の第１態様に係る撮像装置は、
　光電変換により電荷を生成する光電変換部と、
　前記電荷が蓄積される電荷蓄積部と、
　第１端子、第２端子、ゲート、酸化物層、及び少なくとも１つの半導体領域を含む金属－酸化物－半導体容量と、を備える。露光中において、前記第１端子は前記電荷蓄積部に電気的に接続され、
　前記ゲートは前記第１端子に電気的に接続され、
　前記少なくとも１つの半導体領域は前記第２端子に電気的に接続され、
　前記酸化物層は、前記ゲートと前記少なくとも１つの半導体領域との間に位置する。
　第１態様に係る技術は、中間照度におけるＳ／Ｎ比を確保しつつワイドダイナミックレンジを実現することに適している。
　本開示の第２態様において、例えば、第１態様に係る撮像装置では、
　前記ＭＯＳ容量の容量値は、前記電荷蓄積部の電位に応じて連続的に変化してもよい。
　第２態様に係る技術は、中間照度におけるＳ／Ｎ比を確保しつつワイドダイナミックレンジを実現することに適している。
　本開示の第３態様において、例えば、第１又は第２態様に係る撮像装置では、
　前記第１端子と前記第２端子との間の電圧である端子間電圧に対する前記ＭＯＳ容量の容量値の関係として定義されるＣ－Ｖ特性は変曲点を有していてもよく、
　前記電荷蓄積部の電位が連続的に変化すると、前記端子間電圧及び前記容量値が前記変曲点を跨いで連続的に変化してもよい。
　第３態様によれば、電荷蓄積部の電位の変化に応じてＭＯＳ容量の容量値を大きく変化させ易い。
　本開示の第４態様において、例えば、第３態様に係る撮像装置は、前記電荷蓄積部の電位が変化する範囲を第１電位から第２電位までの範囲に設定する設定器をさらに備えていてもよく、
　前記Ｃ－Ｖ特性は、前記変曲点を有する第１帯域を含んでいてもよく、
　前記電荷蓄積部の電位が前記第１電位から前記第２電位まで変化すると、前記端子間電圧及び前記容量値が、前記第１帯域の一端における前記端子間電圧及び前記容量値から、前記第１帯域の他端における前記端子間電圧及び前記容量値まで変化してもよい。
　第４態様は、撮像装置の一構成例である。
　本開示の第５態様において、例えば、第１から第４態様のいずれか１つに係る撮像装置では、
　前記ＭＯＳ容量の容量値が前記第１端子と前記第２端子との間の電圧である端子間電圧に応じて連続的に変化するように、前記第２端子に第１直流電位が印加されてもよい。
　第５態様によれば、撮像装置をシンプルな構造とすることができる。
　本開示の第６態様において、例えば、第１から第５態様のいずれか１つに係る撮像装置では、
　前記第１端子と前記第２端子との間の電圧である端子間電圧に対する前記ＭＯＳ容量の容量値の関係として定義されるＣ－Ｖ特性は、第１帯域及び第２帯域を含んでいてもよく、
　前記第２帯域における前記容量値は、前記第１帯域における前記容量値よりも小さく、
　前記第２帯域における、前記端子間電圧の変化に対する前記容量値の変化の比率の絶対値は、前記第１帯域における、前記端子間電圧の変化に対する前記容量値の変化の比率の絶対値よりも小さくてもよく、
　前記撮像装置の撮影モードは、第１モード及び第２モードを含んでいてもよく、
　前記第１モードでは、前記電荷蓄積部の電位が変化すると前記端子間電圧が前記第１帯域内で変化するように、前記第２端子に電位が印加されてもよく、
　前記第２モードでは、前記電荷蓄積部の電位が変化すると前記端子間電圧が前記第２帯域内で変化するように、前記第２端子に電位が印加されてもよい。
　第６態様の第２モードでは、ノイズのばらつき及び信号のばらつきから選択される少なくとも１つを抑制し易い。
　前記電荷は正電荷であってもよく、前記第２モードにおける前記第２端子の電位は前記第１モードにおける前記第２端子の電位よりも高くてもよい。また、前記電荷は負電荷であってもよく、前記第２モードにおける前記第２端子の電位は前記第１モードにおける前記第２端子の電位よりも低くてもよい。
　本開示の第７態様において、例えば、第１から第６態様のいずれか１つに係る撮像装置では、
　前記第１端子と前記第２端子との間の電圧である端子間電圧に対する前記ＭＯＳ容量の容量値の関係として定義されるＣ－Ｖ特性は、第１帯域及び第３帯域を備えていてもよく、
　前記第３帯域における前記容量値は、前記第１帯域における前記容量値よりも大きく、
　前記第３帯域における、前記端子間電圧の変化に対する前記容量値の変化の比率の絶対値は、前記第１帯域における、前記端子間電圧の変化に対する前記容量値の変化の比率の絶対値よりも小さくてもよく、
　前記撮像装置の撮影モードは、第１モード及び第３モードを含んでいてもよく、
　前記第１モードでは、前記電荷蓄積部の電位が変化すると前記端子間電圧が前記第１帯域内で変化するように、前記第２端子に電位が印加されてもよく、
　前記第３モードでは、前記電荷蓄積部の電位が変化すると前記端子間電圧が前記第３帯域内で変化するように、前記第２端子に電位が印加されてもよい。
　第７態様の第３モードでは、ノイズのばらつき及び信号のばらつきから選択される少なくとも１つを抑制し易い。
　前記電荷は正電荷であってもよく、前記第３モードにおける前記第２端子の電位は前記第１モードにおける前記第２端子の電位よりも低くてもよい。また、前記電荷は負電荷であってもよく、前記第３モードにおける前記第２端子の電位は前記第１モードにおける前記第２端子の電位よりも高くてもよい。
　本開示の第８態様において、例えば、第１から第７態様のいずれか１つに係る撮像装置は、
　前記電荷蓄積部の電位に応じた出力信号を出力する増幅トランジスタをさらに備えていてもよく、
　前記撮像装置は、前記出力信号に応じて前記第２端子に印加される電位を切り替えてもよい。
　第８態様によれば、撮影モードを切り替えることができる。
　本開示の第９態様において、例えば、第１から第８態様のいずれか１つに係る撮像装置は、前記第２端子に電位を印加する電圧源をさらに備えていてもよい。
　第９態様は、撮像装置の一構成例である。
　本開示の第１０態様において、例えば、第１から第９態様のいずれか１つに係る撮像装置は、前記少なくとも１つの半導体領域を含む半導体基板をさらに備えていてもよく、
　前記光電変換部は、前記半導体基板から離れた位置にあってもよい。
　第１０態様の構成によれば、光電変換部が半導体基板に設けられたフォトダイオードである構成に比べ、光電変換部がＭＯＳ容量の容量値に影響を及ぼし難い。
　本開示の第１１態様に係る撮像装置は、
　光電変換により生成された電荷が蓄積される電荷蓄積部と、
　互いに電気的に接続されたソース領域及びドレイン領域を有するトランジスタと、を備える。前記トランジスタは、露光中において前記電荷蓄積部に電気的に接続された第１端子を含むＭＯＳ容量として機能する。
　第１１態様に係る技術は、中間照度におけるＳ／Ｎ比を確保しつつワイドダイナミックレンジを実現することに適している。
　本開示の第１２態様に係る撮像装置は、
　光電変換により生成された電荷が蓄積される電荷蓄積部と、
　露光中において前記電荷蓄積部に電気的に接続された第１端子、酸化物層、及びソース／ドレイン領域を含む金属－酸化物－半導体容量、を備える。
　実施形態において、「上」、「下」等の用語は、あくまでも部材間の相互の配置を指定するために用いており、撮像装置の使用時における姿勢を限定する意図ではない。
　実施形態において、不純物領域の導電型の変更等、信号電荷の正負が異なることに伴う各要素の調整は、適宜行われうる。また、信号電荷の正負が異なることに伴う用語の読み替えは、適宜行われうる。
　以下の実施形態では、「電荷蓄積部は要素Ｘに電気的に接続されている」という表現を用いることが可能である。具体的には、以下の実施形態では、電荷蓄積部が要素Ｘの一部又は全部により構成されている場合であっても、上記の表現を用いることが可能である。このため、上記の表現は、電荷蓄積部が要素Ｘの一部又は全部により構成されている場合を包含する表現と解釈するべきである。また、以下の実施形態では、「電荷蓄積部と、要素Ｘと、を有する／備える」というように、電荷蓄積部と他の要素とを列記することが可能である。具体的には、以下の実施形態では、電荷蓄積部が要素Ｘの一部又は全部により構成されている場合であっても、そのような列記を行うことが可能である。このような列記がなされている状況において、電荷蓄積部が要素Ｘの一部又は全部により構成されていることは許容されるべきである。例えば、以下の実施形態では、オーバーフロートランジスタのソース及びドレインの一方は、電荷蓄積部を構成しうる。リセットトランジスタのソース及びドレインの一方は、電荷蓄積部を構成しうる。光電変換部は、電荷蓄積部を構成しうる。
　以下の実施形態では、「ＭＯＳ容量と、特定トランジスタと、を有する／備える」という表現を用いることが可能である。この表現は、ＭＯＳ容量が特定トランジスタを用いて構成されている場合を包含する表現と解釈するべきである。つまり、この表現は、ＭＯＳ容量と特定トランジスタとが部分的又は全体的に重複している場合を包含する表現と解釈するべきである。
　実施形態において、第１、第２、第３・・・という序数詞を用いることがある。ある要素に序数詞が付されている場合に、より若番の同種類の要素が存在することは必須ではない。例えば、第３モードという用語は、第３モードとともに第２モードが必ず存在することを意図して使用されているわけではない。また、必要に応じて序数詞の番号を変更したり、序数詞を削除したり、序数詞を付したりすることができる。
　包括的又は具体的な態様は、素子、デバイス、モジュール、システム又は方法で実現されてもよい。また、包括的又は具体的な態様は、素子、デバイス、モジュール、システム及び方法の任意の組み合わせによって実現されてもよい。
　開示された実施形態の追加的な効果及び利点は、明細書及び図面から明らかになる。効果及び／又は利点は、明細書及び図面に開示の様々な実施形態又は特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
　以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的又は具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態、ステップ、ステップの順序等は、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
　（第１の実施形態）
　図１は、第１の実施形態に係る撮像装置１の回路構成を示す模式図である。
　本実施形態では、撮像装置１は、積層型の固体撮像装置である。撮像装置１は、複数の画素１４、駆動回路部、光電変換制御線１６、複数の垂直信号線１７、複数の電源配線６２、電源配線２１、電圧線７５及び複数のフィードバック線２３を備える。
　複数の画素１４は、半導体基板９において２次元に配列されている。具体的には、複数の画素１４は、行方向及び列方向に配列されている。複数の画素１４は、感光領域を構成している。感光領域は、画素領域とも称される。撮像装置１は、ラインセンサであっても構わない。その場合、複数の画素１４は、１次元に配列されうる。
　駆動回路部は、複数の画素１４を順次駆動して、光電変換により得られた信号を読み出す。駆動回路部は、垂直走査部１５、水平信号読み出し部２０、複数のカラム信号処理部１９、複数の負荷部１８及び複数の差動増幅器２２を含む。垂直走査部１５は、行走査回路とも称される。水平信号読み出し部２０は、列走査回路とも称される。カラム信号処理部１９は、行信号蓄積部とも称される。差動増幅器２２は、フィードバックアンプとも称される。
　各画素１４は、光電変換部１０、増幅トランジスタ１１、リセットトランジスタ１２、アドレストランジスタ１３、オーバーフロートランジスタ６０及びＭＯＳ（Metal Oxide Semiconductor）容量７０を有する。アドレストランジスタ１３は、行選択トランジスタとも称される。オーバーフロートランジスタ６０は、焼き付き防止用トランジスタとも称される。
　本実施形態では、トランジスタ１１、１２、１３及び６０は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。具体的には、本実施形態では、トランジスタ１１、１２、１３及び６０は、Ｎ型ＭＯＳＦＥＴである。ただし、トランジスタ１１、１２、１３及び６０は、Ｐ型ＭＯＳＦＥＴであってもよい。トランジスタ１１、１２、１３及び６０は、バイポーラトランジスタ等の、ＭＯＳＦＥＴとは異なる種類のトランジスタであってもよい。これらの点は、第３の実施形態における帯域制御トランジスタ５６についても同様である。
　電源配線２１は、ソースフォロア電源用の配線である。電源配線２１は、各画素１４に所定の電源電圧を供給する。
　画素１４の行毎に、信号線が設けられている。各行の画素１４は、対応する信号線を介して、垂直走査部１５に電気的に接続されている。
　画素１４の列毎に、垂直信号線１７が設けられている。各列の画素１４は、対応する垂直信号線１７に電気的に接続されている。
　垂直信号線１７毎に、負荷部１８が設けられている。各負荷部１８は、対応する垂直信号線１７に電気的に接続されている。負荷部１８は、増幅トランジスタ１１と協働してソースフォロア回路を形成する。
　垂直信号線１７毎に、カラム信号処理部１９が設けられている。各カラム信号処理部１９は、対応する垂直信号線１７に電気的に接続されている。これらのカラム信号処理部１９は、水平信号読み出し部２０に電気的に接続されている。これらのカラム信号処理部１９は、水平方向すなわち行方向に配列されている。
　垂直信号線１７毎に、差動増幅器２２が設けられている。差動増幅器２２の負側の入力端子は、対応する垂直信号線１７に電気的に接続されている。差動増幅器２２の正側の入力端子には、所定の電位が印加される。差動増幅器２２の出力端子は、各列に対応するフィードバック線２３を介して画素１４に電気的に接続されている。
　図２は、第１の実施形態に係る画素１４の回路図である。
　光電変換部１０は、リセットトランジスタ１２のソース及びドレインの一方と、オーバーフロートランジスタ６０のソース及びドレインの一方と、ＭＯＳ（Metal Oxide Semiconductor）容量７０の第１端子Ｃｖと、増幅トランジスタ１１のゲート電極と、に電気的に接続されている。増幅トランジスタ１１のソース及びドレインの一方は、電源配線２１に電気的に接続されている。増幅トランジスタ１１のソース及びドレインの他方は、アドレストランジスタ１３のソース及びドレインの一方に電気的に接続されている。アドレストランジスタ１３のソース及びドレインの他方は、垂直信号線１７に電気的に接続されている。リセットトランジスタ１２のソース及びドレインの他方は、フィードバック線２３に電気的に接続されている。
　光電変換部１０は、光を電荷に変換する。こうして、光電変換部１０は、入射光の照度に応じた電荷を生成する。このように光電変換部１０における光電変換で生成された電荷は、信号電荷と称される。
　本実施形態では、信号電荷は正電荷である。ただし、信号電荷は負電荷であってもよい。
　図３は、第１の実施形態に係る光電変換部１０の構成図である。光電変換部１０は、半導体基板９の上方に設けられている。光電変換部１０は、光電変換層１０ａ、画素電極１０ｂ及び対向電極１０ｃを有する。光電変換層１０ａは、画素電極１０ｂと対向電極１０ｃとの間に配置されている。光電変換層１０ａは、光電変換により電荷を生成する。画素電極１０ｂは、この電荷を収集する。
　光電変換により生成された電荷が、電荷蓄積部２４に蓄積される。具体的には、光電変換部１０で生成された電荷は、電荷蓄積部２４に蓄積される。電荷蓄積部２４の電位は、電荷蓄積部２４に蓄積された電荷の量に応じて変化する。本実施形態では、電荷蓄積部２４は、半導体基板９に設けられた拡散領域である。
　本実施形態では、複数の画素１４における対向電極１０ｃが、ひとつながりの電極を構成している。また、複数の画素１４における光電変換層１０ａが、ひとつながりの膜を構成している。
　ＭＯＳ容量７０は、第１端子Ｃｖ及び第２端子ＴＴを有する。第１端子Ｃｖは、電荷蓄積部２４に電気的に接続されている。ＭＯＳ容量７０及び電荷蓄積部２４が電気的に接続されていることにより、ＭＯＳ容量７０及び電荷蓄積部２４による電荷の蓄積の分担を画素ごとに外乱なくスムーズに実施できる。具体的には、第１端子Ｃｖ及び電荷蓄積部２４は、スイッチング素子等のスイッチを介することなく互いに接続されている。
　ＭＯＳ容量７０は、可変容量である。具体的には、ＭＯＳ容量７０の容量値は、第１端子Ｃｖと第２端子ＴＴの間の電位差に応じて変化する。
　撮像装置１は、電圧源７７を備える。電圧源７７は、第２端子ＴＴに電位を印加する。具体的には、電圧源７７は、電圧線７５を介して第２端子ＴＴに電位を印加する。電圧源７７は、駆動回路部に含まれうる。
　露光中において、光電変換部１０、電荷蓄積部２４及び第１端子Ｃｖは電気的に接続されている。この構成では、これらの間にトランジスタを配置する必要がない。このことは、画素１４ごとの出力特性のばらつきを抑制する観点から有利である。なお、光電変換部１０が光電変換層１０ａ、画素電極１０ｂ及び対向電極１０ｃを有する場合にあっては、「露光」は、対向電極１０ｃへの電圧の印加により実現されうる。
　ＭＯＳ容量７０は、半導体基板９に設けられている。光電変換部１０は、半導体基板９から離れた位置にある。この構成によれば、光電変換部１０が半導体基板９に設けられたフォトダイオードである構成に比べ、光電変換部１０がＭＯＳ容量７０の容量値に影響を及ぼし難い。
　増幅トランジスタ１１は、電荷蓄積部２４の電位に応じた出力信号を出力する。出力信号は、具体的には信号電圧である。
　アドレストランジスタ１３は、増幅トランジスタ１１からの出力信号を選択的に出力する。こうして、出力信号は、増幅トランジスタ１１からアドレストランジスタ１３を介して垂直信号線１７から読み出される。
　リセットトランジスタ１２は、電荷蓄積部２４の電位をリセットする。リセットトランジスタ１２は、電荷蓄積部２４に蓄積された信号電荷をリセットするとも言える。
　オーバーフロートランジスタ６０は、電荷蓄積部２４の電位が閾値電位に達したときに、オンとなる（ターンオン）。オーバーフロートランジスタ６０のターンオンにより、電荷蓄積部２４に蓄積された過剰な電荷が、オーバーフロートランジスタ６０を介して電源配線６２に逃がされる。これにより、焼き付き等の故障を防止できる。閾値電位は、例えば、電源電位ＶＤＤである。
　以上の説明から理解されるように、本実施形態では、設定器６５が構成されている。設定器６５は、電荷蓄積部２４の電位が変化する範囲を第１電位から第２電位までの範囲に設定する。
　設定器６５は、リセットトランジスタ１２を含みうる。この場合、リセットトランジスタ１２が、電荷蓄積部２４の電位を第１電位にリセットしうる。
　設定器６５は、オーバーフロートランジスタ６０を含みうる。この場合、オーバーフロートランジスタ６０は、電荷蓄積部２４の電位が第２電位に達したときに、電荷蓄積部２４に蓄積された電荷を排出しうる。
　設定器６５は、光電変換部１０を含みうる。この場合、対向電極１０ｃに第２電位が印加されうる。
　第１電位と第２電位との差は、一例では０Ｖ以上６Ｖ以下であり、一具体例では０．５Ｖ以上４Ｖ以下である。典型的には、第１電位の絶対値は、第２電位の絶対値よりも小さい。信号電荷が正電荷である場合、第２電位は第１電位よりも高い電位でありうる。この場合、例えば、第１電位は０Ｖ以上１Ｖ以下であり、第２電位は３Ｖ以上６Ｖ以下である。信号電荷が負電荷である場合、オーバーフロートランジスタ６０は省略可能である。
　本実施形態では、電荷蓄積部２４は、リセットトランジスタ１２のソース及びドレインの一方である。また、電荷蓄積部２４は、オーバーフロートランジスタ６０のソース及びドレインの一方である。つまり、電荷蓄積部２４は、信号電荷を蓄積する機能と、リセットトランジスタ１２のソース及びドレインの一方としての機能と、オーバーフロートランジスタ６０のソース及びドレインの一方としての機能と、を兼ねている。
　以下、撮像装置１の動作について、説明する。
　垂直走査部１５は、行選択信号をアドレストランジスタ１３のゲート電極に印加する。行選択信号は、アドレストランジスタ１３のオン及びオフを制御する。行選択信号により、垂直方向すなわち列方向に読み出し対象の行が走査され、読み出し対象の行が選択される。選択された行の画素１４から垂直信号線１７に出力信号が読み出される。
　垂直走査部１５は、リセット信号をリセットトランジスタ１２のゲート電極に印加する。リセット信号は、リセットトランジスタ１２のオン及びオフを制御する。リセット信号により、リセット動作の対象となる画素１４の行が選択される。
　光電変換制御線１６は、全ての画素１４に電気的に接続されている。光電変換制御線１６により、撮像装置１内の全ての光電変換部１０に同一の定電圧が印加される。上述のように、本実施形態では、複数の画素における対向電極１０ｃが、ひとつながりの電極を構成している。光電変換制御線１６により、そのひとつながりの電極に定電圧が印加される。本実施形態では、この定電圧は、正の定電圧である。
　上述のように、垂直信号線１７は、対応する列の画素１４内のアドレストランジスタ１３のソース及びドレインの他方に電気的に接続されている。垂直信号線１７は、画素１４から読み出された出力信号を列方向すなわち垂直方向に伝達する。
　カラム信号処理部１９は、雑音抑圧信号処理及びアナログ－デジタル変換（ＡＤ変換）等を行う。雑音抑圧信号処理は、例えば、相関２重サンプリングである。
　水平信号読み出し部２０は、複数のカラム信号処理部１９から図示しない水平共通信号線に信号を順次読み出す。
　なお、電源配線２１は、感光領域における画素１４の垂直方向に配線されている。垂直方向は、図１の紙面における垂直方向である。垂直方向に配線されている理由は、以下のとおりである。すなわち、画素１４は行ごとに選択される。そのため、仮に電源配線２１を行方向に配線したとすると、一行の画素駆動電流がすべて１本の配線に流れて電圧降下が大きくなる。垂直方向に配線することにより、このような事態を回避できるのである。電源配線２１により、全ての画素１４の増幅トランジスタ１１に共通のソースフォロア電源電圧が印加される。
　差動増幅器２２の負側の入力端子には、アドレストランジスタ１３とリセットトランジスタ１２とが導通状態にあるときに、アドレストランジスタ１３の出力信号が供給される。増幅トランジスタ１１のゲート電位が所定のフィードバック電圧となるように、差動増幅器２２はフィードバック動作を行う。フィードバック電圧は、差動増幅器２２の出力電圧である。本実施形態では、差動増幅器２２の出力電圧は、正の電圧である。
　撮像装置１では、垂直走査部１５により選択された１行分の画素１４が選択される。選択された画素１４内の光電変換部１０で光電変換された信号電荷が、増幅トランジスタ１１によって増幅される。信号電荷に対応する出力信号が、増幅トランジスタ１１からアドレストランジスタ１３を介して垂直信号線１７に出力される。その後、出力信号は、カラム信号処理部１９を介して水平信号読み出し部２０に入力され、水平信号読み出し部２０により選択されて出力される。
　画素１４内の信号電荷は、リセットトランジスタ１２をオン状態とすることにより排出される。その際、リセットトランジスタ１２からｋＴＣ雑音と呼ばれる熱雑音が発生する。この熱雑音は、リセットトランジスタ１２をオフ状態とし、電荷蓄積部２４における信号電荷の蓄積を始める際にも残留する。
　この熱雑音は、以下のように抑制される。すなわち、垂直信号線１７は、差動増幅器２２の負側の入力端子に電気的に接続されている。垂直信号線１７の電圧すなわち負側の入力端子への入力電圧は、差動増幅器２２により反転増幅される。反転増幅された電圧はフィードバック線２３を介してリセットトランジスタ１２のソース及びドレインの他方にフィードバックされる。これにより、リセットトランジスタ１２で発生する熱雑音を負帰還制御により抑圧することができる。具体的には、熱雑音の交流成分がリセットトランジスタ１２のソース及びドレインの他方にフィードバックされうる。本実施形態では、直流成分は、上述したように０Ｖ以上１Ｖ以下である。
　以下、ＭＯＳ容量７０について説明する。図４は、第１の実施形態に係るＭＯＳ容量７０の端子間電圧に対する容量値の関係を示すグラフである。
　図４において、横軸は、ＭＯＳ容量７０の端子間電圧である。端子間電圧は、詳細には、第１端子Ｃｖの電位と第２端子ＴＴの電位との差である。横軸の単位は、ボルト（Ｖ）である。縦軸は、ＭＯＳ容量７０の容量値である。縦軸の単位は、任意単位（ａ．ｕ）である。これらの点は、後述の図６においても同様である。
　以下、ＭＯＳ容量７０の端子間電圧を、Ｃｖ－ＴＴ間電圧と称することがある。ＭＯＳ容量７０の容量値を、容量値Ｃと称することがある。Ｃｖ－ＴＴ間電圧に対する容量値Ｃの関係を、Ｃ－Ｖ特性と称することがある。図４から理解されるように、容量値Ｃは、Ｃｖ－ＴＴ間電圧に依存して変化しうる。本実施形態では、そのようなＣ－Ｖ特性により、ＭＯＳ容量７０が可変容量となっている。
　本実施形態では、容量値Ｃは、Ｃｖ－ＴＴ間電圧に応じて連続的に変化する。具体的には、Ｃｖ－ＴＴ間電圧が連続的に変化すると、容量値Ｃが連続的に変化する。これらの特徴は、中間照度におけるＳ／Ｎ比を確保しつつワイドダイナミックレンジを実現することに適している。この文脈において、中間照度は、撮像装置１が感度を呈する最低照度よりも大きくかつ撮像装置１が感度を呈する最高照度よりも低い照度を意味する。以下、このような利点が得られる理由について、説明する。
　図５は、照度に対するＳ／Ｎ比の関係を示すグラフである。図５において、横軸は、照度である。横軸の単位は、ルクス（ｌｕｘ）である。縦軸は、Ｓ／Ｎ比である。実線は、本実施形態の撮像装置１に関する、照度に対するＳ／Ｎ比の関係を示す。点線は、従来の１画素２セル方式の撮像装置に関する、照度に対するＳ／Ｎ比の関係を示す。１画素２セル方式の撮像装置は、例えば、特許文献２に記載されているものである。
　１画素２セル方式では、１つの画素内に、第１撮像セル及び第２撮像セルが構成される。第１撮像セルは、照度が低いときに利用されるセルであり、高感度かつ低飽和である。第２撮像セルは、照度が高いときに利用されるセルであり、低感度かつ高飽和である。１画素２セル方式では、第１撮像セル及び第２撮像セルを用いてワイドダイナミックレンジが実現される。ただし、１画素２セル方式には、中間照度下でＳ／Ｎ比が低くなり画質が劣化し易いという問題がある。具体的に、１画素２セル方式では、照度が低いとき用の第１撮像セル由来の信号に基づくデータと、照度が高いとき用の第２撮像セル由来の信号に基づくデータとが、中間照度に相当する照度においてソフトウエアにより繋がれる。この繋ぎ部が形成される中間照度では、第１撮像セル由来の信号に関するＳ／Ｎ比は高く、一方、第２撮像セル由来の信号に関するＳ／Ｎ比は低い。図５からも理解されるように、中間照度でＳ／Ｎ比が急低下するのである。
　これに対し、本実施形態では、照度の増加に対して容量値Ｃを連続的に増加させることができる。このことは、中間照度におけるＳ／Ｎ比の急低下のない“シームレスな”Ｓ／Ｎ比を実現しつつ、ワイドダイナミックレンジを実現することを可能にする。
　別の観点からも、本実施形態の利点を説明できる。
　典型的な積層型の撮像装置では、電荷蓄積部に蓄積された電荷を完全転送することができない。このため、フィードバックループによりノイズキャンセルを行う構成が採用されることがある。電荷蓄積部の容量値を小さくすると、ノイズキャンセルの効率を確保し易い。また、電荷蓄積部の容量値を小さくすると、変換ゲインを確保し易い。電荷蓄積部の容量値が小さい構成は、暗いシーンにおける撮像に向いている。一方、電荷蓄積部の容量値を大きくすると、電荷蓄積部に蓄積された信号電荷の量に変化に対する電荷蓄積部の電位の変化をゆるやかにすることができる。このことは、撮像装置が高飽和であることを意味する。電荷蓄積部の容量値が大きい構成は、明るいシーンにおける撮像に向いている。電荷蓄積部の容量値が大きい構成は、ワイドダイナミックレンジの実現を可能にするとも言える。このように、電荷蓄積部の容量値が小さい構成にも大きい構成にも一長一短がある。
　これに対し、本実施形態では、フィードバック動作を行うときには、ＭＯＳ容量７０の容量値Ｃを小さくすることができる。暗いシーンにおける撮像において、容量値Ｃを小さくすることによって、変換ゲインを確保できる。一方、明るいシーンにおける撮像において、容量値Ｃを大きくすることによって、撮像装置１の飽和レベルを高めることができる。本実施形態によれば、このような利点を兼ね備えた撮像装置１を実現できる。具体的には、ＭＯＳ容量７０の容量値Ｃが連続的に変化することによって、ノイズの影響を抑えつつワイドダイナミックレンジを実現することができる。
　本実施形態では、容量値Ｃは、電荷蓄積部２４の電位に応じて連続的に変化する。具体的には、電荷蓄積部２４の電位が連続的に変化すると、容量値Ｃが連続的に変化する。これらの特徴は、中間照度におけるＳ／Ｎ比を確保しつつワイドダイナミックレンジを実現することに適している。
　具体的には、容量値Ｃが電荷蓄積部２４の電位に応じて連続的に変化するように、第２端子ＴＴに電位が印加される。また、具体的には、電荷蓄積部２４の電位が連続的に変化すると容量値Ｃが連続的に変化するように、第２端子ＴＴに電位が印加される。
　本実施形態では、ＭＯＳ容量７０のＣ－Ｖ特性は、変曲点ＩＰを有する。電荷蓄積部２４の電位が連続的に変化するとＣｖ－ＴＴ間電圧及び容量値Ｃが変曲点ＩＰを跨いで連続的に変化する。この構成によれば、電荷蓄積部２４の電位の変化に応じてＭＯＳ容量７０の容量値Ｃを大きく変化させ易い。具体的には、電荷蓄積部２４の電位が連続的に変化するとＣｖ－ＴＴ間電圧及び容量値Ｃが変曲点ＩＰを跨いで連続的に変化するように、第２端子ＴＴに電位が印加される。この文脈において、変曲点ＩＰは、容量値ＣをＣｖ－ＴＴ間電圧で２階微分した値の符号が変化する点である。
　本実施形態では、ＭＯＳ容量７０のＣ－Ｖ特性は、第１帯域Ｂ１を備える。第１帯域Ｂ１は、変曲点ＩＰを有する。電荷蓄積部２４の電位が第１電位から第２電位まで変化するとＣｖ－ＴＴ間電圧及び容量値Ｃが第１帯域Ｂ１の一端の値から他端の値まで変化する。具体的には、電荷蓄積部２４の電位が第１電位から第２電位まで変化するとＣｖ－ＴＴ間電圧及び容量値Ｃが第１帯域Ｂ１の一端の値から他端の値まで変化するように、第２端子ＴＴに電位が印加される。
　本実施形態では、容量値ＣがＣｖ－ＴＴ間電圧に応じて連続的に変化するように、第２端子ＴＴに第１直流電位が印加される。この構成は、シンプルである。第１直流電位は、例えば、０Ｖ以上２Ｖ以下である。具体的には、電荷蓄積部２４の電位が連続的に変化すると容量値Ｃが連続的に変化するように、第２端子ＴＴに第１直流電位が印加される。
　図４に示す例に係る第１帯域Ｂ１では、Ｃｖ－ＴＴ間電圧が増加すると容量値Ｃが連続的に単調変化する。ここで、単調変化とは、常に増加すること又は常に減少することを意味する。第１帯域Ｂ１は、可変容量帯域と称されうる。具体的には、本実施形態の第１帯域Ｂ１では、Ｃｖ－ＴＴ間電圧が増加すると容量値Ｃが連続的に単調増加する。
　図４に示された具体例では、第１電位は１Ｖである。第２電位は３Ｖである。第２端子ＴＴに印加される電位は０Ｖである。可変容量帯域は、Ｃｖ－ＴＴ間電圧が１Ｖ以上３Ｖ未満の帯域である。
　本実施形態では、撮像装置１は、特定トランジスタ８０を備える。特定トランジスタ８０は、典型的には、ゲート、酸化物層、及び少なくとも１つの半導体領域を含むＭＯＳＦＥＴである。ＭＯＳ容量７０は、特定トランジスタ８０を用いて構成されている。特定トランジスタ８０のソース領域及びドレイン領域は、互いに電気的に接続されている。特定トランジスタ８０のソース領域及びドレイン領域を電気的に接続することは、図４に示すＭＯＳ容量７０のＣ－Ｖ特性を実現することに適している。特定トランジスタ８０のソース領域及びドレイン領域は、配線等により電気的に接続されうる。特定トランジスタ８０は、ソース領域及びドレイン領域に代えて、ソース領域及びドレイン領域が一体化された単一の半導体領域であるソース／ドレイン領域を備えていてもよい。
　本実施形態では、第１端子Ｃｖ及び第２端子ＴＴの一方は、特定トランジスタ８０のソース及びドレインに電気的に接続されている。第１端子Ｃｖ及び第２端子ＴＴの他方は、特定トランジスタ８０のゲート電極に電気的に接続されている。図１及び図２の例では、第２端子ＴＴは、特定トランジスタ８０のソース及びドレインに電気的に接続されている。第１端子Ｃｖは、特定トランジスタ８０のゲート電極に電気的に接続されている。特定トランジスタ８０は、半導体基板９に設けられうる。
　本実施形態では、撮像装置１の撮影モードは、第１モードを備える。第１モードでは、電荷蓄積部２４の電位が連続的に変化するとＭＯＳ容量７０の容量値Ｃが連続的に変化する。具体的には、第１モードでは、電荷蓄積部２４の電位が連続的に変化するとＭＯＳ容量７０の容量値Ｃが連続的に変化するように、第２端子ＴＴに電位が印加される。
　以下、他のいくつかの実施形態について説明する。以下では、既に説明した実施形態とその後に説明される実施形態とで共通する要素には同じ参照符号を付し、それらの説明を省略することがある。各実施形態に関する説明は、技術的に矛盾しない限り、相互に適用されうる。技術的に矛盾しない限り、各実施形態は、相互に組み合わされてもよい。
　（第２の実施形態）
　第２の実施形態では、実施の形態１と同様、図１及び図２に示す回路構成が用いられうる。第２の実施形態では、撮像装置１の撮影モードは、第１モードの他、第２モード及び第３モードを備える。
　図６は、第２の実施形態に係るＭＯＳ容量７０の端子間電圧に対する容量値の関係を示すグラフである。Ｃ－Ｖ特性は、第１帯域Ｂ１の他、第２帯域Ｂ２及び第３帯域Ｂ３を備える。
　図６の例では、第２帯域Ｂ２は、第１帯域Ｂ１よりもＣｖ－ＴＴ間電圧が低い帯域である。第３帯域Ｂ３は、第１帯域Ｂ１よりもＣｖ－ＴＴ間電圧が高い帯域である。
　図６の例では、第２帯域Ｂ２は、第１帯域Ｂ１に繋がっている。第３帯域Ｂ３は、第１帯域Ｂ１に繋がっている。ただし、第２帯域Ｂ２は、第１帯域Ｂ１と離れていてもよい。第３帯域Ｂ３は、第１帯域Ｂ１と離れていてもよい。
　第１モードでは、電荷蓄積部２４の電位が変化するとＣｖ－ＴＴ間電圧が第１帯域Ｂ１内で変化するように、第２端子ＴＴに電位が印加される。第２モードでは、電荷蓄積部２４の電位が変化するとＣｖ－ＴＴ間電圧が第２帯域Ｂ２内で変化するように、第２端子ＴＴに電位が印加される。第３モードでは、電荷蓄積部２４の電位が変化するとＣｖ－ＴＴ間電圧が第３帯域Ｂ３内で変化するように、第２端子ＴＴに電位が印加される。
　第２帯域Ｂ２では、第１帯域Ｂ１に比べ、容量値Ｃが小さい。また、第２帯域Ｂ２では、第１帯域Ｂ１に比べ、Ｃｖ－ＴＴ間電圧の変化に対する容量値Ｃの変化の比率の絶対値が小さい。このため、第２モードでは、高感度かつ低飽和の撮像を、ノイズのばらつき及び信号のばらつきから選択される少なくとも１つを抑制しつつ行い易い。なお、Ｃｖ－ＴＴ間電圧の変化に対する容量値Ｃの変化の比率は、詳細には、容量値ＣをＣｖ－ＴＴ間電圧で微分した値である。
　第３帯域Ｂ３では、第１帯域Ｂ１に比べ、容量値Ｃが大きい。また、第３帯域Ｂ３では、第１帯域Ｂ１に比べ、Ｃｖ－ＴＴ間電圧の変化に対する容量値Ｃの変化の比率の絶対値が小さい。このため、第３モードによれば、低感度かつ高飽和の撮像を、ノイズのばらつき及び信号のばらつきから選択される少なくとも１つを抑制しつつ行い易い。
　本実施形態では、電荷蓄積部２４に蓄積される電荷は、正電荷である。第２モードにおける第２端子ＴＴの電位は、第１モードにおける第２端子ＴＴの電位よりも高い。第３モードにおける第２端子ＴＴの電位は、第１モードにおける第２端子ＴＴの電位よりも低い。
　変形例では、電荷蓄積部２４に蓄積される電荷は、負電荷である。第２モードにおける第２端子ＴＴの電位は、第１モードにおける第２端子ＴＴの電位よりも低い。第３モードにおける第２端子ＴＴの電位は第１モードにおける第２端子ＴＴの電位よりも高い。
　第１モードでは、電荷蓄積部２４の電位が変化するとＣｖ－ＴＴ間電圧が第１帯域Ｂ１内で変化するように、第２端子ＴＴに第１直流電位が印加される。第２モードでは、電荷蓄積部２４の電位が変化するとＣｖ－ＴＴ間電圧が第２帯域Ｂ２内で変化するように、第２端子ＴＴに第２直流電位が印加される。第３モードでは、電荷蓄積部２４の電位が変化するとＣｖ－ＴＴ間電圧が第３帯域Ｂ３内で変化するように、第２端子ＴＴに第３直流電位が印加される。この構成は、シンプルである。
　図６に示す例に係る第１帯域Ｂ１では、Ｃｖ－ＴＴ間電圧が増加すると容量値Ｃが連続的に単調変化する。第１帯域Ｂ１は、可変容量帯域と称されうる。具体的には、本実施形態の第１帯域Ｂ１では、Ｃｖ－ＴＴ間電圧が増加すると容量値Ｃが連続的に単調増加する。一方、第２帯域Ｂ２は、低容量安定帯域と称されうる。第３帯域Ｂ３は、高容量安定帯域と称されうる。
　第２の実施形態における第１帯域Ｂ１に対応するＣｖ－ＴＴ間電圧は、第１の実施形態における第１帯域Ｂ１に対応するＣｖ－ＴＴ間電圧とは異なる。第１帯域Ｂ１に対応するＣｖ－ＴＴ間電圧は、ＭＯＳ容量７０への不純物の注入量を調整すること等により調整可能である。第２帯域Ｂ２に対応するＣｖ－ＴＴ間電圧及び第３帯域Ｂ３に対応するＣｖ－ＴＴ間電圧についても同様である。ただし、第２の実施形態における第１帯域Ｂ１に対応するＣｖ－ＴＴ間電圧は、第１の実施形態における第１帯域Ｂ１に対応するＣｖ－ＴＴ間電圧と同じであってもよい。
　第２の実施形態では、第１直流電位は、例えば、１Ｖ以上３Ｖ以下である。第２直流電位は、例えば、３Ｖ以上５Ｖ以下である。第３直流電位は、例えば、０Ｖ以上１Ｖ以下である。
　図６に示された具体例では、第１電位は１Ｖである。第２電位は３Ｖである。第１モードにおいて第２端子ＴＴに印加される電位は２Ｖである。第２モードにおいて第２端子ＴＴに印加される電位は４Ｖである。第３モードにおいて第２端子ＴＴに印加される電位は０Ｖである。可変容量帯域は、Ｃｖ－ＴＴ間電圧が－１Ｖ以上１Ｖ未満の帯域である。低容量安定帯域は、Ｃｖ－ＴＴ間電圧が－３Ｖ以上－１Ｖ未満の帯域である。高容量安定帯域は、Ｃｖ－ＴＴ間電圧が１Ｖ以上３Ｖ未満の帯域である。
　本実施形態では、撮像装置１は、増幅トランジスタ１１から出力される出力信号に応じて第２端子ＴＴに印加される電位を切り替える。このようにして、撮像装置１は、撮影モードを切り替える。
　図６を参照して説明したように、ＭＯＳ容量７０の第２端子ＴＴには、種々の電位が印加されうる。厳密には、第２端子ＴＴに印加される電位に応じて、ＭＯＳ容量７０のバックバイアス効果でＣ－Ｖ特性は変化する。典型例では、第２端子ＴＴに印加される電位を高くすると、図６のＣ－Ｖ特性カーブが全体的に右にシフトする。ただし、このシフトを考慮しつつ第２端子ＴＴへの印加電位を設定することにより、ＭＯＳ容量７０の容量値Ｃを所望の値に調整することが可能である。
　一例では、感光領域が、複数の区域に分けられる。ある区域に属する複数の画素１４のＭＯＳ容量７０の第２端子ＴＴに印加する共通電位と、別の区域に属する複数の画素１４のＭＯＳ容量７０の第２端子ＴＴに印加する共通電位とを、互いに独立して設定できる。例えば、第１区域に属する複数の画素１４のＭＯＳ容量７０の第２端子ＴＴに、第１共通電位が印加される。第２区域に属する複数の画素１４のＭＯＳ容量７０の第２端子ＴＴに、第２共通電位が印加される。第３区域に属する複数の画素１４のＭＯＳ容量７０の第２端子ＴＴに、第３共通電位が印加される。第１共通電位、第２共通電位及び第３共通電位は、互いに独立して設定可能である。この構成によれば、区域毎に、ＭＯＳ容量７０のＣ－Ｖ特性のいずれの帯域を利用するかを設定できる。例えば、第１区域では第１帯域Ｂ１が利用され、第２区域では第２帯域Ｂ２が利用され、第３区域では第３帯域Ｂ３が利用されるように、撮像装置１を動作させることができる。
　上記の例では、感光領域を複数の区域に分けた上で、各区域に属する複数の画素１４のＭＯＳ容量７０の第２端子ＴＴに共通の電位が印加される。このようにすれば、制御が過度に複雑になることを避けつつ、区域毎に感度及び飽和レベルを調整できる。ただし、各画素１４におけるＭＯＳ容量７０の第２端子ＴＴに互いに独立した電位を印加することも可能である。
　（第３の実施形態）
　図７は、第３の実施形態に係る画素９４の回路図である。画素９４は、増幅トランジスタ１１、アドレストランジスタ１３、リセットトランジスタ１２及びオーバーフロートランジスタ６０に加えて、帯域制御トランジスタ５６、第１容量素子５１及び第２容量素子５２をさらに有する。
　増幅トランジスタ１１のゲート電極と、電荷蓄積部２４と、ＭＯＳ容量７０の第１端子Ｃｖと、光電変換部１０と、第１容量素子５１の一端とは、電気的に接続されている。増幅トランジスタ１１のソース及びドレインの一方は、電源配線２１に電気的に接続されている。本実施形態でも、電荷蓄積部２４は、リセットトランジスタ１２のソース及びドレインの一方であり、かつ、オーバーフロートランジスタ６０のソース及びドレインの一方である。リセットトランジスタ１２のソース及びドレインの他方と、帯域制御トランジスタ５６のソース及びドレインの一方と、第１容量素子５１の他端と、第２容量素子５２の一端とは、電気的に接続されている。第２容量素子５２の他端には、直流電位が印加される。増幅トランジスタ１１のソース及びドレインの他方と、アドレストランジスタ１３のソース及びドレインの一方と、帯域制御トランジスタ５６のソース及びドレインの他方とは、電気的に接続されている。アドレストランジスタ１３のソース及びドレインの他方は、垂直信号線１７に電気的に接続されている。
　リセットトランジスタ１２をオフするときに発生するｋＴＣノイズを抑えるために、帯域制御トランジスタ５６、第１容量素子５１及び第２容量素子５２が使用される。ｋＴＣノイズを抑える技術の詳細については、特許文献２等を参照されたい。
　第３の実施形態のＭＯＳ容量７０のＣ－Ｖ特性は、図６を参照して説明した第２の実施形態のＭＯＳ容量７０のＣ－Ｖ特性と同様である。第３の実施形態では、第２の実施形態と同様に、第２端子ＴＴに電位が印加されうる。ただし、図７に示す第３の実施形態の回路構成において、第１の実施形態に倣ってＭＯＳ容量７０を用いてもよい。
　第１の実施形態から第３の実施形態で説明した技術に、種々の改変を適用することが可能である。
　図示している要素の一部を省略してもよい。例えば、オーバーフロートランジスタ６０は省略されうる。
　光電変換部１０は、半導体基板９に設けられたフォトダイオードであってもよい。撮像装置１は、転送トランジスタを有していてもよい。
　ここで、「光電変換により生成された電荷が蓄積される電荷蓄積部」という表現について説明する。図１、図２及び図７を参照して説明した電荷蓄積部２４は、この表現に係る電荷蓄積部に該当しうる。また、光電変換部１０がフォトダイオードである形態においては、フォトダイオードは光電変換により生成された電荷を蓄積しうる。このため、この形態において、光電変換部１０であるフォトダイオードは、上記の表現に係る電荷蓄積部に該当しうる。ＭＯＳ容量７０の第１端子Ｃｖが、このフォトダイオードに電気的に接続されうる。
　電荷蓄積部２４の電位に対するＭＯＳ容量７０の容量値Ｃの関係を、Ｃ－Ｅ特性と定義する。「容量値Ｃは電荷蓄積部２４の電位に応じて連続的に変化する」という表現について説明する。この表現は、上記Ｃ－Ｅ特性において、ＭＯＳ容量７０の容量値Ｃが電荷蓄積部２４の電位に応じて連続的に変化することを意味する。この表現は、光電変換部１０における光電変換が進むにつれて光電変換部１０の電位が連続的に経時変化することを必須とすることを意図したものではない。例えば、光電変換部１０及び電荷蓄積部２４が転送トランジスタを介して接続され、転送トランジスタがオンとなる（ターンオン）ことにより光電変換部１０の電荷が電荷蓄積部２４に転送されて、電荷蓄積部２４の電位が段階的に変化する形態を考える。この形態においても、「ＭＯＳ容量７０の容量値Ｃは電荷蓄積部２４の電位に応じて連続的に変化する」という特徴は実現可能である。「電荷蓄積部２４の電位が連続的に変化するとＭＯＳ容量７０の容量値Ｃが連続的に変化する」という特徴についても同様である。
　「容量値Ｃは電荷蓄積部２４の電位に応じて連続的に変化する」という表現について、さらに説明する。この表現は、上記Ｃ－Ｅ特性の少なくとも一部において、容量値Ｃは電荷蓄積部２４の電位に応じて連続的に変化することを意味する。「電荷蓄積部２４の電位が連続的に変化すると容量値Ｃが連続的に変化する」という表現についても同様である。
　「容量値ＣはＣｖ－ＴＴ間電圧に応じて連続的に変化する」という表現について、説明する。この表現は、ＭＯＳ容量７０のＣ－Ｖ特性の少なくとも一部において、容量値ＣはＣｖ－ＴＴ間電圧に応じて連続的に変化することを意味する。「Ｃｖ－ＴＴ間電圧が連続的に変化すると容量値Ｃが連続的に変化する」という表現についても同様である。
　本開示の撮像装置は、例えばイメージセンサ、デジタルカメラ等に有用である。本開示の撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラ等に用いることができる。
　１　　　撮像装置
　９　　　半導体基板
　１０　　光電変換部
　１０ａ　光電変換層
　１０ｂ　画素電極
　１０ｃ　対向電極
　１１　　増幅トランジスタ
　１２　　リセットトランジスタ
　１３　　アドレストランジスタ
　１４，９４　　画素
　１５　　垂直走査部
　１６　　光電変換制御線
　１７　　垂直信号線
　１８　　負荷部
　１９　　カラム信号処理部
　２０　　水平信号読み出し部
　２１　　電源配線
　２２　　差動増幅器
　２３　　フィードバック線
　２４　　電荷蓄積部
　５１　　第１容量素子
　５２　　第２容量素子
　５６　　帯域制御トランジスタ
　６０　　オーバーフロートランジスタ
　６２　　電源配線
　６５　　設定器
　７０　　ＭＯＳ容量
　Ｃｖ　　第１端子
　ＴＴ　　第２端子
　７５　　電圧線
　７７　　電圧源
　８０　　特定トランジスタ
　Ｂ１　　第１帯域
　Ｂ２　　第２帯域
　Ｂ３　　第３帯域
　ＩＰ　　変曲点

Claims (12)

  1. 　光電変換により電荷を生成する光電変換部と、
    　前記電荷が蓄積される電荷蓄積部と、
    　第１端子、第２端子、ゲート、酸化物層、及び少なくとも１つの半導体領域を含む金属－酸化物－半導体容量と、を備え、
    　露光中において、前記第１端子は前記電荷蓄積部に電気的に接続され、
    　前記ゲートは前記第１端子に電気的に接続され、
    　前記少なくとも１つの半導体領域は前記第２端子に電気的に接続され、
    　前記酸化物層は、前記ゲートと前記少なくとも１つの半導体領域との間に位置する、
    　撮像装置。
  2. 　前記金属－酸化物－半導体容量の容量値は、前記電荷蓄積部の電位に応じて連続的に変化する、
    　請求項１に記載の撮像装置。
  3. 　前記第１端子と前記第２端子との間の電圧である端子間電圧に対する前記金属－酸化物－半導体容量の容量値の関係として定義されるＣ－Ｖ特性は変曲点を有し、
    　前記電荷蓄積部の電位が連続的に変化すると、前記端子間電圧及び前記容量値が前記変曲点を跨いで連続的に変化する、
    　請求項１又は２に記載の撮像装置。
  4. 　前記電荷蓄積部の電位が変化する範囲を第１電位から第２電位までの範囲に設定する設定器をさらに備え、
    　前記Ｃ－Ｖ特性は、前記変曲点を有する第１帯域を含み、
    　前記電荷蓄積部の電位が前記第１電位から前記第２電位まで変化すると、前記端子間電圧及び前記容量値が、前記第１帯域の一端における前記端子間電圧及び前記容量値から、前記第１帯域の他端における前記端子間電圧及び前記容量値まで変化する、
    　請求項３に記載の撮像装置。
  5. 　前記金属－酸化物－半導体容量の容量値が、前記第１端子と前記第２端子との間の電圧である端子間電圧に応じて連続的に変化するように、前記第２端子に第１直流電位が印加される、
    　請求項１から４のいずれか一項に記載の撮像装置。
  6. 　前記第１端子と前記第２端子との間の電圧である端子間電圧に対する前記金属－酸化物－半導体容量の容量値の関係として定義されるＣ－Ｖ特性は、第１帯域及び第２帯域を含み、
    　前記第２帯域における前記容量値は、前記第１帯域における前記容量値よりも小さく、
    　前記第２帯域における、前記端子間電圧の変化に対する前記容量値の変化の比率の絶対値は、前記第１帯域における、前記端子間電圧の変化に対する前記容量値の変化の比率の絶対値よりも小さく、
    　前記撮像装置の撮影モードは、第１モード及び第２モードを含み、
    　前記第１モードでは、前記電荷蓄積部の電位が変化すると前記端子間電圧が前記第１帯域内で変化するように、前記第２端子に電位が印加され、
    　前記第２モードでは、前記電荷蓄積部の電位が変化すると前記端子間電圧が前記第２帯域内で変化するように、前記第２端子に電位が印加される、
    　請求項１又は２に記載の撮像装置。
  7. 　前記第１端子と前記第２端子との間の電圧である端子間電圧に対する前記金属－酸化物－半導体容量の容量値の関係として定義されるＣ－Ｖ特性は、第１帯域及び第３帯域を含み、
    　前記第３帯域における前記容量値は、前記第１帯域における前記容量値よりも大きく、
    　前記第３帯域における、前記端子間電圧の変化に対する前記容量値の変化の比率の絶対値は、前記第１帯域における、前記端子間電圧の変化に対する前記容量値の変化の比率の絶対値よりも小さく、
    　前記撮像装置の撮影モードは、第１モード及び第３モードを含み、
    　前記第１モードでは、前記電荷蓄積部の電位が変化すると前記端子間電圧が前記第１帯域内で変化するように、前記第２端子に電位が印加され、
    　前記第３モードでは、前記電荷蓄積部の電位が変化すると前記端子間電圧が前記第３帯域内で変化するように、前記第２端子に電位が印加される、
    　請求項１又は２に記載の撮像装置。
  8. 　前記電荷蓄積部の電位に応じた出力信号を出力する増幅トランジスタをさらに備え、
    　前記撮像装置は、前記出力信号に応じて前記第２端子に印加される電位を切り替える、
    　請求項１から７のいずれか一項に記載の撮像装置。
  9. 　前記第２端子に電位を印加する電圧源をさらに備える、
    　請求項１から８のいずれか一項に記載の撮像装置。
  10. 　前記少なくとも１つの半導体領域を含む半導体基板をさらに備え、
    　前記光電変換部は、前記半導体基板から離れている、
    　請求項１から９のいずれか一項に記載の撮像装置。
  11. 　光電変換により生成された電荷が蓄積される電荷蓄積部と、
    　互いに電気的に接続されたソース領域及びドレイン領域を有するトランジスタと、を備え、
    　前記トランジスタは、露光中において前記電荷蓄積部に電気的に接続された第１端子を含む金属－酸化物－半導体容量として機能する、
    　撮像装置。
  12. 　光電変換により生成された電荷が蓄積される電荷蓄積部と、
    　露光中において前記電荷蓄積部に電気的に接続された第１端子、酸化物層、及びソース／ドレイン領域を含む金属－酸化物－半導体容量、を備える、
    　撮像装置。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007329722A (ja) * 2006-06-08 2007-12-20 Matsushita Electric Ind Co Ltd 固体撮像素子、デジタルカメラ
JP2010171439A (ja) 2002-06-27 2010-08-05 Canon Inc 固体撮像装置
JP2018117347A (ja) 2017-01-19 2018-07-26 パナソニックＩｐマネジメント株式会社 撮像装置
WO2020144910A1 (ja) * 2019-01-08 2020-07-16 パナソニックＩｐマネジメント株式会社 撮像装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010171439A (ja) 2002-06-27 2010-08-05 Canon Inc 固体撮像装置
JP2007329722A (ja) * 2006-06-08 2007-12-20 Matsushita Electric Ind Co Ltd 固体撮像素子、デジタルカメラ
JP2018117347A (ja) 2017-01-19 2018-07-26 パナソニックＩｐマネジメント株式会社 撮像装置
WO2020144910A1 (ja) * 2019-01-08 2020-07-16 パナソニックＩｐマネジメント株式会社 撮像装置

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