JPH0963294A - 強誘電体メモリ及びそれを用いた記録装置 - Google Patents

Abstract

(57)【要約】 【課題】長時間に渡って安定したアナログ信号の書き込
み読み出しが行える強誘電体メモリ及びそれを用いた記
録回路を提供すること。 【解決手段】一対の電極により挟持された強誘電体薄膜
を記憶セルとする強誘電体メモリにおいて、強誘電体薄
膜の抗電圧よりも大きい電圧を有する第１のパルスを記
憶セルに印加して、分極の２つの状態のうちの第１の方
向の分極状態に分極させるとともに、第１のパルスとは
逆極性の電圧を有する第２のパルスを記憶セルに印加し
て、第１の方向の分極を有するドメインと、第１の方向
とは逆方向の第２の方向の分極を有するドメインとが混
合した部分分極状態を作成して、第２のパルスによって
部分分極状態を制御してアナログ記録を行なうパルス発
生回路２を具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本技術は電子回路に使われる
固体型記録装置に関するものである。

【０００２】

【従来の技術】近年の音声や画像の伝送や記録技術は今
後のマルチメデアにおいて欠かすことのできない技術で
ある。これらは、いわゆるデジタル信号処理装置（ＤＳ
Ｐ）と半導体記録装置（メモリ）および高密度の外部記
録装置で初めて実現されるが、音声であれ画像であれ、
アナログ信号を一度デジタル信号に変換して記録するた
め高品質の音声や画像を記録しようとすると極めて大量
のメモリが必要となる。この為、通常は何らかの圧縮処
理が必要であるが、大幅な圧縮は音声や画像の品質を落
としてしまう。

【０００３】またデジタル記録は、アナログ情報を一度
ＡＤ変換でデジタル情報に直したあとＤＳＰで変換、デ
ータ圧縮し、これをメモリに記録し、その後ＤＡ変換す
ると言うきわめて複雑な操作を必要とするため、安価な
装置には取り入れにくい問題点があった。

【０００４】この様な問題点を解決する方法として、米
国特許第４，８９０，２５９号は、図３５に示すよう
に、フローテングゲート型トランジスタからなるＥＥＰ
ＲＯＭのメモリセルにアナログ情報を記録して、音声の
記録と再生を行う方法を開示している。

【０００５】また、アナログ信号を強誘電体素子で構成
された強誘電体メモリ回路に記録する提案がなされてい
る。たとえば特願平２−１８５７８９号公報は図３６に
示すように、強誘電体をゲートに使用した場合のアナロ
グ記録の構成を開示している。

【０００６】さらに、米国特許第５，２６２，９８３号
公報は、図３７、図３８に示すように、強誘電体にアナ
ログ情報を記録し空間電荷による容量変化を検出する方
法を開示している。

【０００７】

【発明が解決しようとする課題】上記したように、図３
５に示した米国特許第４，８９０，２５９号は、ＥＥＰ
ＲＯＭのメモリセルにアナログ情報を記録して、音声の
記録と再生を行なうことを開示している。しかしなが
ら、ここに２つの問題点がある。

【０００８】（１）フローテングゲートを基本としたＥ
ＥＰＲＯＭメモリセルはフローテングゲートと拡散層の
間の酸化膜をトンネルまたは注入される電子によって記
録するために本来アナログ記録に適していない。この
為、従来技術では出力電流をモニターしながら多数回の
書き込みを行い、必要なアナログ量となるまで書き込み
を続けるようにしているが、これによって書き込みの音
声帯域が制限される他、ＥＥＰＲＯＭの書き込み回数が
１０の５乗程度なので、１回の書き込みが１００回必要
とすれば、チップ全体の書き込みが１０００回に制限さ
れてしまう。

【０００９】（２）フローテングゲートは基本的に２０
Ｖ以上の電圧が書き込みに必要である。実際にはチップ
内部に昇圧回路を有しているが、この電圧が大きなノイ
ズ源となったり電力が大きかったりする問題が多い。ま
た１〜２Ｖの電圧で電池駆動させようとすると技術課題
が大きかった。

【００１０】また、アナログ信号を強誘電体素子で構成
された強誘電体メモリ回路に記録する従来の方法は多く
の問題点があった。例えば特願平２−１８５７８９号公
報は図３６に示す様に、強誘電体をゲートに使用した場
合のアナログ記録の構成を示しているが、強誘電体とＳ
ｉの界面準位をＳｉ／ＳｉＯ₂ 並みに抑えることは不可
能に近いため、強誘電体をＳｉ等の半導体の上に積層す
ることは容易でない。

【００１１】また、図３７、図３８に示す米国特許第
５，２６２，９８３号は、強誘電体にアナログ情報を記
録し空間電荷による容量変化を検出するにあたって、分
極量の変化を十分な時定数でもって抗電界に相当する電
圧を加え、高い周波数の電圧で容量を読み出すものであ
るが、まず得られる容量の変化が小さいこと、および得
られた信号の非線形性が強いこと、十分な時定数でもっ
て抗電界に相当する電圧を加えた場合読み出し時に強誘
電体の状態が変わってしまう等の問題があった。

【００１２】本発明はこのような課題に着目してなされ
たものであり、その目的とするところは、長時間に渡っ
て安定したアナログ信号の書き込み読み出しが行える強
誘電体メモリ及びそれを用いた記録装置を提供すること
にある。

【００１３】

【課題を解決するための手段】上記の目的を達成するた
めに、第１の発明は、一対の電極により挟持された強誘
電体薄膜を記憶セルとする強誘電体メモリにおいて、前
記強誘電体薄膜の抗電圧よりも大きい電圧を有する第１
のパルスを前記記憶セルに印加して、分極の２つの状態
のうちの第１の方向の分極状態に分極する第１のパルス
印加手段と、前記第１のパルスとは逆極性の電圧を有す
る第２のパルスを前記記憶セルに印加して、前記第１の
方向の分極を有するドメインと、前記第１の方向とは逆
方向の第２の方向の分極を有するドメインとが混合した
部分分極状態を作成する第２のパルス印加手段と、前記
第２のパルスによって前記部分分極状態を制御してアナ
ログ記録を行なうアナログ記録手段とを具備する。

【００１４】また、第２の発明は、音声または画像等の
アナログ信号を入力する入力端子と、この入力端子から
入力されたアナログ信号を信号変換する前処理手段と、
強誘電体薄膜を用いたメモリセルで構成され、前記前処
理手段からの出力信号をアナログ信号の状態で記録する
ための強誘電体メモリ領域と、この強誘電体メモリ領域
から出力される信号を入力信号と同一となるように信号
処理する後処理手段と、この後処理手段からの出力信号
を外部に取り出す出力端子と、前記前処理手段と、前記
強誘電体メモリ領域と、前記後処理手段とを相互に制御
する制御手段とを具備する。

【００１５】また、第３の発明は、音声または画像等の
アナログ信号を入力する入力端子と、この入力端子から
入力されたアナログ信号を信号変換する前処理手段と、
強誘電体薄膜を用いたメモリセルで構成され、前記前処
理手段からの出力信号をアナログ信号の状態で記録する
ための強誘電体メモリ領域と、この強誘電体メモリ領域
から出力される信号を入力信号と同一となるように信号
処理する後処理手段と、この後処理手段からの出力信号
を外部に取り出す出力端子と、前記前処理手段と、前記
強誘電体メモリ領域と、前記後処理手段とを相互に制御
する制御手段と、この制御手段を制御する１つ以上の端
子と、クロック回路と、このクロック回路を用いた時間
分割回路と、この時間分割回路によって制御されるＸＹ
−アドレス回路及び読み出し／書き込み回路とを具備す
る。

【００１６】

【発明の実施の形態】以下図面を参照して本発明の実施
の形態を詳細に説明する。

【００１７】まず本発明の第１実施形態を説明する。第
１実施形態では以下に述べる方法で得られる部分分極状
態に任意の電荷量または電圧量を対応させることによっ
て、音声や画像のアナログ値を記録する強誘電体アナロ
グメモリを実現することを目的としている。また、書き
込み値を適当に選ぶことによって多値メモリを構成する
ことも可能である。

【００１８】以下に部分分極状態を得る方法について説
明する。図１は強誘電体容量１の構成を示す図であり、
白金等からなる２つの電極Ｐt と、これらの電極Ｐt に
よって挟持された強誘電体薄膜Ｆm とで構成される。そ
して、２つの電極Ｐt に所定の電圧が印加されると、こ
の印加電圧に対して強誘電体薄膜Ｆm の分極量は非線形
に変化して、図２に示されるようなヒステリシス特性を
持つ。このヒステリシス特性は通常１ＫＨｚ程度の連続
サイン波、または、三角波を用いて測定される。同図に
おいてＰr は残留分極量、Ｐs は飽和分極量である。

【００１９】図３は飽和分極量Ｐs と残留分極量Ｐr に
関する電荷量と印加電圧との関係を示す。飽和分極量Ｐ
s と残留分極量Ｐr の差をバックスイッチングと称す
る。Ｖc ′はヒステリシス特性から求められる抗電圧で
あり、Ｖc はＰr −Ｖ特性から求められる抗電圧であ
り、図に示すように必ずしも一致しない。ここで、(I)
の領域は以下に述べる第１のパルスＶe にて第１の方向
に分極設定された分極状態の領域を示している。この
(I) の状態において以下に述べる第２のパルスＶw を印
加すると、ほぼ第２の方向に反転させた分極状態が得ら
れる(III) の領域に移行する。この領域は分極反転つま
り分極の変化が起こらない領域である。(II)は部分分極
領域である。部分分極とは第１の方向の分極と第２の方
向の分極との混合状態を有する分極状態である（図５
（ａ）と（ｂ）を参照）。

【００２０】上記した部分分極を単一パルスを用いて作
る方法を以下に説明する。図４（ａ）に示すように、強
誘電体容量１に接続されたパルス発生回路２によって、
まず、図４（ｂ）に示すようなパルス幅Ｗe 、大きさＶ
e を有する第１のパルスにより、強誘電体薄膜Ｆm を十
分、負に分極させた後、強誘電体薄膜Ｆm のスイッチン
グ時間ｔs の５倍以上のパルス幅Ｗw を持つ大きさＶw
の第２のパルスを印加する。これによって図３に示すよ
うな部分分極状態が作成される。

【００２１】図５は（ａ）に示すような完全分極状態か
ら、（ｂ）に示すような部分分極状態が形成されるよう
すを示す図である。ここでＰは分極を示す。実際の強誘
電体では微結晶内のドメイン構造をとっているため、分
極Ｐは各粒の結晶方位と電界の方向によって複雑なドメ
イン構造をとる。ここではわかり易く単純化したドメイ
ン構造を仮定し、膜厚に対して垂直な方向（図の矢印方
向）に平均化した分極を示す。

【００２２】図６は実際に形成される部分分極の領域
（図の斜線で示す領域）を示す図である。この部分分極
領域は第２のパルスのパルス幅Ｗw （時間ｔw ）とパル
スの大きさＶw を変化させることによって制御できると
ともに、第２のパルス印加後も極めて安定に存在する。
ここで、第２のパルスの大きさＶw の絶対値は、強誘電
体薄膜Ｆm の抗電圧Ｖc の０．３倍〜１．５倍、好まし
くは、０．３倍〜２倍である。また、前記第１のパルス
の大きさＶe （絶対値）と、前記第２のパルスの大きさ
Ｖw （絶対値）との関係はＶw ≦Ｖe であり、さらに、
第２のパルスのパルス幅Ｗw が、第１のパルスのパルス
幅Ｗe の１％〜３００％、好ましくは、Ｗw ≦Ｗe とす
る事で、部分分極時の分極量が第１の分極状態の分極量
の１０％〜９０％となる安定した部分分極状態を形成す
ることができる。

【００２３】以下にこのような部分分極状態を用いたア
ナログ記録の詳細を説明する。図７は上記した方法によ
って形成された部分分極状態下で書き込みを行った場合
において、書き込み電圧Ｖw を変化させた場合の分極状
態の変化、すなわち、全分極Ｐの書き込み電圧依存性を
示す図である。また、図８（ａ），図８（ｂ），図８
（ｃ）は各々図７の各点、ａ、ｂ、ｃにおける代表的な
３つの状態を示している。（ａ）は下向きの完全分極状
態、（ｃ）は上向きの完全分極状態、そして（ｂ）は部
分分極状態である。図７のｂ点では、書き込み電圧Ｖw
に対応してＰp なる分極量を持ち、図の斜線領域で連続
的な部分分極状態を取る事が可能である。

【００２４】以下にこの部分分極をアナログメモリに適
用する手順を図９を参照して述べる。まず、抗電圧より
かなり大きな電圧Ｖe でメモリの内容を消去した後（ス
テップＳ１）、０ＶとＶe との間の任意な値Ｖw で書き
込む（ステップＳ２）。こうしてＰp の部分分極状態を
作成して保持する（ステップＳ３、Ｓ４）。この状態は
きわめて安定であり、室温では１０年以上保持可能であ
ることが確認されている。この後、Ｖe とほぼ同じ極性
と大きさを持つ電圧Ｖr で分極量を読み出す（ステップ
Ｓ５）。このときの分極量が出力電圧Ｖout として得ら
れる（ステップＳ６）。

【００２５】図１０は実際のＰＺＴ薄膜での部分分極の
作成結果を示している。ここで、Ｖe ＝Ｖr ＝５Ｖと
し、Ｖw は０Ｖから５Ｖまで変化させる。反転率（縦
軸）は完全分極を１とした時の部分分極の率である。読
み出しは上記したステップに従って、図１２に示す構成
によって行なう。この場合、図１１に示すような電圧が
強誘電体容量１に印加される。まず、Ｖe の電圧を印加
して内容を消去した後に、Ｖw の電圧で書き込み、保持
した後、Ｖr の電圧を印加してボルトメータ９によって
読み出す。この場合、Ｖe での消去、Ｖw での書き込み
時は強誘電体容量１を直接接地するか又は抵抗を介して
接地するようにし、Ｖr での読み出し時は負荷容量４を
介して接地される。このときの切り替えはスイッチ３を
切り替えることによって行われる。

【００２６】図１３はこのときのＶw とＶout の関係を
示しており、メモリ入力−出力特性と呼ばれるものであ
る。ここで、Ｖr の電圧を印加することにより部分分極
状態は破壊されるので、Ｖw の電圧を再度印加して上記
した書き込みを行う。ここで、図１３のメモリ入力−出
力特性は１対１の関係ではない。出力電圧は負荷容量４
にもよるが、数ｍＶ程度であり、またメモリ入力−出力
特性の非線形性によって、歪や第２高調波が発生する。
この為、高品質なアナログ情報を記録するためには出力
特性を入力特性に近づける為に補正を加える必要があ
る。この処理はイコライジング処理と呼ばれる。

【００２７】第１実施形態は強誘電体容量１をアナログ
メモリとして実施することを意図しており、図１４はア
ナログメモリセルの基本的な構成を示す図である。すな
わち、強誘電体容量１に電界効果トランジスタＦＥＴ等
によって構成される選択トランジスタ５が接続されてお
り、強誘電体容量１の一方の電極は選択トランジスタ５
のソースまたはドレインに接続され、このソースまたは
ドレインはデータ端子７に接続され、ゲート端子６には
セル選択制御信号が入力される。また、強誘電体容量１
の他方の電極はプレート端子８に接続されている。ここ
で選択トランジスタ５を適当に選べば、選択トランジス
タ５は不要である。

【００２８】図１５はアナログ入力Ｖi と記録レベルＶ
m および出力信号Ｖout の関係を示したものである。ア
ナログ入力Ｖi を記録レベルＶm と抗電圧Ｖc の間に設
定するとＶout の出力が得られる。

【００２９】ここで強誘電体材料は自発分極を有するも
のであれば何でも良い。ペロブスカイト構造を有するＰ
ｂ( Ｚｒ, Ｔｉ) Ｏ₃ ,(Ｐｂ, Ｌａ)(Ｚｒ, Ｔｉ)
Ｏ₃ , ＰｂＴｉＯ₃ , ＢａＴｉＯ₃ 等が一般的である。
また層状化合物であっても良い。例えばＳｒＢｉ₂ Ｔａ
₂ Ｏ₉ , ＳｒＢｉ₂ Ｎｂ₂ Ｏ₉ , ＳｒＢｉ₄ Ｔｉ
₄ Ｏ₁₂,ＳｒＢｉ( Ｔａ, Ｎｂ）₂ Ｏ₉ , Ｂｉ₄ Ｔｉ₃
Ｏ₁₂等である。また成膜方法もゾルゲル、有機金属法、
スパッター法、ＭＯＣＶＤ法等のほか、他の任意の方法
を使用できる。また膜厚は実際の駆動電圧に併せてスケ
ーリングが可能である。例えば、５Ｖ動作では抗電界を
３０から６０ｋＶ／ｃｍとすると膜厚は２００ｎｍから
１μｍ程度となり、電池駆動の１．５Ｖ動作では抗電界
を３０から６０ｋＶ／ｃｍとすると膜厚は５０ｎｍから
０．５μｍ程度となる。また電極材料に関しても、白金
Ｐt の様な貴金属でも良いし、導電性酸化物でも良いし
それらの組み合わせでも良い。

【００３０】上記した方法で作成された強誘電体アナロ
グメモリは高速で書き込み読み出しができ、かつ極めて
低電圧で動作可能であり、特別な高価な付加回路なしで
１チップで構成可能である。特に、強誘電体の特徴であ
る高速性と低電圧を利用して、静止画像や短時間の動画
も記録できる。用途は小容量であればデジタル携帯電話
や玩具等においてメモした内容を記憶するのに最適であ
る。さらに留守電話や携帯電話、インターホン、電子メ
モ等にも適用できる。

【００３１】また、大容量のチップを使用すれば１０分
から３００分の音声が記録できるので、通常の録音機に
使用するのに最適である。特に、１／１００秒から１／
１００００秒の高速で読み出し、書き込みができるの
で、編集に最適となる。またアナログ方式では特別なデ
ータ圧縮を行っていないので誤動作に極めて強い。例え
ば、アナログ記録の数ｂｉｔのエラーはほとんど人間の
耳には感じないが、デジタル記録の場合は１ｂｉｔのエ
ラーがデータ圧縮に関連するさまざまな部分に悪影響が
生じる。

【００３２】以下に第２実施形態について説明する。第
２実施形態では、アナログ記録される強誘電体メモリに
入力回路、制御回路、出力回路を付加することによっ
て、音声または画像の記憶を１チップにて行なう。図１
６は第２実施形態の構成を示す図であり、音声または画
像等のアナログ信号を入力する入力端子１４と、アナロ
グ信号を信号変換する前処理回路１１と、強誘電体容量
１を用いたメモリセルで構成され、アナログ信号の状態
で記録する記録回路１０と、この記録回路１０から出力
される信号を入力信号と同一となるように信号処理する
後処理回路１２と、この出力信号を外部に取り出す出力
端子１５と、前処理回路１１と記録回路１０と後処理回
路１２とを相互にコントロールするコントロール回路１
３と、このコントロール回路１３を制御する１つ以上の
コントロール端子１６とを備えている。ここで各回路は
独立しているが、すべて機能を表わしており、それぞれ
が包含していても良い、例えば前処理回路１１は記録回
路１０の中に含まれていてもよい。また、記録回路１０
の各メモリセルは、各セルごとに選択トランジスタを有
する強誘電体メモリでも良い。また、記録回路１０の各
メモリセルは強誘電体容量１の一方の電極に各メモリセ
ル毎に付加された３端子選択トランジスタの電流制御端
子を接続し、この電流制御端子にセル選択制御信号を供
給するようにした強誘電体メモリでも良い。また、記録
回路１０の各メモリセルの選択トランジスタとして電界
効果トランジスタ（ＦＥＴ）を用い、強誘電体容量１の
一方の電極をソースまたはドレインに接続し、ゲート端
子にセル選択制御信号を供給するようにした強誘電体メ
モリでもよい。

【００３３】以下に第３実施形態について説明する。第
３実施形態では、アナログ記録させる強誘電体メモリ
に、入力信号をアナログで入力し、これをチップ内部で
サンプルホールドすることによってアナログ信号を強誘
電体メモリに記録する。ここでは図１６に示す構成にお
いて、入力端子１４に入力された音声または画像等のア
ナログ信号を前処理回路１１においてサンプルホールド
により信号変換する前処理回路１１を備えている。図１
７（ａ）はこのときのアナログ入力信号、（ｂ）はサン
プルホールドされた信号を示している。

【００３４】すなわち、第３実施形態の前処理回路１１
は図１７（ａ）に示すような入力アナログ信号を設定さ
れた時間間隔で分割し、その時間でトリガーされたアナ
ログ値でホールドされた電圧に変換して図１７（ｂ）に
示すような信号を得る。アナログ値のホールドの方法は
何でも良い。たとえば比較器を用いたサンプルホールド
でも良いしスイッチドキャパシタでも良い。

【００３５】図１８はサンプルホールドされた信号の時
間に対するアドレス付けと、メモリセルに記録されるア
ドレスの状態と、出力結果とを示している。すなわち、
（ａ）は入力アナログ信号を設定された時間間隔で分割
し、その時間でトリガーされたアナログ値でホールドさ
れたアナログ電圧を示し、（ｂ）はメモリセルに記録す
る番地との対応を示す。（ｂ）の１から５は（ａ）のｔ
１からｔ５までに対応し、Ｖ１からＶ５は記録するアナ
ログ値を示す。（ｃ）は出力結果を示しており、図１３
のメモリ入力−出力特性に応じて得られる出力信号を入
力したアドレス順にならべたものである。この出力結果
には電圧の差や歪が含まれている。

【００３６】このようにして記録回路１０の各セルに記
録されたアナログ電圧を入力アナログ信号を分割した時
間間隔で読み出してリアルタイムで出力する。このとき
の出力信号（図１９（ａ））は後処理回路１２内のイコ
ライザに入力されて補正処理が施されて図１９（ｂ）に
示すようなチップ出力が得られる。

【００３７】図１９において、後処理回路１２は各セル
から出力されたアナログ電圧（ａ）を入力電圧と同様な
電圧レベルに変換（イコライジング）するもので、出力
信号は強誘電体アナログメモリセルに記憶された時出力
が変化するため、これを元に戻す機能を有している。

【００３８】以下に第４実施形態について説明する。図
２０は第４実施形態の全体ブロック図である。本記録装
置は音声または画像等のアナログ信号を入力する入力端
子１４と、入力信号の前処理回路１１と、アナログ信号
の状態で記録する記録回路１０と、この記録回路１０か
ら出力される信号を入力信号と同一となるように信号処
理する後処理回路１２と、この出力信号を外部に取り出
す出力端子１５と、前処理回路１１と記録回路１０と後
処理回路１２とを相互にコントロールするコントロール
回路１３と、このコントロール回路１３を制御する１つ
以上の制御端子１６と、クロック回路１８と、クロック
回路１８で生成されたクロックを用いてアドレス制御を
行なうアドレス制御回路１７とを具備している。

【００３９】前記記録回路１０は、メモリセル２４と、
アドレス制御回路１７で制御されるＸアドレス回路２０
及びＹアドレス回路２１と、読み出し回路２２と、書き
込み回路２３とを具備している。

【００４０】ここで入力信号の前処理回路１１はアナロ
グ信号の状態で記録する記録回路１０に組み込まれても
良い。また、クロック回路１８は外部から供給されても
あるいは、内部にて発生するようにしても良い。また、
前処理回路１１または後処理回路１２は除いてもよく、
あるいは単なるインピダンス変換回路であっても良い。

【００４１】以下に第５実施形態を説明する。図２１は
第５実施形態の構成を示す全体ブロック図である。第５
実施形態では図８の第４実施形態の構成に加えて、読み
出し回路２２と書き込み回路２３及び出力回路２６の間
にイコライザ回路２５、２５′を配置して、メモリ読み
出し信号を信号変換して書き込み回路２３から再書き込
みをする。または、出力回路２６へ出力を行う。ここで
イコライザ回路２５、２５′は同一のものを用いても良
い。なお、読み出し回路２２の後にイコライザ回路２５
を配置し、メモリ出力信号を入力信号と同等の信号に変
換してもよい。また、メモリセル２４の出力とメモリの
出力端子の間にイコライザ回路２５を配置し、メモリ出
力を入力信号と同等の信号でその電圧レベルを必要とす
るレベルに合わせるようにしてもよい。

【００４２】以下に第６実施形態を説明する。図２２は
第６実施形態を説明するための図であり、（ａ）はメモ
リ入力−出力関係を示す特性図、（ｂ）はメモリ入力−
出力関係を数値データを使用してテーブル化したもの、
（ｃ）はルックアップテーブルの構成を示している。

【００４３】強誘電体薄膜を用いたメモリセルは、例え
ば図１３に示すようにその入力電圧と出力電圧の関係は
線形ではない。ここで線形とは入力関数と出力関数が係
数を掛けた比例関係にあることである。このため歪や高
調波と言った信号の品質に関する問題が発生する。よっ
てメモリ出力を補正するイコライジング回路が必要とな
る。

【００４４】そこで、第６実施形態では、メモリセルの
出力とメモリの出力端子の間にこのようなイコライジン
グ回路を配置して、あらかじめ強誘電体メモリセルに書
き込んだアナログ信号の入力−出力の関係から、アナロ
グ動作に関するルックアップテーブル２８を形成し、前
記出力信号をこのルックアップテーブル２８に入力する
ことによりイコライジングされた出力が得られるように
する。ここでルックアップテーブルとは、１つの入力信
号に対応して１つの出力信号が定まるような対応表のこ
とである。第６実施形態では、ルップアップテーブル２
８の入力部と出力部に各々、ＡＤ変換器２９とＤＡ変換
器３０とが配置されているが、これらの回路は必ずしも
必要ではない。

【００４５】なお、メモリセルの出力とメモリの出力端
子の間にイコライザ回路を配置し、このイコライザ回路
はあらかじめ強誘電体メモリセルに書き込んだアナログ
信号の入力−出力の関係から、デジタル動作のルックア
ップテーブルを形成し、前記出力信号をＡＤ変換器２９
によってＡＤ変換した後、ルックアップテーブル２８に
入力し、出力をＤＡ変換器３０でＤＡ変換することによ
り、イコライジングされた出力が得られるようにしても
良い。

【００４６】以下に第７実施形態に付いて説明する。図
２３及び図２４は第７実施形態を説明するための図であ
り、図２３は書き込み時の処理を示しており、図２４は
読み出し処理を示している。強誘電体薄膜メモリセル
は、例えば図１３に示すように、その入力電圧と出力電
圧の関係は線形ではない。ここで線形とは入力関数と出
力関数が係数を掛けた比例関係にあることである。この
ため、歪や高調波と言った信号の品質に関する問題が発
生する。よってメモリ出力を補正するイコライジング回
路が必要となる。上記特性は強誘電体の作成方法やばら
つきのみならず、温度や書き込み後の時間等の使用環境
等によっても変化するので、補正データはその都度作成
する必要がある。そこで、第７実施形態では図２３に示
す様に、あるまとまった情報の書き込みを行った後（ス
テップＳ１０〜Ｓ１３）、情報の読み出しの際、そのつ
どイコライジングテーブルを作成し、読み出し時にその
イコライジングテーブルを用いてイコライジングされた
出力が得られるようにする（ステップＳ２０〜Ｓ２
４）。

【００４７】なお、メモリ記録動作の前に、イコライジ
ングテーブル作成の前処理を行い、読み出し時にそのイ
コライジングテーブルを用いてイコライジングされた出
力が得られるようにしても良い。また、図２４に示すよ
うに、メモリ読み出し動作の前にイコライジングテーブ
ルを作成し、読み出し時にそのイコライジングテーブル
を用いてイコライジングされた出力が得られるようにし
ても良い。また、図２４に示すように、イコライジング
テーブルを作成を同一チップ内に設けた記録用強誘電体
メモリセルと同一構成のイコライジング用セルを用いて
も良い。さらに、イコライジング用セルが記録用強誘電
体メモリセルと同一である様にしても良い。

【００４８】以下に第８実施形態について説明する。図
２５は第８実施形態を説明するための図であり、（ａ）
はメモリ入力−出力関係を示す図であり、（ｂ）はメモ
リ入力−出力関係をテーブル化したものであり、（ｃ）
は第８実施形態の処理手順を示し、（ｄ）は回路構成を
示している。本実施形態はイコライジング用セルの入力
−出力関係を示す演算マトリックスの逆変換を用いてイ
コライジングテーブルを作成するものである。

【００４９】すなわち、図２５（ａ）に示すような入力
−出力関係から（ｂ）の入力−出力関係テーブルを作成
（ステップＳ３０）して、これを変換マトリックスＡと
する（ステップＳ３１）。次に変換マトリックスＡの逆
変換マトリックスＡ^-1を求める（ステップＳ３２）。

【００５０】そしてメモリ出力信号をＡＤ変換器２９に
よってＡＤ変換した後、このルックアップテーブル２８
に入力して上記の演算を行った後出力をＤＡ変換器３０
によてＤＡ変換することによりイコライジングされた出
力を得る。なお、ＡＤ変換器２９やＤＡ変換器３０は使
用しなくても良い。

【００５１】以下に第８実施形態の他の方法を図２６を
用いて説明する。概して強誘電体薄膜メモリセルは例え
ば図１３に示すように、入力電圧と出力電圧の関係は線
形ではない。ここで線形とは入力関数と出力関数が係数
を掛けた比例関係にあることである。このため、歪や高
調波と言った信号の品質に関する問題が発生する。した
がってメモリ出力を補正するイコライジング回路が必要
となる。上記関係は強誘電体の作成方法やばらつきのみ
ならず、温度や書き込み後の時間等の使用環境等によっ
ても変化する。このため、補正データはその都度作成す
る必要がある。しかしながら、このとき使用されるイコ
ライジングテーブルやルックアップテーブルを作成する
ことは容易ではない。なぜなら、複雑なアナログ変換
や、デジタル変換、さらにはデジタル信号処理回路（Ｄ
ＳＰ）等が必要となるからである。

【００５２】そこで、ここではより簡素化した方法とし
て図２６（ａ）に示すようなイコライジング用セルの入
力−出力関係を示すのに、ａi と入力電圧Ｖi の多項式
で出力電圧Ｖo を表し（Ｖo ＝ａ0 ＋ａ1 Ｖi ＋ａ2 Ｖ
i ² ＋…）、かつ、ｂi とＶo を用いた逆変換多項式
（Ｖi ＝ｂ0 ＋ｂ1 Ｖo ＋ｂ2 Ｖo ² ＋…）を用いて
（ｂ）に示すようなイコライジングテーブルを作成す
る。ここで多項式はダイオードや非線形素子を用いて表
現しても良い。

【００５３】以下に第９実施形態を説明する。図２７は
第９実施形態を説明するためのメモリ入力−出力関係を
示す図であり、考え方は第６実施形態と同じであるがこ
こではイコライジングテーブルやルックアップテーブル
は構成が複雑になったりコストが増大するのでこれらを
用いないようにして、線形領域で使用するようにしたも
のである。

【００５４】すなわち、図２７（ａ）に示す強誘電体薄
膜の電圧−電荷特性において、線形領域を用いてアナロ
グ記録させるようにすれば、後は単純な線形増幅のみで
高品質なアナログ記録が実現できる。なお、２７（ｂ）
に示す様に、強誘電体薄膜の電圧−電荷特性において、
線形領域を中心として線形からのずれが５０％以内とな
る領域を用いてアナログ記録しても良い。この場合、歪
や非線形性に伴う第２、第３の高調波が発生するので、
イコライジング等の手段によってこれらの非線形成分を
取り除く必要がある。強誘電体薄膜の電圧−電荷特性に
おいて、線形領域の中心部にアナログ信号の振幅中心を
設定したことにより最も効率のよいアナログ信号の記録
が可能となる。

【００５５】以下に第１０実施形態を説明する。第１０
実施形態ではイコライジングテーブルやルックアップテ
ーブルは構成が複雑になったりコストが増大するのでこ
れらを用いないようにして、線形領域で使用するように
したものである。

【００５６】図２８は第１０実施形態の構成を示す図で
あり、強誘電体薄膜の電圧−電荷特性における線形領域
と非線形領域の一部を用いてアナログ記録させる場合の
構成である。この構成は、音声または画像等のアナログ
信号を入力する入力端子１４と、そのアナログ信号に電
圧オフセットを与える前処理回路１１と、アナログ信号
の状態で記録する記録回路１０と、この出力信号を外部
に取り出す出力端子１５と、クロック回路１８を用いた
アドレス制御回路１７と、イコライジング回路２５とゼ
ロレベル調整回路３１とからなる後処理回路１２とを具
備している。

【００５７】前記記録回路１０はメモリセル２４と、ア
ドレス制御回路１７によって制御されるＸ−アドレス回
路２０及びＹ−アドレス回路２１と、読み出し回路２３
と、書き込み回路２２を備えている。

【００５８】なお、クロック回路１８のクロックは外部
から供給される外部クロック１９を用いてもよい。

【００５９】以下に第１１実施形態を説明する。図２９
は第１１実施形態の構成を示す図である。図１５に示す
実施形態は再書き込みを行っていない。このため図１４
に示すメモリセルを用いた場合は１度の読み出しで情報
破壊がおこる。強誘電体ゲート型の様な非破壊型の場合
は必要ないが、破壊型の場合は図２９に示すような構成
を用いて再書き込みを行なうことが必要となる。

【００６０】この構成は、音声または画像等のアナログ
信号を入力する入力端子１４と、そのアナログ信号に電
圧オフセットを与える前処理回路１１と、アナログ信号
の状態で記録する記録回路１０と、この出力信号を外部
に取り出す出力端子１５と、クロック回路１８を用いた
アドレス制御回路１７と、イコライジング回路２５とゼ
ロレベル調整回路３１とを含む後処理回路１２と、イコ
ライジング回路２５において歪補正等のイコライジング
処理を行った後の信号を用いて再書き込みを行なう再書
き込みライン４０を具備する。記録回路１０は、メモリ
セル２４と、アドレス制御回路１７によって制御される
Ｘアドレス回路２０及びＹ−アドレス回路２１と、読み
出し回路２３と、書き込み回路２２とを具備する。ここ
でイコライジング回路２５は、出力用と再書き込み用と
を別々に構成してもよい。

【００６１】以下に第１２実施形態を説明する。図３０
は第１２実施形態の構成を示す図である。この構成は、
強誘電体容量１とパスゲートトランジスタ５で構成され
るメモリセルと、パスゲートトランジスタ５を制御する
Ｘライン３２とメモリセルに電圧を与えるプレートライ
ン８と、セル出力が現れるデータライン３３と、Ｘライ
ン３２とデータライン３３を選択するＸ−Ｙのアドレス
ＳＷ２０、２１と、アドレス制御回路１７と、前処理回
路１１と、読み出し回路２２と、再書き込み回路４０
と、後処理回路１２と、外部または内部クロック回路１
８と、入力ＳＷ４２と、読み出しＳＷ４３と、放電ＳＷ
４４とを具備している。

【００６２】前処理回路１１は反転増幅器３４を具備し
ており、入力信号は基準電圧にオフセットされる。読み
出し回路２２は反転増幅器３５を具備する。後処理回路
１２は、平滑化回路３６とイコライジング回路３７とを
具備し、平滑化及び歪補正が施された信号は再書き込み
ライン４０に導入される。出力部は反転増幅回路４１を
備えている。なお、読み出し回路２２に負荷容量を用い
ても良い。

【００６３】以下に第１３実施形態を説明する。図３１
は第１３実施形態を説明するための図である。第１３実
施形態は第１２実施形態の構成と同一であるが、その駆
動方法と書き込みの方法が異なる。すなわち書き込み時
に、Ｘ−アドレス２０とＹ−アドレス２１はクロック回
路１８のクロックと同期し、プレートライン８は０Ｖま
たは低レベルに保持される。また、入力ＳＷ４２はＸ、
Ｙ−アドレス２０、２１の間に設置される。そして、オ
フセットされた入力電圧の反転信号が、入力ＳＷ４２の
切り替えタイミングで情報記録される。ここで強誘電体
に印加される電圧は図中のセル電位に示す様に、入力Ｓ
Ｗ４２がＯＮした時の書き込み信号の逆向きの極性であ
る。

【００６４】以下に第１４実施形態を説明する。図３２
は第１４実施形態を説明するための図である。第１４実
施形態は第１２実施形態の構成と同一であり、実際の駆
動方法と読み出しの方法が異なる。すなわち、読み出し
時にＸ−アドレス２０とＹ−アドレス２１はクロック回
路１８のクロックと同期し、放電ＳＷ４４を切り替えて
データラインを放電させた後、読み出しＳＷ４３をＯＮ
して読み出し回路２２をＯＮし、プレートライン８をＶ
p または高レベルに保持し、強誘電体容量１に読み出し
電位が加わると同時に出力が読み出される。

【００６５】以下に第１５実施形態を説明する。図３３
は第１５実施形態を説明するための図である。第１５実
施形態は第１２実施形態の構成と同一であるが、実際の
駆動方法と読み出しの方法が異なる。すなわち、プレー
トライン８を０Ｖまたは低レベルに保持し、読み出しＳ
Ｗ４３をＯＦＦした後、再書き込みＳＷ４５をＯＮして
同一メモリセルに再書き込みを行なう。

【００６６】以下に第１６実施形態を説明する。図３４
は第１６実施形態を説明するための図であり、（ａ）は
入力信号であり、（ｂ）はメモリセルの各アドレスに記
録するためのアドレスロックである。第１６実施形態は
第１２実施形態の構成と同一であるが、ここでは図３１
に示すアドレス制御用クロックの周波数が４ＫＨｚから
１０ＫＨｚの間に設計される。これは電話やデジタル携
帯電話等の品質を得るためである。クロック周波数が４
ＫＨｚから１０ＫＨｚであれば音声の帯域を２ＫＨｚか
ら５ＫＨｚにできる。この場合、６０Ｋbit の強誘電体
メモリで５から３０秒の音声を記録できる。これは玩具
等に用いるには十分な時間である。また１Ｍbit の強誘
電体メモリであれば３分の音声が記録できる。これは通
常のメモを記憶するには十分な時間であり、特に留守電
話や携帯電話、インターホン、電子メモ等に用いるのに
最適である。また３２Ｍbit の強誘電体メモリであれば
１０分から３００分の音声が記録できる。これは通常の
録音機として使用するのに適している。

【００６７】以下に図３４を用いて第１７実施形態を説
明する。第１７実施形態は第１２実施形態の構成と同一
であるが、ここでは音楽等に用いることを考慮してアド
レスを制御するクロック周波数を８ＫＨｚから３０ＫＨ
ｚの間に設定する。このため録音時間は第１６実施例に
比較して減少するが、より高音質の音声が得られる。

【００６８】上記した具体的実施例から以下のような構
成の技術的思想が導き出される。

【００６９】（１） 一対の電極により挟持された強誘
電体薄膜を記憶セルとする強誘電体メモリにおいて、前
記強誘電体薄膜の抗電圧Ｖthよりも大きい電圧Ｖe を有
する第１のパルスを前記記憶セルに印加して、分極の２
つの状態のうちの第１の方向の分極状態に分極する第１
のパルス印加手段と、前記第１のパルスとは逆極性の電
圧Ｖw を有する第２のパルスを前記記憶セルに印加し
て、前記第１の方向の分極を有するドメインと、前記第
１の方向とは逆方向の第２の方向の分極を有するドメイ
ンとが混合した部分分極状態を作成する第２のパルス印
加手段と、前記第２のパルスによって前記部分分極状態
を制御してアナログ記録を行なうアナログ記録手段と、
を具備したことを特徴とする強誘電体メモリ。

【００７０】（２） 構成（１）において、各メモリセ
ル毎に付加されたスイッチング素子を有する強誘電体メ
モリ。

【００７１】（３） 構成（２）において、スイッチン
グ素子は各メモリセル毎に付加された３端子選択スイッ
チング素子であり、前記一対の電極のうちの一方の電極
が３端子選択スイッチング素子の電流制御端子に接続さ
れ、この電流制御端子にセル選択制御信号が供給される
強誘電体メモリ。

【００７２】（４） 構成（３）において、３端子選択
スイッチング素子は電界効果トランジスター（ＦＥＴ）
であり、前記一対の電極のうち一方の電極はソースまた
はドレインに接続され、ゲートにはセル選択制御信号が
供給される強誘電体メモリ。

【００７３】（５） 構成（１）または（２）におい
て、前記第１のパルスの大きさＶe （絶対値）と、前記
第２のパルスの大きさＶw （絶対値）が、Ｖw ≦Ｖe で
ある事を特徴とする強誘電体メモリ。

【００７４】（６） 構成（１）において、第２のパル
スのパルス幅Ｗw が、第１のパルスのパルス幅Ｗe の１
％〜３００％である事を特徴とする強誘電体メモリ。

【００７５】（７） 構成（４）において、前記第１の
パルスのパルス幅Ｗe と、前記第２のパルスのパルス幅
Ｗw が、Ｗw ≦Ｗe である事を特徴とする強誘電体メモ
リ。

【００７６】（９） 構成（１）において、前記部分分
極状態の分極量が第１の分極状態の分極量の１０％〜９
０％である事を特徴とする強誘電体メモリ。

【００７７】（１０） 音声または画像等のアナログ信
号を入力する入力端子と、この入力端子から入力された
アナログ信号を信号変換する前処理手段と、強誘電体薄
膜を用いたメモリセルで構成され、前記前処理手段から
の出力信号をアナログ信号の状態で記録するための強誘
電体メモリ領域と、この強誘電体メモリ領域から出力さ
れる信号を入力信号と同一となるように信号処理する後
処理手段と、この後処理手段からの出力信号を外部に取
り出す出力端子と、前記前処理手段と、前記強誘電体メ
モリ領域と、前記後処理手段とを相互に制御する制御手
段と、を具備したことを特徴とする強誘電体記録装置。

【００７８】（１１） 構成（１０）において、強誘電
体メモリが、一対の電極により挟持された強誘電体薄膜
を記憶セルとする強誘電体メモリであり、自発分極（分
極）の２つの状態のうちの第１の分極状態に前記強誘電
体薄膜の抗電圧Ｖthよりも大きい電圧Ｖe を有する第１
のパルスを印加して分極し、次に、前記印加電圧Ｖe と
は逆極性の電圧Ｖw を有する第２のパルスを印加し、前
記第１の方向の分極を有するドメインと、前記第１の方
向とは逆方向の第２の方向の分極を有するドメインとが
混合した部分分極状態にて、前記第２のパルスによって
前記部分分極状態を制御してアナログ記録を行なうこと
を特徴とする強誘電体記録装置。

【００７９】（１２） 構成（１１）において、各メモ
リセル毎に付加された選択トランジスターを有する強誘
電体記録装置。

【００８０】（１３） 構成（１２）において、前記一
対の電極のうち一方の電極に各メモリセル毎に付加され
た３端子選択トランジスターの電流制御端子を接続し、
この電流制御端子にセル選択制御信号を供給する強誘電
体記録装置。

【００８１】（１４） 構成（１３）において、選択ト
ランジスターは電界効果トランジスター（ＦＥＴ）であ
り、前記一対の電極のうち一方の電極はソースまたはド
レインに接続され、ゲートにはセル選択制御信号が供給
される強誘電体記録装置。

【００８２】（１５） 構成（１０）において、前記前
処理手段は入力アナログ信号を設定された時間間隔で分
割し、その時間でトリガーされたアナログ値でホールド
された電圧に変換することを特徴とする強誘電体記録装
置。

【００８３】（１６） 構成（１０）において、前記強
誘電体記録装置は入力アナログ信号を設定された時間間
隔で分割し、その時間でトリガーされたアナログ値でホ
ールドされたアナログ電圧を各セルに記録することを特
徴とする強誘電体記録装置。

【００８４】（１７） 構成（１０）において、前記強
誘電体記録装置は各セルに記録されたアナログ電圧を入
力アナログ信号を分割した時間間隔で読み出し、リアル
タイムで出力することを特徴とする強誘電体記録装置。

【００８５】（１８） 構成（１０）において、前記後
処理手段は各セルから出力されたアナログ電圧を入力電
圧と同様な電圧レベルに変換（イコライジング）するこ
とを特徴とする強誘電体記録装置。

【００８６】（１９） 音声または画像等のアナログ信
号を入力する入力端子と、この入力端子から入力された
アナログ信号を信号変換する前処理手段と、強誘電体薄
膜を用いたメモリセルで構成され、前記前処理手段から
の出力信号をアナログ信号の状態で記録するための強誘
電体メモリ領域と、この強誘電体メモリ領域から出力さ
れる信号を入力信号と同一となるように信号処理する後
処理手段と、この後処理手段からの出力信号を外部に取
り出す出力端子と、前記前処理手段と、前記強誘電体メ
モリ領域と、前記後処理手段とを相互に制御する制御手
段と、この制御手段を制御する１つ以上の端子と、クロ
ック回路と、このクロック回路を用いた時間分割回路
と、この時間分割回路によって制御されるＸＹ−アドレ
ス回路及び読み出し／書き込み回路と、を具備したこと
を特徴とする強誘電体記録装置。

【００８７】（２０） 構成（１９）において、クロッ
ク回路は外部から供給されることを特徴とする強誘電体
記録装置。

【００８８】（２１） 構成（１９）において、クロッ
ク回路は内部にて発生されることを特徴とする強誘電体
記録装置。

【００８９】（２２） 構成（１９）、（２０）、（２
１）のいずれかにおいて、前処理回路または後処理回路
が単なるインピーダンス変換回路であることを特徴とす
る強誘電体記録装置。

【００９０】（２３） 構成（１９）、（２０）、（２
１）のいずれかにおいて、読み出し回路と書き込み回路
の間にイコライジング回路を配置し、メモリ読み出し信
号を信号変換して書き込み回路から再書き込みすること
を特徴とする強誘電体記録装置。

【００９１】（２４） 構成（１９）、（２０）、（２
１）のいずれかにおいて、読み出し回路の後にイコライ
ジング回路を配置し、メモリ出力信号を入力信号と同等
の信号に変換することを特徴とする強誘電体記録装置。

【００９２】（２５） 構成（１０）、（１９）、（２
０）、（２１）のいずれかにおいて、メモリセルの出力
とメモリの出力端子の間にイコライジング回路を配置
し、メモリ出力を入力信号と同等の信号で、その電圧レ
ベルを必要とするレベルに合わせることを特徴とする強
誘電体記録装置。

【００９３】（２６） 構成（１）において、メモリセ
ルの出力とメモリの出力端子の間にイコライジング回路
を配置し、このイコライジング回路はあらかじめ強誘電
体メモリセルに書き込んだアナログ信号の入力−出力の
関係から、アナログ動作のルックアップテーブルを形成
して、前記出力信号をこのルックアップテーブルに入力
することにより、イコライジングされた出力が得られる
ようにすることを特徴とする強誘電体記録装置。

【００９４】（２７） 構成（１）において、メモリセ
ルの出力とメモリの出力端子の間にイコライジング回路
を配置し、このイコライジング回路はあらかじめ強誘電
体メモリセルに書き込んだアナログ信号の入力−出力の
関係から、デジタル動作のルックアップテーブルを形成
して、前記出力信号をＡＤ変換の後、このルックアップ
テーブルに入力し出力をＤＡ変換することにより、イコ
ライジングされた出力が得られるようにすることを特徴
とする強誘電体記録装置。

【００９５】（２８） 構成（１）において、あるまと
まった情報の書き込み、読み出しの際、そのつどイコラ
イジングテーブルを作成し、読み出し時にそのイコライ
ジングテーブルを用いてイコライジングされた出力が得
られるようにすることを特徴とする強誘電体記録装置。

【００９６】（２９） 構成（２８）において、メモリ
記録動作の前にイコライジングテーブル作成の前処理を
行い、読み出し時にそのイコライジングテーブルを用い
てイコライジングされた出力が得られるようにすること
を特徴とする強誘電体記録装置。

【００９７】（３０） 構成（２８）において、メモリ
読み出し動作の前に、イコライジングテーブルを作成
し、読み出し時にそのイコライジングテーブルを用いて
イコライジングされた出力が得られるようにすることを
特徴とする強誘電体記録装置。

【００９８】（３１） 構成（２８）、（２９）、（３
０）のいずれかにおいて、イコライジングテーブルの作
成を、同一チップ内に設けた記録用強誘電体メモリセル
と同一構成のイコライジング用セルを用いて行うことを
特徴とする強誘電体記録装置。

【００９９】（３２） 構成（２８）、（２９）、（３
０）、（３１）のいずれかにおいて、イコライジング用
セルが記録用強誘電体メモリセルと同一であることを特
徴とする強誘電体アナログメモリ装置。

【０１００】（３３） 構成（２８）、（２９）、（３
０）、（３１）のいずれかにおいて、イコライジング用
セルの入力−出力関係を示す演算マトリックスの逆変換
を用いてイコライジングテーブルを作成することを特徴
とする強誘電体記録装置。

【０１０１】（３４） 構成（２８）、（２９）、（３
０）、（３１）のいずれかにおいて、イコライジング用
セルの入力−出力関係を示すのに入力電圧の多項式で出
力電圧が表わされ、これの逆変換を用いてイコライジン
グテーブルを作成することを特徴とする強誘電体記録装
置。

【０１０２】（３５） 構成（１）において、強誘電体
薄膜の電圧−電荷特性において、線形領域を用いてアナ
ログ記録を行なうことを特徴とする強誘電体記録装置。

【０１０３】（３６） 構成（１）において、強誘電体
薄膜の電圧−電荷特性において、線形領域を中心として
線形からのずれが５０％以内となる領域を用いてアナロ
グ記録を行なうことを特徴とする強誘電体記録装置。

【０１０４】（３７） 構成（３５）、（３６）のいず
れかにおいて、強誘電体薄膜の電圧−電荷特性におい
て、線形領域の中心部にアナログ信号の振幅中心を設定
したことを特徴とする強誘電体記録装置。

【０１０５】（３８） 音声または画像等のアナログ信
号を入力する入力端子と、前記アナログ信号に電圧オフ
セットを与える前処理回路と、前記アナログ信号の状態
で記録する強誘電体メモリ領域と、この強誘電体メモリ
領域からの出力信号を外部に取り出す出力端子と、上記
前処理回路と、強誘電体メモリ領域とを制御するコント
ロール回路と、このコントロール回路を制御する１つ以
上の端子と、クロック回路と、このクロック回路を用い
たアドレス発生回路と、このアドレス発生回路で制御さ
れたＸＹ−アドレス回路及び読み出し／書き込み回路
と、を具備した強誘電体記録装置。

【０１０６】（３９） 構成（３８）において、強誘電
体メモリ領域から出力される信号の歪を補正する後処理
回路を備えた強誘電体記録装置。

【０１０７】（４０） 構成（３８）、（３９）のいず
れかにおいて、クロック回路は外部から供給されること
を特徴とする強誘電体記録装置。

【０１０８】（４１） 構成（３８）、（３９）のいず
れかにおいて、強誘電体メモリ領域から出力される信号
を平滑化する平滑化回路を備えた強誘電体記録装置。

【０１０９】（４２） 構成（３８）において、再書き
込み回路を備えた強誘電体記録回路。

【０１１０】（４３） 強誘電体薄膜とパスゲートトラ
ンジスタで構成するメモリセルと、前記パスゲートトラ
ンジスタを制御するＸラインと、セルに電圧を与えるプ
レートラインと、セル出力が出力されるデータライン
と、Ｘラインとデータラインを選択するＸ−Ｙのアドレ
スラインと、アドレス信号発生回路と、前処理回路と、
読み出し／再書き込み回路と、後処理回路と、を具備し
た強誘電体記録装置。

【０１１１】（４４） 強誘電体薄膜とパスゲートトラ
ンジスタとで構成するメモリセルと、パスゲートトラン
ジスタを制御するＸラインと、セルに電圧を与えるプレ
ートラインと、セル出力が出力されるデータラインと、
Ｘラインとデータラインを選択するＸ−Ｙのアドレスラ
インと、アドレス信号発生回路と、前処理回路と、読み
出し／再書き込み回路と、負荷容量と、後処理回路と、
を具備した強誘電体記録装置。

【０１１２】（４５） 構成（４４）において、入力Ｓ
Ｗと、読み出しＳＷと、放電ＳＷとを備えた強誘電体記
録装置。

【０１１３】（４６） 構成（４４）、（４５）のいず
れかにおいて、前記前処理回路が反転増幅器であり、入
力信号は基準電位にオフセットされ、前記読み出し回路
は反転増幅器であり、平滑回路および歪補正の後、再書
き込み回路に導入され、出力部は反転増幅回路を備えた
強誘電体記録装置・ （４７） 構成（４４）、（４５）、（４６）のいずれ
かにおいて、書き込み時にＸ−アドレスとＹ−アドレス
はクロックと同期し、プレートは０Ｖまたは低レベルに
保持され、入力ＳＷはアドレスの間に設置し、オッフセ
ットされた入力電圧の反転信号が所定のタイミングで情
報記録されることを特徴とする強誘電体記録装置。

【０１１４】（４８） 構成（４４）、（４５）、（４
６）のいずれかにおいて、読み出し時に、Ｘ−アドレス
とＹ−アドレスはクロックと同期し、データラインの放
電の後、センス回路をＯＮし、プレートは電圧Ｖp また
は高レベルに保持され、強誘電体に読み出し電位が加わ
ると同時に、出力が読み出されることを特徴とする強誘
電体記録装置。

【０１１５】（４９） 構成（４４）、（４５）、（４
６）、（４７）のいずれかにおいて、プレートを０Ｖま
たは低レベルとして、センス回路ＳＷをＯＦＦした後、
再書き込みＳＷをＯＮして同一メモリセルに再書き込み
することを特徴とする強誘電体記録装置。

【０１１６】（５０） 構成（４４）、（４５）、（４
６）、（４７）のいずれかにおいて、アドレスを制御す
るクロック周波数が４ＫＨｚから１０ＫＨｚの間である
ことを特徴とする強誘電体記録装置。

【０１１７】（５１） 構成（４４）、（４５）、（４
６）、（４７）のいずれかにおいて、アドレスを制御す
るクロック周波数が８ＫＨｚから３０ＫＨｚの間である
ことを特徴とする強誘電体記録装置。

【０１１８】上記した構成（１）の作用・効果は以下の
通りである。

【０１１９】（作用）自発分極（分極）の２つの状態の
うちの第１の分極状態に抗電圧より大きい電圧を有する
第１のパルスを印加して強誘電体内のドメインを単一方
向に分極し、次に前記印加電圧とは逆極性の任意の値を
取る電圧Ｖw を有する第２のパルスを印加し、前記第１
の方向の分極を有するドメインと、前記第１の方向とは
逆方向の第２の方向の分極を有するドメインが混合した
部分分極状態にてアナログ記録を行なう。

【０１２０】（効果）書き込み時に、第１のパルスとは
逆極性のパルスを印加することで、完全分極でなく、極
めて安定な部分分極の状態を作り出すことができ、この
部分分極状態は、書き込み電圧に対して連続的な状態を
取り、かつきわめて長時間安定であるのでアナログ信号
の書き込み読み出しが行える。

【０１２１】上記した構成（２）〜（４）の作用・効果
は以下の通りである。

【０１２２】（作用）複数のメモリセルのうち選択され
たメモリセルの中の強誘電体薄膜の自発分極（分極）の
２つの状態のうちの第１の分極状態に抗電圧より大きい
印加電圧Ｖeを有する第１のパルスを印加して強誘電体
内のドメインを単一方向に分極し、次に、前記印加電圧
Ｖe とは逆極性の任意の値を取る電圧Ｖw を有する第２
のパルスを印加し、前記第１の方向の分極を有するドメ
インと、前記第１の方向とは逆方向の第２の分極を有す
るドメインが混合した部分分極状態にてアナログ記録を
行なう。

【０１２３】（効果）複数のメモリセルのうち選択され
たメモリセルの中の強誘電体薄膜に書き込み時に、第１
のパルスとは逆極性のパルスを印加することで、完全分
極でなく極めて安定な部分分極の状態を作り出すことが
でき、この部分分極状態は、書き込み電圧に対して連続
的な状態を取り、かつきわめて長時間安定であるのでア
ナログ信号の書き込み読み出しが行える。

【０１２４】上記した構成（５）〜（９）の作用・効果
は以下の通りである。

【０１２５】（作用）自発分極（分極）の２つの状態の
うちの第１の分極状態に抗電圧より大きいＶe を有する
第１のパルスを印加して強誘電体内のドメインを単一方
向に分極し、次に、前記印加電圧Ｖe とは逆極性の任意
の電圧Ｖw および任意のパルス幅を有する第２のパルス
を印加し、前記第１の方向の分極を有するドメインと、
前記第１の方向とは逆方向の第２の分極を有するドメイ
ンが混合した部分分極状態にてアナログ記録を行なう。

【０１２６】（効果）書き込み時に、第１のパルスとは
逆極性の電圧と幅を制御したパルスを印加することで、
完全分極でなく、極めて安定な部分分極の状態を作り出
すことができ、この部分分極状態は、書き込み電圧に対
して連続的な状態を取り、かつきわめて長時間安定であ
るのでアナログ信号の書き込み読み出しが行える。

【０１２７】上記した構成（１０）の作用・効果は以下
の通りである。

【０１２８】（作用）アナログ記録させる強誘電体メモ
リ回路に、入力回路、制御回路、出力回路を付加するこ
とにより、音声または画像の記録を１チップにて行な
う。

【０１２９】（効果）アナログ記録させる強誘電体メモ
リ回路に、入力回路、制御回路、出力回路を付加するこ
とにより、音声または画像の記憶をきわめて簡単な１チ
ップにて機能させる効果がある。

【０１３０】上記した構成（１１）〜（１４）の作用・
効果は以下の通りである。

【０１３１】（作用）メモリセル選択方法を持ったアナ
ログ記録させる強誘電体メモリ回路に、入力回路、制御
回路、出力回路を付加することにより、音声または画像
の記憶を１チップにて行なう。

【０１３２】（効果）メモリセル選択方法を持ったアナ
ログ記録させる強誘電体メモリ回路に、入力回路、制御
回路、出力回路を付加することにより、音声または画像
の記憶をきわめて簡単な１チップに高精度で機能させる
効果がある。

【０１３３】上記した構成（１５）〜（１８）の作用・
効果は以下の通りである。

【０１３４】（作用）アナログ記録させる強誘電体メモ
リ回路に入力信号をアナログで入力し、これをチップ内
部でサンプルホールドするようにするとともに、出力信
号の歪や高調波成分を低減する。

【０１３５】（効果）アナログ記録させる強誘電体メモ
リ回路に入力信号をアナログで入力し、これをチップ内
部でサンプルホールドすることにより、アナログ信号を
強誘電体メモリセルに記録できる。また出力信号の歪や
高調波成分を低減することができる。

【０１３６】上記した構成（１９）〜（２２）の作用・
効果は以下の通りである。

【０１３７】（作用）アナログ記録させる強誘電体メモ
リ回路において、入力信号をアナログで入力し、これを
チップ内部でサンプルホールドしてアドレス制御を行な
う。

【０１３８】（効果）アナログ記録させる強誘電体メモ
リ回路において、入力信号をアナログで入力し、これを
チップ内部でサンプルホールドしてアドレス制御を行な
うので、必要なアドレス領域に記憶できる。

【０１３９】上記した構成（２３）〜（２５）の作用・
効果は以下の通りである。

【０１４０】（作用）読み出し回路と書き込み回路との
間にイコライザ回路を配置して出力回路へ出力を行い、
メモリ読み出し信号を信号変換して再書き込みラインか
ら再書き込みする。

【０１４１】（効果）アナログ記録させる強誘電体メモ
リ回路において、歪や高調波を最小限とし信号出力が入
力信号にきわめて近い状態に変換できるので音質や画質
が向上する。また再書き込みができる。

【０１４２】上記した構成（２６）〜（２７）の作用・
効果は以下の通りである。

【０１４３】（作用）アナログ記録させる強誘電体メモ
リ回路において、入力信号をアナログで入力し、アナロ
グ出力をイコライジング回路で入力信号に直す。また再
書き込みに使用する。

【０１４４】（効果）アナログ記録させる強誘電体メモ
リ回路において、歪や高調波を最小限とし信号出力が入
力信号にきわめて近い状態に変換できるので音質や画質
が向上する。また再書き込みができる。

【０１４５】上記した構成（２８）〜（３３）の作用・
効果は以下の通りである。

【０１４６】（作用）アナログ記録させる強誘電体メモ
リ回路において、入力信号をアナログで入力し、アナロ
グ出力をイコライジング回路で入力信号に直す際、イコ
ライジングの条件をその書き込み、読み出し時に作成し
たイコライジングテーブルを使用するようにする。

【０１４７】（効果）アナログ記録させる強誘電体メモ
リ回路において、歪や高調波を最小限として信号出力が
入力信号にきわめて近い状態に変換されるので、環境や
ロットばらつきが補正されるとともに、音質や画質が向
上する。また再書き込みができる。

【０１４８】上記した構成（３４）の作用・効果は以下
の通りである。

【０１４９】（作用）アナログ記録させる強誘電体メモ
リ回路において、入力信号をアナログで入力し、アナロ
グ出力をイコライジング回路で入力信号に直す際、イコ
ライジングの条件を多項式で構成しアナログ補正を行
う。

【０１５０】（効果）アナログ記録させる強誘電体メモ
リ回路において、歪や高調波を最小限とし信号出力が入
力信号にきわめて近い状態に変換されるので音質や画質
が向上する。また再書き込みができる。

【０１５１】上記した構成（３５）〜（３７）の作用・
効果は以下の通りである。

【０１５２】（作用）アナログ記録させる強誘電体メモ
リ回路において、線形領域を用いてアナログ信号を記録
するようにする。

【０１５３】（効果）アナログ記録させる強誘電体メモ
リ回路において、歪や高調波を最小限とし信号出力が入
力信号にきわめて近い状態に変換されるので音質や画質
が向上する。

【０１５４】上記した構成（３８）〜（４０）の作用・
効果は以下の通りである。

【０１５５】（作用）アナログ記録させる強誘電体メモ
リ回路において、入力電圧のオフセットを行うことによ
り、線形領域を用いてアナログ信号を記録する。

【０１５６】（効果）アナログ記録させる強誘電体メモ
リ回路において、歪や高調波を最小限とし信号出力が入
力信号にきわめて近い状態に変換されるので音質や画質
が向上する。

【０１５７】上記した構成（４１）の作用・効果は以下
の通りである。

【０１５８】（作用）アナログ記録させる強誘電体メモ
リ回路において、出力電圧の平滑化を行うようにする。

【０１５９】（効果）アナログ記録させる強誘電体メモ
リ回路において、歪や高調波を最小限とし信号出力が入
力信号にきわめて近い状態に変換されるので音質や画質
が向上する。

【０１６０】上記した構成（４２）〜（４６）の作用・
効果は以下の通りである。

【０１６１】（作用）アナログ記録させる強誘電体メモ
リ回路において、パスゲートトランジスタを持つ強誘電
体メモリセルを使用して実施例の回路方式をとる。

【０１６２】（効果）音声や画像を高品質にアナログ記
録させる強誘電体メモリ回路が実現できる。

【０１６３】上記した構成（４７）の作用・効果は以下
の通りである。

【０１６４】（作用）アナログ記録させる強誘電体メモ
リ回路において、パスゲートトランジスターを持つ強誘
電体メモリセルを使用し実施例の回路方式と駆動、書き
込み方法をとる。

【０１６５】（効果）音声や画像を高品質にアナログ記
録させる強誘電体メモリ回路が実現できる。

【０１６６】上記した構成（４８）の作用・効果は以下
の通りである。

【０１６７】（作用）アナログ記録させる強誘電体メモ
リ回路において、パスゲートトランジスタを持つ強誘電
体メモリセルを使用し実施例の回路方式と駆動、書き込
み方法をとる。

【０１６８】（効果）音声や画像を高品質にアナログ記
録させる強誘電体メモリ回路が実現できる。

【０１６９】上記した構成（４９）の作用・効果は以下
の通りである。

【０１７０】（作用）アナログ記録させる強誘電体メモ
リ回路において、パスゲートトランジスターを持つ強誘
電体メモリセルを使用し実施例の回路方式と駆動、再書
き込み方法をとる。

【０１７１】（効果）音声や画像を高品質にアナログ記
録させる強誘電体メモリ回路が実現できる。

【０１７２】上記した構成（５０）及び（５１）の作用
・効果は以下の通りである。

【０１７３】（作用）アナログ記録させる強誘電体メモ
リ回路において、実施例の分割周波数をとるようにす
る。

【０１７４】（効果）音声や画像を高品質にアナログ記
録させる強誘電体メモリ回路を実現できる。

【０１７５】

【発明の効果】本発明によれば、長時間に渡って安定し
たアナログ信号の書き込み読み出しが行えるようにな
る。

【図面の簡単な説明】

【図１】第１実施形態において強誘電体容量の構造を示
す図である。

【図２】強誘電体容量のヒステリシス特性を説明するた
めの図である。

【図３】飽和分極量Ｐs と残留分極量Ｐr に関する電荷
量と印加電圧との関係を示す図である。

【図４】（ａ）は強誘電体容量に印加すべきパルスを発
生するための構成を示す図であり、（ｂ）はパルス発生
回路によって発生されるパルス波形を示す図である。

【図５】パルス印加によって強誘電体薄膜に部分分極状
態が形成されるようすを説明するための図である。

【図６】実際に形成される部分分極の領域を示す図であ
る。

【図７】印加パルスと部分分極状態との関係を示す図で
ある。

【図８】完全分極と部分分極状態を示す図である。

【図９】部分分極をアナログメモリに適用する手順を説
明するためのフローチャートである。

【図１０】分極反転率とパルスの大きさとの関係を示す
図である。

【図１１】実際に印加されるパルス波形を示す図であ
る。

【図１２】書き込み及び読み出しを行なう場合の構成を
示す図である。

【図１３】メモリ入力−出力特性を示す図である。

【図１４】強誘電体容量をアナログメモリに適用したと
きのメモリセルの基本構成を示す図である。

【図１５】アナログ出力の特性を示す図である。

【図１６】第２実施形態の構成を示す図である。

【図１７】第３実施形態における入力信号と出力信号の
波形を示す図である。

【図１８】第３実施形態における記録信号の波形と、メ
モリセルの対応関係と、読み出し信号の波形を示す図で
ある。

【図１９】イコライザに入力される信号の波形とチップ
出力の波形を示す図である。

【図２０】第４実施形態の構成を示す図である。

【図２１】第５実施形態の全体ブロック図である。

【図２２】第６実施形態の構成を示す図である。

【図２３】第７実施形態の書き込み処理を説明するため
の図である。

【図２４】第７実施形態の読み出し処理を説明するため
の図である。

【図２５】第８実施形態を説明するための図である。

【図２６】第８実施形態の他の例を説明するための図で
ある。

【図２７】第９実施形態を説明するための図である。

【図２８】第１０実施形態の構成を示す図である。

【図２９】第１１実施形態の構成を示す図である。

【図３０】第１２実施形態の構成を示す図である。

【図３１】第１３実施形態を説明するための図である。

【図３２】第１４実施形態を説明するための図である。

【図３３】第１５実施形態を説明するための図である。

【図３４】第１６実施形態を説明するための図である。

【図３５】従来技術の第１の例を説明するための図であ
る。

【図３６】従来技術の第２の例を説明するための図であ
る。

【図３７】従来技術の第３の例を説明するための図であ
る。

【図３８】従来技術の第３の例を説明するための図であ
る。

【符号の説明】

１…強誘電体容量、２…パルス発生回路、３…スイッ
チ、４…負荷容量、５…選択トランジスタ、６…ゲート
端子、７…データ端子、８…プレート端子、９…ボルト
メータ、１０…記録回路、１１…前処理回路、１２…後
処理回路、１３…コントロール回路、１４…入力端子、
１５…出力端子、１６…コントロール端子。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 一対の電極により挟持された強誘電体薄
   膜を記憶セルとする強誘電体メモリにおいて、 前記強誘電体薄膜の抗電圧よりも大きい電圧を有する第
   １のパルスを前記記憶セルに印加して、分極の２つの状
   態のうちの第１の方向の分極状態に分極する第１のパル
   ス印加手段と、 前記第１のパルスとは逆極性の電圧を有する第２のパル
   スを前記記憶セルに印加して、前記第１の方向の分極を
   有するドメインと、前記第１の方向とは逆方向の第２の
   方向の分極を有するドメインとが混合した部分分極状態
   を作成する第２のパルス印加手段と、 前記第２のパルスによって前記部分分極状態を制御して
   アナログ記録を行なうアナログ記録手段と、 を具備したことを特徴とする強誘電体メモリ。
2. 【請求項２】 音声または画像等のアナログ信号を入力
   する入力端子と、 この入力端子から入力されたアナログ信号を信号変換す
   る前処理手段と、 強誘電体薄膜を用いたメモリセルで構成され、前記前処
   理手段からの出力信号をアナログ信号の状態で記録する
   ための強誘電体メモリ領域と、 この強誘電体メモリ領域から出力される信号を入力信号
   と同一となるように信号処理する後処理手段と、 この後処理手段からの出力信号を外部に取り出す出力端
   子と、 前記前処理手段と、前記強誘電体メモリ領域と、前記後
   処理手段とを相互に制御する制御手段と、 を具備したことを特徴とする強誘電体記録装置。
3. 【請求項３】 音声または画像等のアナログ信号を入力
   する入力端子と、 この入力端子から入力されたアナログ信号を信号変換す
   る前処理手段と、 強誘電体薄膜を用いたメモリセルで構成され、前記前処
   理手段からの出力信号をアナログ信号の状態で記録する
   ための強誘電体メモリ領域と、 この強誘電体メモリ領域から出力される信号を入力信号
   と同一となるように信号処理する後処理手段と、 この後処理手段からの出力信号を外部に取り出す出力端
   子と、 前記前処理手段と、前記強誘電体メモリ領域と、前記後
   処理手段とを相互に制御する制御手段と、 この制御手段を制御する１つ以上の端子と、 クロック回路と、 このクロック回路を用いた時間分割回路と、 この時間分割回路によって制御されるＸＹ−アドレス回
   路及び読み出し／書き込み回路と、 を具備したことを特徴とする強誘電体記録装置。