KR20080066062A - Ｅｐｒｏｍ 셀 - Google Patents

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트루디 엘 벤자민
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휴렛-팩커드 디벨롭먼트 컴퍼니, 엘 피
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Abstract

본 발명에 따른 EPROM 셀(70)은 소스 및 드레인 영역(76, 74)을 갖는 반도체 기판(52)과, 제 1 금속층(60)과 전기적으로 상호접속된 반도체 폴리실리콘층(56)을 포함하는 플로팅 게이트(72)와, 제 2 금속층을 포함하는 제어 게이트(64)를 포함한다. 플로팅 게이트(72)는 소스(76) 및 드레인(74) 영역에 인접하게 배치되어 있으며 제 1 유전체층(54)에 의해 반도체 기판(52)으로부터 분리되며, 제어 게이트의 제 2 금속층(64)은 제 1 금속층과 제 2 금속층 사이의 제 2 유전체층(62)을 통해 제 1 금속층(60)에 용량 결합된다.

Description

ＥＰＲＯＭ 셀{EPROM CELL WITH DOUBLE-LAYER FLOATING GATE}
프로그램 가능한 판독 전용 메모리(PROM; programmable read-only memory) 칩은 공지되어 있으며 다양한 컴퓨터 장치에서 널리 사용되고 있다. 종래의 PROM 칩은 행(low) 및 열(column)을 형성하는 금속 도체의 그리드를 포함한다. 행 및 열은 유전층에 의해 분리된 여러 층의 칩 상에 형성되며, 처음에 각각의 행/열 교차부를 상호접속하는 도전성 퓨즈를 포함한다. 각각의 교차부는 1 비트를 제공한다. 칩을 프로그램하기 위해, 비교적 높은 전류가 소정의 퓨즈에 선택적으로 라우팅되어 이들을 녹인다. 회로의 이진 로직에서, 퓨즈가 잔존하는 교차부는 1의 값을 갖는 반면에, 퓨즈가 녹아버린 교차부는 0의 값을 제공한다.
수정된 유형의 PROM 칩이 또한 공지되어 있다. 어레이보다는 비트들을 개별적으로 처리할 수 있으며 상이한 퓨즈 기술을 이용하는 부의 채널(negative-channel) 금속 산화물 반도체(NMOS) 칩이 개발되었다. 이러한 비표준 PROM 칩은 잉크젯 프린트헤드 등에 사용된다. 표준 PROM 기술과의 차이에도 불구하고, NMOS 칩은 기본적으로는 동일한 방식으로 프로그램되고 사용된다. 각각의 비트를 원하는 이진 상태로 프로그램하기 위해 퓨즈들이 선택적으로 녹는다.
이런 방법으로 ROM 칩을 프로그래밍하고 사용하는 것은 몇 가지 단점을 갖는 다. 칩이 처음에 부적절하게 프로그램되면, 그것을 수정할 방법이 없고, 칩을 폐기해야 한다. 또한, 퓨즈들이 비교적 크고, 신뢰할 수 없다. 예를 들어 잉크젯 프린트헤드 회로에서, 퓨즈는 프로그래밍 동안 잉크젯 오리피스층(orifice layer)에 손상을 줄 수 있고, 퓨즈가 녹아버린 후에, 퓨즈로부터의 금속 잔해가 잉크 속으로 들어가서 펜이 막히게 하거나 또는 결과적으로 인쇄 품질을 떨어뜨린다.
최근에, 전기적으로 프로그램가능한 판독 전용 메모리(EPROM) 장치가 또한 개발되었다. 통상의 PROM 칩과 달리, EPROM 칩은 퓨즈를 포함하지 않는다. 통상의 ROM 칩과 같이, EPROM은 행 및 열의 도전성 그리드를 포함한다. 각 교차부에서의 셀은 유전체로 작용하는 얇은 산화물층에 의해 서로로부터 분리되는 두 개의 게이트를 갖는다. 이들 중 하나의 게이트를 플로팅 게이트라고 하고, 다른 하나를 제어 게이트 또는 입력 게이트라고 한다. 행에 대한 플로팅 게이트의 유일한 링크는 제어 게이트를 통해서이다. 빈 EPROM은 모든 게이트가 완전히 개방된 경우이며, 각 셀은 1의 값을 갖는다. 즉, 플로팅 게이트는 처음에는 전하를 갖지 않는데, 이 때문에 임계 전압이 낮아진다.
비트의 값을 0으로 변경하기 위해, 프로그래밍 전압(예를 들어 10 내지 16 볼트)이 제어 게이트와 드레인에 인가된다. 이 프로그래밍 전압은 여기된 전자를 플로팅 게이트로 잡아당기며, 이로 인해 임계 전압이 높아진다. 여기된 전자는 얇은 산화물층의 다른 쪽으로 진행하여 포획되며, 그 곳에 부의 전하를 제공한다. 이들 음으로 대전된 전자는 제어 게이트와 플로팅 게이트 사이에 장벽으로 작용한다. EPROM 셀을 사용하는 동안에, 셀 센서는 셀의 임계 전압을 감시한다. 임계 전압이 로우이면(임계 레벨보다 낮으면), 셀은 1의 값을 갖는다. 임계 전압이 하이이면(임계 레벨보다 높으면), 셀은 0의 값을 갖는다.
EPROM 셀은 각 교차부에 두 개의 게이트를 갖기 때문에, EPROM 칩은 표준 NMOS 또는 PROM 칩에 비해 부가적인 층을 요구한다. 결국, EPROM 회로를 동일 애플리케이션에 적용함으로써 NMOS 회로 내의 퓨즈의 단점들 중 일부가 제거될 수 있지만, EPROM 셀을 사용하면 칩이 부가적인 층을 구비해야 하므로, 칩의 제조 비용 및 복잡성이 증가하거나 또는 별개의 EPROM 칩이 제공되어야 한다.
도 1(a)는 통상의 EPROM 트랜지스터의 개략도.
도 1(b)는 통상의 EPROM의 다른 개략도.
도 2는 통상의 EPROM 칩 내의 회로층을 보여주는 단면도.
도 3은 잉크젯 프린트헤드 회로의 일실시예에서의 층을 보여주는 단면도.
도 4는 도 3에 도시된 회로층을 사용하도록 적응될 수 있는 EPROM 트랜지스터의 일실시예의 개략도.
도 5는 도 4의 EPROM 트랜지스터를 프로그래밍하는 회로의 개략도.
도 6은 수정층 EPROM 트랜지스터의 일실시예를 포함하는 EPROM의 개략도.
본 발명의 여러 특징 및 이점들은 본 발명의 특징들을 예시한 첨부 도면을 참고로 한 이하의 상세한 설명으로부터 명확해질 것이다.
이하에서는 도면에 도시된 예시적인 실시예를 참고할 것이며, 여기서는 특정 언어를 사용하여 설명할 것이다. 그러나, 이러한 설명이 본 발명의 범위를 한정하는 것은 아니다. 본 명세서에서 설명하는 본 발명의 특징들의 수정 및 다른 변형과, 당업자에 의한 본 명세서에서 설명된 본 발명의 원리의 부가적인 응용은 본 발명의 범위 내에서 고려될 것이다.
본 발명자는 전기적으로 프로그램 가능한 판독 전용 메모리(EPROM)가 잉크젯 프린트헤드 및 기타 애플리케이션과 같은 NMOS 회로에서 퓨즈를 제거하는데 사용될 수 있다는 것을 인식하였다. EPROM 셀은 퓨즈를 포함하지 않고 NMOS 비트에 대해 다수의 이점을 제공한다.
도 1(a) 및 1(b)에는 EPROM 셀 또는 비트(10)에 대한 두 개의 상이한 개략도가 도시되어 있다. EPROM 셀은 일반적으로 입력 게이트(12)(제어 게이트라고도 함)와, 플로팅 게이트(14)와, 소스(18)와 드레인(20)을 포함하는 반도체 기판(16)을 포함한다. 도 1(b)에 도시된 바와 같이, 기판은 소스 및 드레인 근방에 N+ 도핑 영역을 각각 구비하고, 그 사이에 p형 도핑 영역(22)을 포함한다. 제어 게이트 및 플로팅 게이트는 유전체 재료(24)를 사이에 두고 서로 용량 결합되며, 따라서, 제어 게이트 전압이 플로팅 게이트에 결합된다. 또한, 다른 유전체 재료층(26)이 플로팅 게이트(14)와 반도체 기판(16) 사이에 배치되어 있다.
드레인(20) 상의 고전압 바이어스는 에너제틱(energetic) "핫(hot)" 전자를 발생한다. 제어 게이트(12)와 드레인 사이의 정의 전압 바이어스는 이들 핫 전자 의 일부를 플로팅 게이트(14)로 유입시킨다. 전자가 플로팅 게이트로 유입되므로, 셀의 임계 전압, 즉 게이트/드레인이 전류를 도통시키는데 필요한 전압이 증가한다. 충분한 전자가 플로팅 게이트로 유입되면, 이들 전자는 전류 흐름을 차단하여 임계 전압이 결국 원하는 임계 전압(예를 들어 회로의 동작 전압)보다 높은 레벨로 상승할 것이다. 이 때문에 셀은 그 전압 레벨에서 전류를 차단하고, 이것이 셀의 동작 상태를 1에서 0으로 변경한다. 셀의 프로그래밍 후에, 셀 센서(도시되어 있지 않음)는 정상 동작 동안 EPROM 셀의 상태를 검출하는데 사용된다.
EPROM 셀은 각 비트 위치에서 두 개의 게이트를 포함하기 때문에, 이들 칩은 PROM 또는 NMOS 칩보다 더 많은 층을 요구한다. 도 2에는 통상의 EPROM 칩(30) 내의 층의 단면을 도시한 것이다. 반도체 실리콘 기판(32) 상에 게이트 산화물(36)이 배치되어 있다. 게이트 산화물층 상에는 폴리실리콘 재료층(38)이 배치되며, 여기서 플로팅 게이트(도 1의 14)가 형성된다. 적절한 도핑에 의해, 이 폴리실리콘 재료는 도체로서 기능한다. 게이트 산화물층(36)은 플로팅 게이트와 반도체 기판 사이의 유전체층(도 1의 26)으로서 기능한다.
플로팅 게이트층 상에는 다른 게이트 산화물 재료층(40)이 배치되는데, 이것은 다른 유전체층을 제공하고, 그 상부에는 다른 폴리실리콘층(42)이 존재하며, 여기에서 제어 게이트(도 1의 12)가 형성된다. 제어 게이트층 상에는 다른 유전체층(46)에 의해 분리된 하나 이상의 금속층(44, 48)이 배치되어 있다. 금속층은 EPROM 회로의 행 및 열 라인을 제공하며, 제어 게이트, 드레인 및 회로의 다른 구성요소들 사이에 다양한 전기 접속을 형성한다.
EPROM 회로 내의 이들 회로층은 잉크젯 프린트헤드에서 사용된 것과 같은 통상의 PROM 회로에서 볼 수 있는 층과 대조를 이룬다. 도 3에는 잉크젯 제어 PROM 칩(50) 내의 층들의 단면이 도시되어 있다. 이 칩은 반도체 기판(52)을 포함하고, 이 기판 위에 산화물층(54)(예를 들면, 이산화 규소(SiO2))과, 폴리실리콘층(56)과, 그 다음에 유전체층(58)과, 금속 1 층(60) 및 금속 2 층(64)이 존재하며, 이들 금속층들은 유전체층(62)에 의해 분리된다.
두 개의 금속층(60, 64)은 회로에 행 및 열과, 기타 다른 회로 접속을 제공한다. 이 층 구성에는 EPROM 셀의 제조에 요구되는 부가적인 폴리실리콘층 및 게이트 유전체층이 없다. 이러한 유형의 회로에서 EPROM을 구현하기 위한 이전의 시도는 부가적인 플로팅 게이트 및 게이트 유전체를 추가하는 부가적인 처리 단계를 추가하는 것에 초점이 맞추어졌다. 다른 선택사항은 별도의 EPROM 칩을 추가하는 것이다. 이들 선택사항은 모두 복잡성 및 고비용이 요구된다.
본 발명자는 층 및 비용의 추가 공정 없이, 이 PROM 칩 내의 층들을 사용하여 EPROM 기능을 제공하는 구조 및 방법을 개발하였다. 도 4에는 도 3에 도시된 잉크젯 펜 제어 칩의 기존의 층들을 사용하여 설계 및 제조된 EPROM 비트(70)의 개략도가 도시되어 있다. 이 구성은 금속 1 층(60) 및 금속 2 층(64) 사이에 용량 결합을 생성함으로써 EPROM을 구현한다. 나란히 마주보는 캐패시터 판이 금속 1 및 금속 2 층 내에 형성된다. 금속 2 층에 형성된 판은 제어 게이트를 생성한다. 이 구성에 의해, 이 층 내의 전압은 금속 1 층에 용량 결합될 것이다.
다른 유사한 평행 구조가 폴리실리콘층(56)에서 형성된다. 금속 1 층 아래에 있는 유전체층(58) 내에는 금속 1 층이 폴리실리콘층 내의 평행 구조와 전기적으로 상호접속되게 하는 정지부(break)가 생성된다. 따라서, 금속 1 층 및 폴리실리콘층이 플로팅 게이트(72)를 생성하는데, 이것은 유전체층(54)에 의해 실리콘 기판으로부터 분리된다. 이 구성에 의하면, EPROM 셀에 필요한 제어 게이트/플로팅 게이트 구조가 제공된다.
이상의 설명에서 사용된 바와 같이, "금속 1(metal 1)"층이라는 용어는 일반적으로 플로팅 게이트와 관련된 금속층을 지칭하고, "금속 2"층은 제어 게이트와 관련된 상부 금속층을 지칭한다. 그러나, 상황에 따라 청구범위에 사용된 바와 같이 "제 1 금속층" 및 "제 2 금속층"이라는 용어도 사용될 수 있다. 예를 들어, (제어 게이트로부터 시작하여) 위에서 아래로 EPROM 셀을 설명하는 경우에는, 제어 게이터(금속 2)와 관련된 금속층을 "제 1 금속층"이라 하고, 플로팅 게이트(금속 1)와 관련된 금속층을 "제 2 금속층"이라 할 수 있다. 역으로, 셀을 기판으로부터 위로 설명하는 경우에는, "제 1 금속층"이 금속 1에 해당하고, "제 2 금속층"이 금속 2에 해당할 것이다.
금속 1과 금속 2 사이의 캐패시턴스는 비교적 높을 수 있다. 본 발명자는 약 6 내지 약 7의 비교적 높은 유전 상수를 갖는 유전체층(62)용으로 실리콘 탄화물/실리콘 질화물을 사용하였다. 따라서, 금속 1 층과 금속 2 층 사이의 캐패시턴스는 약 1.5×10-16 F/㎛2의 범위 내에 있을 수 있다. 이 범위 내의 캐패시턴스로, 본 발명자는 금속 1 및 금속 2 캐패시터가 각각 약 400 ㎛2 내지 약 2500 ㎛2의 면적을 갖는 구성을 테스트하였다. 이들 테스트는 총 0.37 ㎊ 내지 0.6 ㎊의 캐패시턴스를 보여주었다.
도 5는 EPROM 트랜지스터(70)를 프로그래밍하는 회로의 개략도이다. 이 EPROM 셀의 프로그래밍은 통상의 EPROM 셀과 같이 제어 게이트(64) 및 드레인(74)에 전압 펄스를 인가함으로써 행해진다. 이것은 플로팅 게이트(72)에 적절한 양의 핫 전자를 제공하도록 행해진다. 소스와 드레인 사이의 전압은 회로의 항복 전압(breakdown voltage)에 가까운 것이 바람직하다. 항복 전압은 트랜지스터가 임계 전압(제로 볼트에서의 게이트) 아래에서 게이트와 도통하기 시작하는 (드레인) 전압이다. 일실시예에서, 본 발명자는 약 16±1 V의 전압에서 EPROM 회로를 프로그램하였는데, 여기서 회로의 항복 전압은 15V였다.
도 5의 회로에서, 제어 게이트(64)는 항복 전류를 제한하기 위해 저항(78)(예를 들어 100 옴의 저항을 가짐)을 통해 드레인(74)에 결합된다. 또한, 채널(게이트) 길이, 즉 양 게이트 아래의 채널의 길이의 물리적 크기를 조정하여 항복 전압을 수정할 수 있다. 예를 들면, 게이트 길이가 작을수록 항복 전압은 낮아질 것이다. 일실시예에서, 본 발명자는 이 목적을 위해 4 ㎛ 대신에 3.0 ㎛ 내지 3.5 ㎛의 게이트 길이를 사용하였다.
프로그래밍에 필요한 시간은 플로팅 게이트 전압, 플로팅 게이트로 유인된 핫 전자의 양, 소정의 임계 전압 변화, 총 게이트 구조 캐패시턴스 및 게이트 산화 물(기판과 플로팅 게이트 사이의 산화물)의 두께에 달려 있다. 게이트 산화물의 두께는 플로팅 게이트에 도달할 수 있는 핫 전자의 비율을 결정한다. 일실시예에서, 플로팅 게이트 전압은 5 볼트 내지 12 볼트 범위 내이지만, 다른 범위가 사용될 수도 있다. 플로팅 게이트의 전압은 제어 게이트 상의 전압과, 금속 1 및 금속 2 층의 결합비에 의존한다. 핫 전자는 임의의 게이트 산화물 두께로 제공되는 것이 바람직하지만, 게이트 산화물의 두께는 때론 주어진 칩 구성에 대해 고정될 것이다. 예를 들면, 프린트헤드 제어 칩의 일실시예에서, 게이트 산화물의 두께는 700 Å으로 고정된다.
항복 전압 근방에서 보다 높은 전류로 프로그래밍이 행해질 때 프로그래밍 동안 제공되는 핫 전자의 양은 보다 많아진다. 일실시예에서, 본 발명자는 25 ㎃의 전류로 프로그래밍하였지만, 다른 전류를 사용해도 된다. 본 발명자는 또한 20 ㎃의 프로그래밍 전류를 고려하였으나, 다른 전류를 사용해도 된다. 본 발명자가 사용한 임계 전압의 범위는 3 볼트 내지 7 볼트이지만, 다른 임계 전압 범위를 사용해도 된다. 위 파라미터를 사용한 경우, 10 밀리초의 시간이 소요되었다. 그러나, 전술한 여러 파라미터가 변경될 경우에, 다른 프로그래밍 시간이 사용될 수도 있다. 예를 들어, 프로그래밍 시간은 100 ㎲ 미만으로부터 수 초(예를 들면, 4초) 의 범위일 수 있다.
EPROM 셀의 판독은 회로 내 어디에서든 셀 센서(도시되어 있지 않음)를 사용하여 임계 전압을 검출함으로써 행해진다. 임계 전압을 검출하는 것은 게이트/드레인 전압을 설정하고 대응 전류를 측정하거나 또는 전류를 설정하고 전압을 측정 함으로써 행해질 수 있다. 본 발명자는 프로그래밍 전후에 EPROM 셀의 온 저항(Ron)이 약 2배 변한다는 점을 발견하였다.
본 발명자는 실험실 설정에서 이 유형의 EPROM 셀을 구축하여 테스트하였다. 테스트 설정에서, 변경된 셀은 플로팅 게이트 전압을 감시하도록 구축되었다. 게이트와 드레인에 전압 펄스를 인가하여 EPROM 셀을 소정의 임계 전압으로 프로그램하였다. 셀을 테스트하여 게이트 전압을 감지하기 위해, 제 2 센스 트랜지스터(도시되어 있지 않음)의 게이트를 EPROM 셀의 플로팅 게이트에 접속하였다. 이것은 센스 트랜지스터의 게이트 전압이 플로팅 게이트 전압과 동일하게 한다. 제 2 트랜지스터의 온 저항(Ron)은 게이트 전압에 비례한다. 제 2 트랜지스터의 온 저항을 감시함으로써, 플로팅 게이트 전압을 판정할 수 있다.
도 6에는 본 명세서에 개시된 수정된 층의 EPROM을 사용하여 생성할 수 있는 EPROM 어레이(80)의 부분 개략도가 도시되어 있다. 이 어레이에서, EPROM 셀(82)은 행과 열로 배열된다. EPROM 셀(82)의 게이트는 모두 입력 전압(Vin)(93으로 표시되어 있음)에 결합되어 있다. EPROM 셀의 드레인들(83)은 모두 라인(90a, 90b 등)을 통해 서로 연결되어 있으며, 저항(94)과 직렬로 Vin에 연결되어 전류를 제어한다. EPROM 트랜지스터의 소스(85)는 행 트랜지스터(96)의 드레인에 결합되고, 행 트랜지스터는 소스를 통해 열 트랜지스터(98a, 98b)의 드레인에 결합된다. 행 트랜지스터(96) 및 열 트랜지스터(98)는 프로그래밍 및 판독을 위해 특정 EPROM 셀을 선택할 수 있게 한다.
행 라인(84a, 84b)은 주어진 행 내의 모든 행 선택 트랜지스터(96)의 게이트에 접속된다. 주어진 열 내의 모든 행 트랜지스터(96)의 소스는 그 열의 열 트랜지스터(98)의 드레인에 접속된다. 각각의 열 트랜지스터(98a, 98b)의 게이트는 열 라인(도시되어 있지 않음)을 통해 전압원(도시되어 있지 않음)에 접속된다. 열 트랜지스터(98a, 98b)의 소스는 그라운드와 같은 공통 전압에 접속된다. 셀을 프로그램하기 위해, 하나의 행 라인(예를 들면, 84a) 및 하나의 열 라인(예를 들면, 열 트랜지스터(98a)의 게이트)에 전압을 인가하여 셀을 선택하고, 그 후 비교적 높은 전압(Vin)(예를 들면, 16V)의 펄스를 인가한다. 셀의 상태를 감지하기 위해, 보다 낮은 입력 전압(Vin) 펄스(예를 들면, 5V)를 동일한 방법으로 인가하여, 전류를 감시한다. 이 어레이에서, 프로그래밍 시를 제외하고는 EPROM 트랜지스터의 드레인-소스 양단에 고전압이 존재하지 않는다. EPROM 트랜지스터 스위치의 드레인 및 게이트는 함께 스위치되기 때문에, 드레인-게이트 전압 커플링 문제는 없다.
본 발명자는 행 선택 트랜지스터(96)는 20 ㎃, 25㎃ 또는 그 이상과 같은 프로그래밍 전류를 처리해야 하기 때문에, 행 선택 트랜지스터(96)의 크기가 중요하다는 것을 발견하였다. 이를 위해, 본 발명자는 150 ㎛의 폭을 갖는 행 선택 트랜지스터를 사용하였다. 물론, 보다 낮은 프로그래밍 전류에 대해서는 보다 작은 크기가 사용될 수 있고, 보다 높은 전류에 대해서는 보다 큰 크기가 필요할 것이다.
동작 시에, 행 신호는 그 행 내의 모든 행 제어 트랜지스터(96)를 턴온한다. 열 신호는 선택된 열 제어 트랜지스터(98)를 턴온한다. 그 다음에 입력 전압(Vin) 이 인가되고, 턴온된 행 및 열의 셀만이 그 양단에 완전한 전압을 가질 것이다. 모든 다른 셀은 EPROM 트랜지스터의 소스를 부유시킬 것이다. 즉, EPROM 트랜지스터의 소스는 어느 고정된 전압으로 되지 않고, 다른 단자들 상의 전압으로 부유(float)할 것이다. EPROM 트랜지스터 양단에는 어떠한 전압도 존재하지 않는다. 행 제어 트랜지스터 및 열 제어 트랜지스터보다는, 각각의 EPROM 셀에 단일 제어 트랜지스터를 제공하는 것이 또한 가능하다. 이러한 구성은 셀당 하나의 제어 라인을 제공하며, 각각의 EPROM 셀의 동작이 각각의 제어 트랜지스터에 의해 제어된다. 이러한 종류의 구성은 보다 큰 물리적 크기를 갖지만, 현재 퓨즈용으로 사용되는 일부 제어 구조와 보다 직접적으로 대응한다.
본 발명자는 잉크젯 프린트헤드 내에 펜 ID 비트를 제공하는데 사용하기 위해 전술한 방법으로 2×10 EPROM 어레이를 설계하였다. 이 구성에서는, 행 및 열 신호들이 회로의 시프트 레지스터에 의해 공급될 수 있다. 즉, 행 및 열 라인을 개별적으로 구동하기보다, 각각의 값이 시프트 레지스터로 시프트되어, 시프트 레지스터 출력으로부터 구동될 수 있다. 시프트 레지스터는 2×10 어레이의 행 및 열 선택을 처리한다. 반도체 설계 분야의 당업자라면, 회로의 기하학적 구성이 다양한 방법으로 구성될 수 있다는 것을 분명히 알 수 있을 것이다.
본 발명자는 상기 설계에 기초하여 4 비트 어레이를 구축하여 프로그램하였다. 프로그래밍 후에, EPROM 셀은 1년 이상 전하를 유지하였다.
본 명세서에 개시되어 있는 수정된 층의 EPROM의 신뢰도 및 수명은 다수의 인자에 의존한다. 플로팅 게이트 및 게이트 유전체 구조를 제공하는 층들은 유형 및 두께가 EPROM 회로에 통상 사용되는 것과 상이하기 때문에, 결과적인 설계의 일부 측면은 그 강인성(robustness)에 영향을 미친다. 예를 들어, 도 3 및 4와 전술한 재료를 참조하면, 이 EPROM 셀(70)의 제어 게이트(64) 및 플로팅 게이트(72)는 종래의 EPROM 회로 내의 대응 구조보다 더 크다. 이것은, 부분적으로는, 제어 게이트 및 플로팅 게이트를 분리하는 비교적 높은 유전체 두께의 유전체층(62) 때문이다. 층들 간의 누설은 게이트 구조가 클수록 일어날 가능성이 높고, 플로팅 게이트 상의 전하의 수명에 영향을 미친다.
또한, 층들의 평탄성이 이들의 성능에 영향을 미칠 수 있다. 층 표면에 약간의 기복이 있어 여러 층들의 두께에 변화가 발생하면, 층들 사이에 전하 농도 및 누설이 발생할 수 있다. 도 3에 도시된 PROM 칩의 층들로 구성된 펜 제어 회로에서는, 예를 들어 폴리실리콘층(56) 및 인접한 유전체층(54, 58)의 두께 및 평탄성이 PROM 회로의 동작에 치명적이지는 않다. 이 요인은 이들 층을 형성하는데 적용된 품질 제어 수준에 영향을 미친다. 그러나, EPROM 회로에서는, 이들 요인이 보다 큰 효과를 갖는다.
그러나, 낮은 수준의 신뢰도가 허용될 수 있는 경우, 이 구성은 품질 제어를 높일 필요가 없이 사용될 수 있다. 이것은 잉크젯 펜에 대해 그러하다. 잉크젯 펜의 설계 수명은 일반적으로 대략 18 개월인데, 이는 주로 잉크젯 카트리지가 일반적으로 제조 직후에 판매되어, 펜이 사용되어 버리게 되기 때문이다. 따라서, EPROM 셀이 그 기간 동안 전하를 안정적으로 유지할 수 있으면, 디바이스가 원하는 대로 작동하지 않을 가능성은 거의 없다. 그러나, 이 동일 구조는 층들의 평탄도 와 두께에 대해 보다 큰 제어를 함으로써 보다 높은 신뢰도가 요구되는 다른 응용분야에 효과적으로 사용될 수 있다.
본 명세서에 개시된 EPROM 구조는 층들 및 비용을 추가하는 공정 없이 많은 유형의 회로에서 퓨즈를 대체할 수 있다. 이 구성은 종래의 EPROM 셀보다 더 크지만 퓨즈보다는 더 작은 셀을 제공한다. 이런 방법으로 구성된 EPROM 셀은 다른 목적으로 사용될 수도 있다. 플로팅 게이트 상의 전하는 누적되므로, 이 구성은 누적 양을 저장하는데 사용될 수 있다. 예를 들면, 잉크젯 프린트헤드에서, EPROM 셀은 인쇄된 페이지의 수를 추적하거나 또는 다른 목적으로 연속적으로 재프로그램될 수 있다. EPROM 셀의 프로그래밍은 셀의 임계 전압을 수정하므로, 이들 셀의 연속적인 프로그래밍은 가변하는 시간 지연을 발생하는 것과 같이 아날로그 회로를 제어하는데 사용될 수 있다. 다른 응용들도 가능하다.
전술한 구성들은 본 발명의 원리를 적용한 것을 설명한 것이다. 당업자라면, 청구범위에 개시한 본 발명의 원리 및 개념으로부터 벗어나지 않고 수많은 변형예들이 이루어질 수 있음을 알 수 있을 것이다.

Claims (10)

  1. EPROM 셀로서,
    소스 및 드레인 영역을 갖는 반도체 기판과,
    상기 소스 및 드레인 영역에 인접하게 배치되어 있으며 제 1 유전체층에 의해 상기 반도체 기판으로부터 분리된 플로팅 게이트 -상기 플로팅 게이트는 제 1 금속층과 전기적으로 상호접속된 반도체 폴리실리콘층을 포함함- 와,
    제 2 금속층을 포함하며, 상기 제 1 금속층과 제 2 금속층 사이에 배치되어 있는 제 2 유전체 재료를 통해 상기 제 1 금속층에 용량 결합된 제어 게이트
    를 포함하는 EPROM 셀.
  2. 제 1 항에 있어서,
    상기 제 1 유전체 재료는 이산화 규소를 포함하는
    EPROM 셀.
  3. 제 1 항에 있어서,
    상기 제 2 유전체 재료는 실리콘 탄화물/실리콘 질화물을 포함하는
    EPROM 셀.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 금속층은 약 1.5×10-16 F/㎛2의 캐패시턴스를 갖는
    EPROM 셀.
  5. 제 1 항에 있어서,
    상기 반도체 폴리실리콘층은 스퀘어당 약 30 옴의 저항을 갖도록 도핑되는
    EPROM 셀.
  6. 제 1 항에 있어서,
    상기 반도체 폴리실리콘층과 상기 제 1 도전성 금속층 사이에 배치된 제 3 유전체층을 더 포함하고,
    상기 제 1 도전성 금속층은 상기 제 3 유전체층에 형성된 갭을 통해 상기 반도체 폴리실리콘층과 접촉하는
    EPROM 셀.
  7. 제 1 항에 있어서,
    상기 셀의 상기 플로팅 게이트 전압의 범위는 약 5 볼트 내지 약 12 볼트인
    EPROM 셀.
  8. 제 1 항에 있어서,
    상기 셀의 임계 전압의 범위는 약 3 볼트 내지 약 7 볼트인
    EPROM 셀.
  9. 제 1 항에 있어서,
    상기 플로팅 게이트에 인가된 프로그래밍 전하가 누적되어, 상기 셀이 누적 값을 저장하도록 연속적으로 대전될 수 있는
    EPROM 셀.
  10. 제 1 항에 있어서,
    상기 셀은 약 25 mA의 프로그래밍 전류를 수용하도록 구성되는
    EPROM 셀.
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