JPH07302851A - 不揮発性メモリの製造方法 - Google Patents
不揮発性メモリの製造方法Info
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- JPH07302851A JPH07302851A JP6093153A JP9315394A JPH07302851A JP H07302851 A JPH07302851 A JP H07302851A JP 6093153 A JP6093153 A JP 6093153A JP 9315394 A JP9315394 A JP 9315394A JP H07302851 A JPH07302851 A JP H07302851A
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- JP
- Japan
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- oxide film
- silicon substrate
- gate
- tunnel oxide
- memory cells
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Abstract
(57)【要約】
【目的】 メモリセル間でデータ書き込み・消去時間に
ばらつきのないフラッシュＥＥＰＲＯＭの製造方法を提
供する。 【構成】 シリコン基板１１の表面を、ＲＣＡ洗浄した
後、１％Ｈ2Ｏ2添加した０．１％ＨＦで処理し、シリコ
ン基板１１表面の微細な突起部１１Ａを除去して平坦化
させる。その後、ドライＯ2酸化を行ってトンネル酸化
膜１２を形成する。この表面処理を行ったことにより、
トンネル酸化膜１２とシリコン基板１１との界面は、平
坦な面となり電界集中が起こる突起部の発生を防止する
ことが可能となる。このため、メモリセル間でデータ書
き込み・消去時間のばらつきのないフラッシュＥＥＰＲ
ＯＭを実現することができる。
ばらつきのないフラッシュＥＥＰＲＯＭの製造方法を提
供する。 【構成】 シリコン基板１１の表面を、ＲＣＡ洗浄した
後、１％Ｈ2Ｏ2添加した０．１％ＨＦで処理し、シリコ
ン基板１１表面の微細な突起部１１Ａを除去して平坦化
させる。その後、ドライＯ2酸化を行ってトンネル酸化
膜１２を形成する。この表面処理を行ったことにより、
トンネル酸化膜１２とシリコン基板１１との界面は、平
坦な面となり電界集中が起こる突起部の発生を防止する
ことが可能となる。このため、メモリセル間でデータ書
き込み・消去時間のばらつきのないフラッシュＥＥＰＲ
ＯＭを実現することができる。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性メモリの製
造方法に関し、特にトンネル酸化膜を有するフラッシュ
ＥＥＰＲＯＭ（一括消去型電気的消去及び書き込み可能
な読み出し専用メモリ）の製造方法に係る。
造方法に関し、特にトンネル酸化膜を有するフラッシュ
ＥＥＰＲＯＭ（一括消去型電気的消去及び書き込み可能
な読み出し専用メモリ）の製造方法に係る。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来、
この種の不揮発性メモリとしては、図３に示すようなフ
ラッシュＥＥＰＲＯＭが知られている。同図に示すよう
に、このメモリは、シリコン基板１の表面に素子間分離
膜２を形成し、シリコン基板の表面にトンネル酸化膜３
を熱酸化により形成している。次に、浮遊ゲート４、シ
リコン酸化膜５、コントロールゲート６を、材料膜の積
層及びパターニング等を行って形成し、イオン注入にて
ソース・ドレイン拡散層７を形成している。このメモリ
では、トンネル酸化膜３を介してエレクトロンを浮遊ゲ
ート４に供給するようになっている。このようにＦＮ
（fowler nordheim）トンネリングによりデータの書き
込み消去を行うＦＮ方式のフラッシュＥＥＰＲＯＭで
は、半導体基板から浮遊ゲートへの電子注入（データ書
き込みとする）、浮遊ゲートから半導体基板への電子放
出（データ消去とする）の特性のばらつきを抑えること
が重要な課題となっている。このようなばらつきを抑え
ることは、とくに浮遊ゲートから半導体基板への電子放
出時に重要であり、例えば多数のメモリセルを一括して
消去する場合では、特性のばらつきが大きいと、消去の
遅いメモリセルが完全に消去されないうちに、消去の速
いメモリセルが過剰に消去され、メモリセルトランジス
タが導通してしまうという問題がある。
この種の不揮発性メモリとしては、図３に示すようなフ
ラッシュＥＥＰＲＯＭが知られている。同図に示すよう
に、このメモリは、シリコン基板１の表面に素子間分離
膜２を形成し、シリコン基板の表面にトンネル酸化膜３
を熱酸化により形成している。次に、浮遊ゲート４、シ
リコン酸化膜５、コントロールゲート６を、材料膜の積
層及びパターニング等を行って形成し、イオン注入にて
ソース・ドレイン拡散層７を形成している。このメモリ
では、トンネル酸化膜３を介してエレクトロンを浮遊ゲ
ート４に供給するようになっている。このようにＦＮ
（fowler nordheim）トンネリングによりデータの書き
込み消去を行うＦＮ方式のフラッシュＥＥＰＲＯＭで
は、半導体基板から浮遊ゲートへの電子注入（データ書
き込みとする）、浮遊ゲートから半導体基板への電子放
出（データ消去とする）の特性のばらつきを抑えること
が重要な課題となっている。このようなばらつきを抑え
ることは、とくに浮遊ゲートから半導体基板への電子放
出時に重要であり、例えば多数のメモリセルを一括して
消去する場合では、特性のばらつきが大きいと、消去の
遅いメモリセルが完全に消去されないうちに、消去の速
いメモリセルが過剰に消去され、メモリセルトランジス
タが導通してしまうという問題がある。
【０００３】このような問題の対策として、ベリファイ
を行いながら短いパルスを印加していくという方法があ
る。しかし、この方法では、ベリファイの動作を入れる
ため消去に時間がかかると共に、その回路を組み込む必
要があるため回路構造が複雑となるなどの問題がある。
上記したようなメモリセル間での消去の速さのばらつき
の要因は幾つかあるが、書き込み時のばらつきもその要
因の一つである。つまり、書き込み時のしきい値電圧
（Ｖｔｈ）シフト（電子注入レベル）が異なれば、その
後の消去に要する時間も変わってくる。よって、ＦＮト
ンネリングによりデータの書き込み消去を行うフラッシ
ュＥＥＰＲＯＭでは、メモリセルを消去する時の特性の
ばらつきだけでなく、書き込み時のばらつきをも抑える
ことが重要である。これらのばらつきは、特に、トンネ
ル酸化膜とシリコン基板との界面の結晶状態等の分子レ
ベルの荒れ（マイクロラフネス）に因るものであると考
えられる。図４は、Ｓｉ結晶でなるシリコン基板１と、
ＳｉＯ2でなるトンネル酸化膜３と、ポリシリコンでな
る浮遊ゲート４との界面を示した拡大断面図である。同
図から判るように、シリコン基板１とトンネル酸化膜３
との界面、トンネル酸化膜３と浮遊ゲート４との界面
は、平坦ではなく細かい凹凸が形成されている。シリコ
ン基板１とトンネル酸化膜３との界面では、特にシリコ
ン基板１から浮遊ゲート４側に向けて突出する突起部ａ
で電界集中が起こり易く、また凹凸により部分的に酸化
膜が薄くなっていることなどに起因して書き込み時のば
らつきが生じている。
を行いながら短いパルスを印加していくという方法があ
る。しかし、この方法では、ベリファイの動作を入れる
ため消去に時間がかかると共に、その回路を組み込む必
要があるため回路構造が複雑となるなどの問題がある。
上記したようなメモリセル間での消去の速さのばらつき
の要因は幾つかあるが、書き込み時のばらつきもその要
因の一つである。つまり、書き込み時のしきい値電圧
（Ｖｔｈ）シフト（電子注入レベル）が異なれば、その
後の消去に要する時間も変わってくる。よって、ＦＮト
ンネリングによりデータの書き込み消去を行うフラッシ
ュＥＥＰＲＯＭでは、メモリセルを消去する時の特性の
ばらつきだけでなく、書き込み時のばらつきをも抑える
ことが重要である。これらのばらつきは、特に、トンネ
ル酸化膜とシリコン基板との界面の結晶状態等の分子レ
ベルの荒れ（マイクロラフネス）に因るものであると考
えられる。図４は、Ｓｉ結晶でなるシリコン基板１と、
ＳｉＯ2でなるトンネル酸化膜３と、ポリシリコンでな
る浮遊ゲート４との界面を示した拡大断面図である。同
図から判るように、シリコン基板１とトンネル酸化膜３
との界面、トンネル酸化膜３と浮遊ゲート４との界面
は、平坦ではなく細かい凹凸が形成されている。シリコ
ン基板１とトンネル酸化膜３との界面では、特にシリコ
ン基板１から浮遊ゲート４側に向けて突出する突起部ａ
で電界集中が起こり易く、また凹凸により部分的に酸化
膜が薄くなっていることなどに起因して書き込み時のば
らつきが生じている。
【０００４】本発明が解決しようとする課題は、トンネ
ル酸化膜とシリコン基板との界面でのマイクロラフネス
を抑制して、データの書き込み・消去時のＦＮトンネリ
ングのメモリセル毎の特性のばらつきを抑えるには、ど
のような手段を講じればよいかという点にある。
ル酸化膜とシリコン基板との界面でのマイクロラフネス
を抑制して、データの書き込み・消去時のＦＮトンネリ
ングのメモリセル毎の特性のばらつきを抑えるには、ど
のような手段を講じればよいかという点にある。
【０００５】
【課題を解決するための手段】そこで、この発明は、半
導体基板上に第１ゲート酸化膜を形成し、この第１ゲー
ト酸化膜上に浮遊ゲートを形成し、浮遊ゲート上に第２
ゲート酸化膜を介してコントロールゲートを形成する不
揮発性メモリの製造方法において、前記半導体基板表面
にＲＣＡ洗浄処理を施し、次いで過酸化水素を添加した
フッ酸で処理を施した後に、前記第１ゲート酸化膜を形
成することを、その解決手段としている。そして、第１
ゲート酸化膜が書き込みにＦＮトンネリングを用いるフ
ラッシュＥＥＰＲＯＭのトンネル酸化膜である場合に、
上記解決手段を適用する。また、上記第１ゲート酸化膜
をアンモニア雰囲気中で熱処理した後、酸化処理を行っ
て形成することを、解決手段とする。
導体基板上に第１ゲート酸化膜を形成し、この第１ゲー
ト酸化膜上に浮遊ゲートを形成し、浮遊ゲート上に第２
ゲート酸化膜を介してコントロールゲートを形成する不
揮発性メモリの製造方法において、前記半導体基板表面
にＲＣＡ洗浄処理を施し、次いで過酸化水素を添加した
フッ酸で処理を施した後に、前記第１ゲート酸化膜を形
成することを、その解決手段としている。そして、第１
ゲート酸化膜が書き込みにＦＮトンネリングを用いるフ
ラッシュＥＥＰＲＯＭのトンネル酸化膜である場合に、
上記解決手段を適用する。また、上記第１ゲート酸化膜
をアンモニア雰囲気中で熱処理した後、酸化処理を行っ
て形成することを、解決手段とする。
【０００６】
【作用】この発明においては、半導体基板表面をＲＣＡ
洗浄した後に、過酸化水素を添加したフッ酸で処理を行
うことにより、半導体基板表面の平坦性を向上させる作
用がある。このように半導体基板表面が平坦になると第
１ゲート酸化膜を熱酸化処理で形成した際に、表面から
均一に酸化されていくため、第１ゲート酸化膜と半導体
基板との界面も平坦性が高くなり、また、第１ゲート酸
化膜の膜厚も各メモリセル間で均一となる。このため界
面に電界集中を起こし易い凹凸が生じないため、メモリ
セル間でのデータの書き込み・消去の速さが均一とな
り、メモリセルの特性のばらつきを抑えることが可能と
なる。特に、ＦＮトンネリングを用いて書き込みを行う
フラッシュＥＥＰＲＯＭでは、第１ゲート酸化膜である
トンネル酸化膜と半導体基板との界面状態が改善されて
メモリセルの特性のばらつきを抑制する作用がある。さ
らに、第１ゲート酸化膜をアンモニア雰囲気中で熱処理
したシリコン窒化酸化膜とすることにより、この第１ゲ
ート酸化膜の膜質の劣化を防止し、耐圧を向上させる作
用を奏する。
洗浄した後に、過酸化水素を添加したフッ酸で処理を行
うことにより、半導体基板表面の平坦性を向上させる作
用がある。このように半導体基板表面が平坦になると第
１ゲート酸化膜を熱酸化処理で形成した際に、表面から
均一に酸化されていくため、第１ゲート酸化膜と半導体
基板との界面も平坦性が高くなり、また、第１ゲート酸
化膜の膜厚も各メモリセル間で均一となる。このため界
面に電界集中を起こし易い凹凸が生じないため、メモリ
セル間でのデータの書き込み・消去の速さが均一とな
り、メモリセルの特性のばらつきを抑えることが可能と
なる。特に、ＦＮトンネリングを用いて書き込みを行う
フラッシュＥＥＰＲＯＭでは、第１ゲート酸化膜である
トンネル酸化膜と半導体基板との界面状態が改善されて
メモリセルの特性のばらつきを抑制する作用がある。さ
らに、第１ゲート酸化膜をアンモニア雰囲気中で熱処理
したシリコン窒化酸化膜とすることにより、この第１ゲ
ート酸化膜の膜質の劣化を防止し、耐圧を向上させる作
用を奏する。
【０００７】
【実施例】この発明は、不揮発性メモリの製造方法にお
いて、トンネル（ゲート）酸化の前処理として、ＲＣＡ
洗浄の後に過酸化水素（Ｈ2Ｏ2）を添加したフッ酸（Ｈ
Ｆ）でシリコン基板の表面を処理することにより、トン
ネル酸化膜とシリコン基板との界面のマイクロラフネス
の発生を抑制して、データの書き込み・消去時のＦＮト
ンネリングのメモリセル毎の特性のばらつきを抑えるよ
うにしたものである。
いて、トンネル（ゲート）酸化の前処理として、ＲＣＡ
洗浄の後に過酸化水素（Ｈ2Ｏ2）を添加したフッ酸（Ｈ
Ｆ）でシリコン基板の表面を処理することにより、トン
ネル酸化膜とシリコン基板との界面のマイクロラフネス
の発生を抑制して、データの書き込み・消去時のＦＮト
ンネリングのメモリセル毎の特性のばらつきを抑えるよ
うにしたものである。
【０００８】以下、この発明に係る不揮発性メモリの製
造方法の詳細を図面に示す実施例に基づいて説明する。
なお、本実施例は、フラッシュＥＥＰＲＯＭの製造に本
発明を適用したものである。
造方法の詳細を図面に示す実施例に基づいて説明する。
なお、本実施例は、フラッシュＥＥＰＲＯＭの製造に本
発明を適用したものである。
【０００９】まず、シリコン基板１１のＲＣＡ洗浄およ
び表面処理を行う。このシリコン基板１１は、Ｐ型Ｓｉ
（格子面１００）でなる。また、このＲＣＡ洗浄は、酸
系洗浄液のＳＣ−２（ＨＣｌ／Ｈ2Ｏ2）と希フッ酸（Ｈ
Ｆ／Ｈ2Ｏ）とを組み合わせたものである。この洗浄に
よって、シリコン基板表面のパーティクルや金属イオン
等を除去する。しかし、図１（Ａ）に示すように、通常
のシリコン基板１１の表面は、微細な突起部１１Ａが形
成されている。このため、突起部１１Ａを除去して基板
表面を平坦化するため、過酸化水素（Ｈ2Ｏ2）を添加し
たフッ酸（ＨＦ）で表面処理を行う。この表面処理によ
り、シリコン基板１１の表面は図１（Ｂ）に示すよう
に、突起部１１Ａが除去されて、分子レベルで平坦化さ
れる。本実施例では、特に処理液として、１％過酸化水
素を添加した０．１％ＨＦを用いた。
び表面処理を行う。このシリコン基板１１は、Ｐ型Ｓｉ
（格子面１００）でなる。また、このＲＣＡ洗浄は、酸
系洗浄液のＳＣ−２（ＨＣｌ／Ｈ2Ｏ2）と希フッ酸（Ｈ
Ｆ／Ｈ2Ｏ）とを組み合わせたものである。この洗浄に
よって、シリコン基板表面のパーティクルや金属イオン
等を除去する。しかし、図１（Ａ）に示すように、通常
のシリコン基板１１の表面は、微細な突起部１１Ａが形
成されている。このため、突起部１１Ａを除去して基板
表面を平坦化するため、過酸化水素（Ｈ2Ｏ2）を添加し
たフッ酸（ＨＦ）で表面処理を行う。この表面処理によ
り、シリコン基板１１の表面は図１（Ｂ）に示すよう
に、突起部１１Ａが除去されて、分子レベルで平坦化さ
れる。本実施例では、特に処理液として、１％過酸化水
素を添加した０．１％ＨＦを用いた。
【００１０】次に、従来と同様に、ＬＯＣＯＳ技術を用
いて、素子間分離膜（図示省略する）を形成した後、例
えば、９５０℃で、窒素（Ｎ2）希釈のＯ2によるドライ
酸化を行い、図１（Ｃ）に示すような第１ゲート酸化膜
としてのトンネル酸化膜１２を形成する。このトンネル
酸化膜１２は、シリコン基板１１の表面が平坦であるた
め、表面から均一に酸化され、その膜厚も均一となり、
シリコン基板１１との界面も平坦になる。
いて、素子間分離膜（図示省略する）を形成した後、例
えば、９５０℃で、窒素（Ｎ2）希釈のＯ2によるドライ
酸化を行い、図１（Ｃ）に示すような第１ゲート酸化膜
としてのトンネル酸化膜１２を形成する。このトンネル
酸化膜１２は、シリコン基板１１の表面が平坦であるた
め、表面から均一に酸化され、その膜厚も均一となり、
シリコン基板１１との界面も平坦になる。
【００１１】その後、浮遊ゲートを形成するためのポリ
シリコン膜１３をＣＶＤ法にて堆積させ、第２ゲート酸
化膜、コントロールゲートを形成するためのポリシリコ
ン膜を順次形成し、ゲート部のパターニングを行う。そ
の後、従来と同様に層間絶縁膜の形成や配線の形成等を
行ってフラッシュＥＥＰＲＯＭの製造が完了する。
シリコン膜１３をＣＶＤ法にて堆積させ、第２ゲート酸
化膜、コントロールゲートを形成するためのポリシリコ
ン膜を順次形成し、ゲート部のパターニングを行う。そ
の後、従来と同様に層間絶縁膜の形成や配線の形成等を
行ってフラッシュＥＥＰＲＯＭの製造が完了する。
【００１２】このようにトンネル酸化膜１２を形成する
前に、上記表面処理を施したことにより、Ｓｉ表面では
ＳｉＨ2結合が支配的となり、表面平坦性が向上する。
このため、形成されるトンネル酸化膜１２の表面も平坦
であり、ポリシリコン膜１３との界面も平坦となる。ま
た、Ｓｉ面から均一に酸化されるため、トンネル酸化膜
１２の膜厚と膜質が均一となり、シリコン基板１１とト
ンネル酸化膜１２との界面も突起部のない平坦な面とな
る。このため、フラッシュＥＥＰＲＯＭにおけるデータ
の書き込みの速さがメモリセル間で均一となる。従っ
て、データの消去の速さもメモリセル間で均一となり、
ベリファイを随時行う必要をなくすことが可能となる。
即ち、データ書き込み時のばらつきが防止できるため、
書き込み時の各メモリセル間でのＶthシフト（電子注入
レベル）が均一となり、その後に行う消去に要する時間
もメモリセル間で均一となるわけである。
前に、上記表面処理を施したことにより、Ｓｉ表面では
ＳｉＨ2結合が支配的となり、表面平坦性が向上する。
このため、形成されるトンネル酸化膜１２の表面も平坦
であり、ポリシリコン膜１３との界面も平坦となる。ま
た、Ｓｉ面から均一に酸化されるため、トンネル酸化膜
１２の膜厚と膜質が均一となり、シリコン基板１１とト
ンネル酸化膜１２との界面も突起部のない平坦な面とな
る。このため、フラッシュＥＥＰＲＯＭにおけるデータ
の書き込みの速さがメモリセル間で均一となる。従っ
て、データの消去の速さもメモリセル間で均一となり、
ベリファイを随時行う必要をなくすことが可能となる。
即ち、データ書き込み時のばらつきが防止できるため、
書き込み時の各メモリセル間でのＶthシフト（電子注入
レベル）が均一となり、その後に行う消去に要する時間
もメモリセル間で均一となるわけである。
【００１３】上記したように、トンネル酸化膜１２とシ
リコン基板１１との界面のマイクロラフネスを抑えるこ
とがフラッシュＥＥＰＲＯＭの製造方法として重要であ
るが、このマイクロラフネスはトンネル酸化膜１２の酸
化の前処理として、通常用いられるＲＣＡ洗浄だけでな
く、その後にＨ2Ｏ2を添加したＨＦで処理したことで、
膜内の電界分布も、ＲＣＡ洗浄のみを行った従来のもの
に比較して大幅に均一化される。
リコン基板１１との界面のマイクロラフネスを抑えるこ
とがフラッシュＥＥＰＲＯＭの製造方法として重要であ
るが、このマイクロラフネスはトンネル酸化膜１２の酸
化の前処理として、通常用いられるＲＣＡ洗浄だけでな
く、その後にＨ2Ｏ2を添加したＨＦで処理したことで、
膜内の電界分布も、ＲＣＡ洗浄のみを行った従来のもの
に比較して大幅に均一化される。
【００１４】次に、図２に示す他の実施例について説明
する。図２（Ａ）及び（Ｂ）に示す工程は、上記実施例
と同様であり、ＲＣＡ洗浄を行った後、過酸化水素を添
加したフッ酸で表面処理し、シリコン基板１１の表面を
平坦化させるものである。次に、アンモニア雰囲気中で
ＲＴＮ（rapid thernal nitridation）を行い、図２
（Ｃ）に示すように、シリコン基板１１の表面にシリコ
ン窒化膜１４を形成する。続いて、ドライＯ2雰囲気中
で熱酸化を行って、シリコン窒化膜１４をトンネル窒化
酸化膜１５に変える。本実施例では、第１ゲート酸化膜
がトンネル窒化酸化膜で構成される。その後は、従来と
同様に浮遊ゲート、第２ゲート酸化膜、コントロールゲ
ート等を形成すればよい。
する。図２（Ａ）及び（Ｂ）に示す工程は、上記実施例
と同様であり、ＲＣＡ洗浄を行った後、過酸化水素を添
加したフッ酸で表面処理し、シリコン基板１１の表面を
平坦化させるものである。次に、アンモニア雰囲気中で
ＲＴＮ（rapid thernal nitridation）を行い、図２
（Ｃ）に示すように、シリコン基板１１の表面にシリコ
ン窒化膜１４を形成する。続いて、ドライＯ2雰囲気中
で熱酸化を行って、シリコン窒化膜１４をトンネル窒化
酸化膜１５に変える。本実施例では、第１ゲート酸化膜
がトンネル窒化酸化膜で構成される。その後は、従来と
同様に浮遊ゲート、第２ゲート酸化膜、コントロールゲ
ート等を形成すればよい。
【００１５】このようにして、トンネル酸化膜を窒化し
たものを形成することにより、フラッシュＥＥＰＲＯＭ
の書き込み特性、消去特性をメモリセル間で均一にする
と共に、様々なディスターブ特性、繰り返し特性等を向
上することが可能となる。
たものを形成することにより、フラッシュＥＥＰＲＯＭ
の書き込み特性、消去特性をメモリセル間で均一にする
と共に、様々なディスターブ特性、繰り返し特性等を向
上することが可能となる。
【００１６】以上、各実施例について説明したが、本発
明はこれらに限定されるものではなく、構成の要旨に付
随する各種の設計変更が可能である。
明はこれらに限定されるものではなく、構成の要旨に付
随する各種の設計変更が可能である。
【００１７】例えば、上記各実施例においては、過酸化
水素を添加したフッ酸での表面処理を、シリコン基板１
１に素子間分離膜を形成する前に施したが、素子間分離
膜を形成した後に行ってもよい。
水素を添加したフッ酸での表面処理を、シリコン基板１
１に素子間分離膜を形成する前に施したが、素子間分離
膜を形成した後に行ってもよい。
【００１８】また、上記実施例では、表面処理液とし
て、１％Ｈ2Ｏ2を添加した０．１％Ｈを用いたが、その
添加率は適宜変更可能である。
て、１％Ｈ2Ｏ2を添加した０．１％Ｈを用いたが、その
添加率は適宜変更可能である。
【００１９】さらに、上記実施例は、本発明をフラッシ
ュＥＥＰＲＯＭに適用した例であるが、ＮＡＮＤ型ＥＥ
ＰＲＯＭや強誘電体メモリなどの他の不揮発性メモリの
製造に適用しても勿論よい。
ュＥＥＰＲＯＭに適用した例であるが、ＮＡＮＤ型ＥＥ
ＰＲＯＭや強誘電体メモリなどの他の不揮発性メモリの
製造に適用しても勿論よい。
【００２０】
【発明の効果】以上の説明から明らかなように、この発
明によれば、不揮発性メモリ、特に、フラッシュＥＥＰ
ＲＯＭにおける、データの書き込み・消去に要する時間
がメモリセル間で不均一になるのを抑制する効果を奏す
る。
明によれば、不揮発性メモリ、特に、フラッシュＥＥＰ
ＲＯＭにおける、データの書き込み・消去に要する時間
がメモリセル間で不均一になるのを抑制する効果を奏す
る。
【図１】（Ａ）〜（Ｃ）は本発明の実施例の工程を示す
拡大断面図。
拡大断面図。
【図２】（Ａ）〜（Ｄ）は本発明の他の実施例の工程を
示す拡大断面図。
示す拡大断面図。
【図３】フラッシュＥＥＰＲＯＭの断面説明図。
【図４】従来のフラッシュＥＥＰＲＯＭの要部拡大断
面。
面。
１１…シリコン基板 １１Ａ…突起部 １２…トンネル酸化膜 １３…ポリシリコン膜 １４…シリコン窒化膜 １５…トンネル窒化酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/304 ３４１ Ｌ 27/115
Claims (3)
- 【請求項１】 半導体基板上に第１ゲート酸化膜を形成
し、該第１ゲート酸化膜上に浮遊ゲートを形成し、該浮
遊ゲート上に第２ゲート酸化膜を介してコントロールゲ
ートを形成する不揮発性メモリの製造方法において、 前記半導体基板表面にＲＣＡ洗浄処理を施し、次いで過
酸化水素を添加したフッ酸で処理を施した後に、前記第
１ゲート酸化膜を形成することを特徴とする不揮発性メ
モリの製造方法。 - 【請求項２】 前記第１ゲート酸化膜は、トンネル酸化
膜である請求項１記載の不揮発性メモリの製造方法。 - 【請求項３】 前記第１ゲート酸化膜は、前記半導体基
板表面に過酸化水素を添加したフッ酸で処理を施した後
に、アンモニア雰囲気中で熱処理し、続いて酸素雰囲気
中で熱処理する請求項１記載の不揮発性メモリの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6093153A JPH07302851A (ja) | 1994-05-02 | 1994-05-02 | 不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6093153A JPH07302851A (ja) | 1994-05-02 | 1994-05-02 | 不揮発性メモリの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07302851A true JPH07302851A (ja) | 1995-11-14 |
Family
ID=14074602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6093153A Pending JPH07302851A (ja) | 1994-05-02 | 1994-05-02 | 不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07302851A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009514245A (ja) | 2005-10-31 | 2009-04-02 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | 二重層フローティングゲートを備えているｅｐｒｏｍセル |
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1994
- 1994-05-02 JP JP6093153A patent/JPH07302851A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009514245A (ja) | 2005-10-31 | 2009-04-02 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | 二重層フローティングゲートを備えているｅｐｒｏｍセル |
| US9899539B2 (en) | 2005-10-31 | 2018-02-20 | Hewlett-Packard Development Company, L.P. | Modified-layer EPROM cell |
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