KR100620220B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 자세하게는 실리콘 기판 상에 터널 산화막을 적층하는 단계, SiO2막에 잉여의 산소 원자를 생성하기 위한 O2 이온 주입하는 단계, Si 이온 및 Si 본드를 SiO2로 치환하여 트랩 전하(trap charge)를 제어하기 위한 어닐링 단계, 플래쉬 소자 형성을 위한 상기 터널 산화막 상에 플로팅 게이트, 상기 플로팅 게이트 상에 유전체 ONO 막 및 상기 유전체 ONO 막상에 컨트롤 게이트를 증착하는 단계, 포토레지스트를 스트립 후, 패턴 식각(pattern etch) 및 소오스/드레인을 형성하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자 제조 방법은 터널 산화막 적층 후 O2 이온 주입을 통해서 SiO2에 주입되어 잉여의 산소 원자를 생성하고, 상기 공정 후 어닐링 공정을 진행하여 터널 산화막화 진행시 발생하는 잉여의 Si 이온 및 Si 본드를 SiO2로 치환하여 트랩 전하를 제어한다. 상기 트랩 전하를 제어하므로써, 문턱 전압(threshold voltage)이 일정하게 되어 플래쉬 소자의 프로그램 저장/지우기 문제점 및 터널 산화막의 질(quality) 향상이 이루어지는 효과가 있다.
터널 산화막, 이온 주입, 트랩 전하, 문턱 전압
Description
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자 제조 방법 단면도.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자 제조 방법 단면도.
본 발명은 반도체 소자 제조 방법 에 관한 것으로, 보다 자세하게는 터널 산화막 적층 후 O2 이온 주입을 통해서 산화막 잉여의 산소 원자를 생성하고, 상기 공정 후 어닐링 공정을 진행하여 터널 산화막 후에 이온 주입 진행시 발생하는 잉여의 Si 이온 및 Si 본드를 SiO2로 치환하여 트랩 전하를 제어하는 반도체 소자 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입력, 출력이 빠른 RAM 제품과, 한번 데이터를 입력하 면 그 상태를 유지할 수 있지만 데이터의 입력, 출력이 느린 ROM(Read Only Memory) 제품으로 크게 구분할 수 있다.
상기 ROM 제품 중에서, 전기적으로 데이터의 입력, 출력이 가능한 EEPROM(Electrically Erasable and Programmable ROM) 과 같은 플래쉬 메모리에 대한 수요가 늘고 있다. 플래쉬 메모리 장치는 회로 보드로부터 제거하지 않으면서 고속으로 전기적 소자가 가능한 EEPROM의 진보된 형태로서, F-N 터널링(Fowler-Nordheim tunneling) 또는 열 전자(hot electron)를 이용하여 전기적으로 데이터의 입력, 출력을 제어하는 구조이다. 플래쉬 메모리 장치는 메모리 셀 구조가 간단하여 단위 메모리당 제조원가가 싸고 데이터를 보존하기 위한 리프레쉬(refresh)기능이 불필요하다는 장점이 있지만, 데이터의 입력, 출력 속도가 수 ㎲에서 수 ms로서 RAM 제품의 수십 ns에 비해 현저하게 느리다는 단점이 있다.
NOR형 플래쉬 메모리 장치에서 데이터를 저장하는 메모리 셀은 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)가 적층된 스택형 게이트 구조를 갖는다. 또한, 트랜지스터의 소오스 영역은 소오스 라인에 연결되고, 드레인 영역은 비트라인에 연결된다. NOR형 플래시 메모리 셀의 동작은 프로그램(program), 소거(erase) 및 판독(read)동작으로 나뉘어진다.
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자 제조 방법 단면도이다.
먼저, 도 1a에 도시된 바와 같이 실리콘 기판(100)상에 아이솔레이션(isolation)을 위한 플래쉬 터널 산화막(tunnel oxide, 101)을 형성한다. 상기 터널 산화막(101)의 형성은 실리콘 기판(100)상에서 5nm 내지 15nm의 두께, 800℃ 내 지 1100℃의 온도로 건식 산화(dry oxidation) 또는 습식 산화(wet oxidation)을 노(furance)에서 진행하는 것이 일반적이다.
화학식 1 내지 2는 건식 산화 또는 습식 산화과정에 일어나는 반응을 화학식으로 나태낸 것이다.
다음, 도 1b에 도시된 바와 같이 플로팅 게이트로 사용할 폴리실리콘막(poly silicon, 102)을 상기 터널 산화막(101)상에 증착한다. 상기 폴리실리콘막(102)은 LPCVD(Low Pressure Chemical Vapor Deposition)에 의해 70nm 내지 170nm 두께, 600℃의 온도에서 증착된다.
다음, 도 1c에 도시된 바와 같이 유전체 ONO(Oxide-Nitride-Oxide)막(103)을 상기 폴리실리콘막(102)상에 증착한다. 상기 ONO막(103)은 LPCVD에 의해 산화막 50Å, 질화막 100Å, 산화막 100Å 두께, 600℃ 내지 700℃의 온도에서 증착된다.
다음, 도 1d에 도시된 바와 같이 컨트롤 게이트로 사용할 폴리실리콘막(104) 을 상기 유전체 ONO막(103) 상에 증착한다.
다음, 도 1e에 도시된 바와 같이 포토레지스트을 스트립한 상태에서, 패턴 식각(pattern etch)하고, 소오스/드레인(soruce/drain) 이온 주입를 실시하여 소오스/드레인을 형성한다.
산화 시에 Si- SiO2 계면(interface)에서 전이층(SiOx) 산화 반응 시 Si는 표면에서 떨어져나와 O2와 반응하여 SiO2 를 형성하는데 산화가 끝나면 계면부근에 Si 이온이 남계된다. 상기 잉여의 Si 이온과 반응이 완결되지 않은 표면의 Si 본드(bond)가 플러스(+) 전하 형태로 계면에 존재하여 터널 산화막의 트랩 전하(trap charge)로 작용한다. 상기 트랩 전하는 문턱 전압(threshold voltage, Vt)를 변화시키며, 플래쉬 소자의 프로그램(program)/지우기(erase) 문제 및 터널 산화막의 질(quality)을 저해하는 요소로 작용한다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 실리콘 기판 상에 터널 산화막을 적층한 후 O2 이온 주입하고, 어닐링 공정을 진행하여 터널 산화막화 진행시 발생하는 잉여의 Si 이온 및 Si 본드를 SiO2로 치환하여 트랩 전하를 제어한다. 상기 트랩 전하를 제어하므로써, 문턱 전압이 일정하게 되고, 플래쉬 소자의 프로그램/지우기 문제점 및 터널 산화막의 질 향상 이 이루어지는 것을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 실리콘 기판 상에 터널 산화막을 적층하는 단계, SiO2막에 잉여의 산소 원자를 생성하기 위한 O2 이온 주입하는 단계, Si 이온 및 Si 본드를 SiO2로 치환하여 트랩 전하(trap charge)를 제어하기 위한 어닐링 단계, 플래쉬 소자 형성을 위한 상기 터널 산화막 상에 플로팅 게이트, 상기 플로팅 게이트 상에 유전체 ONO 막 및 상기 유전체 ONO 막상에 컨트롤 게이트를 증착하는 단계, 포토레지스트를 스트립 후, 패턴 식각(pattern etch) 및 소오스/드레인을 형성하는 단계로 이루어진 반도체 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면(또는, 본 발명의 명세서에 첨부된 도면)을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자 제조 방법 단면도이다.
먼저, 도 2a에 도시된 바와 같이 터널 산화막(201)을 실리콘 기판(200)상에 적층을 시킨다. 상기 터널 산화막(201)은 건식 산화 또는 습식 산화 방법을 사용하여 100Å 내지 120Å의 두께로 형성한다.
다음, 도 2b에 도시된 바와 같이 상기 터널 산화막(201) 적층 후 O2을 이온 주입 시킨다. 상기 이온 주입된 O2는 SiO2에 주입되어 잉여의 산소 원자를 생성한 다. 상기 O2의 이온 주입 조건은 0.5keV 내지 1.5keV의 전압, 1E12 내지 1E15의 도즈량으로 Si 계면의 SiO2에 분포하게 한다. Si 계면 상에 이온 주입된 O2가 터널 산화막(201) 아래 산화막층(202)을 형성한다.
다음, 도 2c에 도시된 바와 같이 상기 이온 주입 후 어닐링(annealing) 공정을 진행하여 상기 터널 산화막(201)을 적층하는 단계에서 발생하는 잉여의 Si 이온 및 Si 본드를 SiO2로 치환하여 에너지 밴드 갭(energy band gap) 상에 트랩 전하를 제어한다. 상기 어닐링 조건은 N2 분위기에서 600℃ 내지 900℃ 온도, 시간은 10분 내지 50분동안 처리하여 잉여의 산소 원자을 트랩 전하를 구성하는 잉여의 Si와 반응시켜 SiO2a막으로 안정화 시킨다.
다음, 도 2d에 도시된 바와 같이 상기 어닐링 공정 후 터널 산화막(201)상에 플로팅 게이트(203),ONO막(204), 컨트롤 게이트(205)가 차례로 적층된다.
플로팅 게이트(203)는 600℃ 내지 700℃의 온도, 1000Å의 두께로 증착한다. ONO 막(204)은 600℃ 내지 700℃의 온도, 산화막 50Å 내지 55Å , 질화막 70Å 내지 75Å, 산화막 75Å 내지 80Å의 두께로 증착한다. 컨틀로 게이트(205)는 600℃ 내지 700℃의 온도, 2000Å의 두께로 증착한다. 상기 플로팅 게이트(203), ONO막(204), 컨트롤 게이트(205)는 LPCVD 방식을 이용하여 증착한다.
상기 증착 공정 후 포토레지스트를 스트립한 상태에서, 패턴 식각(pattern etch)하고, 소오스/드레인(soruce/drain)에 이온 주입를 실시하여 소오스/드레인을 형성한다.
상술한 본 발명의 실시예는 실리콘 기판 상에 터널 산화막을 적층한 후 O2을 이온 주입한다. 상기 이온 주입된 O2는 SiO2에 주입되어 잉여의 산소 원자를 생성하고, 이후 어닐링 공정을 진행하여 터널 산화막화 진행시 발생하는 잉여의 Si 이온 및 Si 본드를 SiO2로 치환하여 트랩 전하를 제어한다. 상기 트랩 전하를 제어하므로써, 문턱 전압이 일정하게 되어 플래쉬 소자의 프로그램/지우기 문제점 및 터널 산화막의 질 향상이 이루어진다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 반도체 소자 제조 방법은 터널 산화막 적층 후 O2 이온 주입을 통해서 SiO2에 주입되어 잉여의 산소 원자를 생성하고, 상기 공정 후 어닐링 공정을 진행하여 터널 산화막화 진행시 발생하는 잉여의 Si 이온 및 Si 본드를 SiO2로 치환하여 트랩 전하를 제어한다. 상기 트랩 전하를 제어하므로써, 문턱 전압이 일정하게 되어 플래쉬 소자의 프로그램/지우기 문제점 및 터널 산화막의 질 향상이 이루어지는 효과가 있다.
Claims (6)
- 반도체 소자 제조 방법에 있어서,(가) 실리콘 기판 상에 터널 산화막을 적층하는 단계;(나) SiO2 막에 잉여의 산소 원자를 생성하기 위한 이온 주입하는 단계;(다) Si 이온을 SiO2로 치환하여 트랩 전하를 제어하기 위한 어닐링 단계;(라) 플래쉬 소자 형성을 위한 상기 터널 산화막 상에 플로팅 게이트를 증착하는 단계;(마) 상기 플로팅 게이트 상에 유전체 ONO 막을 증착하는 단계;(바) 상기 유전체 ONO 막상에 컨트롤 게이트를 증착하는 단계; 및(사) 포토레지스트를 스트립 후, 패턴 식각(pattern etch) 및 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 제조 방법.
- 제 1항에 있어서,상기 (가) 단계의 터널 산화막을 100Å 내지 120Å의 두께로 적층하는 것을 특징으로 하는 반도체 제조 방법.
- 제 1항에 있어서,상기 (나) 단계의 이온 주입은 O2로 이온 주입하는 것을 특징으로 하는 반도체 제조 방법.
- 제 3항에 있어서,상기 O2 이온 주입 시 0.5keV 내지 1.5keV의 전압, 불순물 도즈량이 1E12ion/㎠ 내지 1E15ion/㎠임을 특징으로 하는 반도체 소자 제조 방법.
- 제 1항에 있어서,상기 (다) 단계의 어닐링 공정은 N2 분위기에서 600℃ 내지 900℃ 온도, 시간은 10분 내지 50분임을 특징으로 하는 반도체 소자 제조 방법.
- 제 1항에 있어서,상기 (라) 내지 (마) 단계의 증착 공정을 LPCVD 방법을 사용하는 것을 특징 으로 하는 반도체 소자 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110719 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |