KR101390977B1 - 게이트 산화물 누설 전류가 감소된 대체 금속 게이트 트랜지스터 - Google Patents

게이트 산화물 누설 전류가 감소된 대체 금속 게이트 트랜지스터 Download PDF

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Abstract

게이트 산화물 층(12)과 금속 게이트 전극(60) 사이에 보호 층(70)을 형성함에 의해 대체 금속 게이트의 감소한 누설 전류 및 얇은 유효 게이트 산화물 두께를 달성할 수 있고 그럼으로써 응력이 감소될 수 있다. 실시예들은 비정질 카본의 보호 층(70)을 형성하는 공정을 포함하는데, 이 비정질 카본 보호 층은 그 농도가 보호 층에 걸쳐서 금속 게이트 전극(60)으로부터 게이트 산화물 층(12)에 이르기까지 감소하는 금속 카바이드를 포함한다. 방법론의 실시예들은 제거가능한 게이트를 제거하고, 게이트 산화물 층 위에 비정질 카본의 층을 증착시키고, 금속 게이트 전극(60)을 형성한 후 금속 게이트 전극으로부터의 금속을 비정질 카본 층(70) 내로 확산시켜 금속 카바이드를 형성하도록 높은 온도로 열처리하는 공정을 포함한다. 실시예들은 또한 고 유전율을 갖는 게이트 산화물 층(82)과 기판(10)과의 계면 및 금속 게이트 전극(100)과의 계면에 농축 실리콘을 갖는 금속 게이트 트랜지스터들을 포함한다.

Description

게이트 산화물 누설 전류가 감소된 대체 금속 게이트 트랜지스터{REPLACEMENT METAL GATE TRANSISTORS WITH REDUCED GATE OXIDE LEAKAGE}
본 발명은 금속 게이트 전극들을 구비함과 아울러 게이트 산화물 누설 전류가 감소된 반도체 디바이스에 관한 것이다. 본 발명은 특히 서브마이크론 설계 특성(submicron design features)을 갖는 고속 반도체 디바이스에 적용가능하다.
수억 개의 회로 소자들(예를 들어, 트랜지스터)를 단일 집적 회로에 집적시키는 것은, 상호연결 구조를 포함하는 회로 소자들의 물리적 크기를 크게 스케일감소시키거나 혹은 미세하게 소형화시키는 것을 필요로 한다. 이러한 미세 소형화는 트랜지스터 공학의 복잡도를 크게 증가시킬 수 있는데, 이러한 것에는 예컨대 그레이드된 웰 도핑(graded well-doping), 에피텍셜 웨이퍼(epitaxial wafers), 할로 주입(halo implants), 팁 주입(tip implants), 저밀도로 도핑된 드레인 구조, 소스/드레인 영역을 위한 복수 주입, 게이트 및 소스/드레인의 실리사이드화(silicidation), 그리고 다수의 측벽 스페이서들과 같은 것이 있다.
고성능을 위한 구동을 위해서는, 전력 소모의 감소를 위해 낮은 누설 전류, 다시 말해 낮은 오프-상태 전류(off-state current)와 더불어 높은 구동 전류를 필요로 하는 초소형전자 컴포넌트(microelectronic component)들의 고속 동작이 필요하다. 전형적으로, 구동 전류에서의 원하는 증가를 제공하는 구조적 파라미터 및 도핑 파라미터는 누설 전류에 부정적 영향을 미친다.
금속 게이트 전극들은, 폴리실리콘 공핍을 감소시키고 금속 게이트 형성 이후에 프로세싱 온도를 감소시킴으로써 구동 전류를 향상시키도록 발전해 왔다. 대체 금속 게이트(replacement metal gate) 공정 흐름을 구현하기 위해, 폴리실리콘과 같은 더미 게이트(dummy gate)가 건식/습식 식각에 의해 제거되고 이후 금속 증착이 이루어진다.
소형화를 더욱더 진행시키기 위해서는, 트랜지스터들(여기에는 금속 게이트 트랜지스터들을 위한 게이트 산화물 층들이 포함됨)의 피처 크기를 감소시킬 필요가 있다. 이러한 게이트 산화물 층들은 매우 얇은 유효 산화물 두께(Effective Oxide Thickness, EOT)의 달성을 위해 감소돼야만 한다. 이러한 목표는 대략 15Å 두께로 게이트 산화물들을 형성하려 함에 있어서, 그 누설 전류로 인해 실현이 곤란했다.
따라서, 누설 전류의 감소와 함께 EOT가 감소된 게이트 산화물을 갖는 금속 게이트 트랜지스터에 대한 필요성이 존재한다. 또한, 디바이스 속도를 희생시킴 없이 EOT가 감소된 게이트 산화물을 갖는 금속 게이트 트랜지스터들이 포함된 반도체 디바이스의 제조를 가능하게 하는 방법에 대한 필요성도 존재한다.
본 발명의 이점은, EOT가 감소됨과 아울러 누설 전류가 감소된 게이트 산화물 및 금속 게이트 전극을 갖는 트랜지스터를 구비한 반도체 디바이스이다.
본 발명의 다른 이점은, EOT가 감소됨과 아울러 누설 전류가 감소된 게이트 산화물 및 금속 게이트 전극을 갖는 트랜지스터를 포함하는 반도체 디바이스의 제조 방법이다.
본 발명의 추가적인 이점들이나 다른 특징들이 이후의 설명에서 제시되며, 부분적으로는, 다음의 내용들을 검토하는 경우 당업자에게 자명해질 것이고 또는 본 발명의 실시를 통해 알게 될 것이다. 본 발명의 이점들은 특히 첨부된 특허청구범위에 나타난 바에 따라 실현될 수 있고 얻을 수 있다.
본 발명에 따르면, 앞서의 이점들 및 다른 이점들이 반도체 디바이스에 의해 부분적으로 달성되는바, 상기 반도체 디바이스는, 기판과, 상기 기판 위의 게이트 유전체 층과, 상기 게이트 유전체 층 위의 보호 층(protective layer)과, 그리고 상기 보호 층 위의 금속 게이트 전극을 포함하고, 상기 보호 층은 상기 게이트 유전체 층과 상기 금속 게이트 전극 사이에 그레이드된 조성(graded composition)을 갖는다.
본 발명의 실시예들은, 게이트 산화물(예컨대, 실리콘 산화물)과, 그리고 그 위의 보호 층을 갖는 금속 게이트 트랜지스터들을 포함한다. 이러한 실시예의 일 실시형태에서 보호층은 금속 카바이드(metal carbides)를 함유하는 비정질 카본 층(amorphous carbon layer)을 포함하는데, 이 보호 층은 최대 약 50 at.% 농도에서 게이트 전극으로부터의 금속을 비정질 카본 층 내로 확산시킴으로써 형성된다. 전형적으로, 금속 카바이드의 농도는 비정질 카본 층과 금속 게이트 전극 간의 계면(interface) 가까이에서 대략 80 at.%이고, 이 농도는 비정질 카본 층에 걸쳐서 감소하여 게이트 산화물 층과의 계면에서 대략 20 at.%에 이르기까지 감소한다. 실시예들은 또한 적어도 하나의 추가적인 원소들(예를 들어, 산소, 실리콘 및/또는 질소와 같은 것)을 포함하는 비정질 카본 층을 증착하는 것을 포함한다.
본 발명의 또 다른 실시형태로서 반도체 디바이스가 제공되며, 이러한 반도체 디바이스는, 기판과, 상기 기판 위의 게이트 유전체 층과; 그리고 상기 게이트 유전체 층 위의 금속 게이트 전극을 포함하며, 상기 게이트 유전체 층은, 4보다 큰 유전율(k)(dielectric constant)을 갖는 산화물을 함유하는 산화물 층과, 그리고 상기 기판과 상기 산화물 층의 계면 및 상기 금속 게이트 전극과 상기 산화물 층의 계면에 농축 실리콘(concentrated silicon)을 포함하는 것을 특징으로 하는 반도체 디바이스이다.
실시예들이 제공되며, 이러한 실시예들은 게이트 유전체 층을 형성하는 것을 포함하고, 상기 게이트 유전체 층은, 기판 위에 배치되는 다결정질 실리콘(polycrystalline silicon)의 층과, 이러한 제1의 다결정질 실리콘 층 위에 배치되는 고 유전율 산화물을 함유하는 산화물 층과, 그리고 상기 산화물 층 위에 위치되어 금속 게이트 전극과 인접하는 제2의 다결정질 실리콘 층을 포함한다.
본 발명의 또 다른 실시형태는 금속 게이트 전극을 갖는 트랜지스터를 구비한 반도체 디바이스의 제조 방법이며, 이 방법은, 기판 위에 제거가능한 게이트를 형성하는 단계와, 여기서 상기 기판과 상기 제거가능한 게이트 사이에는 게이트 유전체 층이 있고, 상기 기판 위에 유전체 층을 형성하고 상기 제거가능한 게이트의 위쪽 표면을 노출시키는 단계와, 상기 유전체 층 내에 개구(opening)를 남긴 채로 상기 제거가능한 게이트를 제거하는 단계와, 여기서 개구의 아랫부분은 상기 게이트 유전체 층에 의해 정의되고, 개구의 측면들은 상기 유전체 층의 노출된 표면들에 의해 정의되며, 상기 게이트 유전체 층 위에 보호 층을 형성하고 상기 개구를 라이닝(lining)하는 단계와, 그리고 상기 개구 내에 금속 게이트 전극을 형성하는 단계를 포함하고, 여기서, 상기 보호 층은 상기 게이트 유전체 층과 상기 금속 게이트 전극 사이에 그레이드된 조성을 갖는다.
실시예들은 화학적 기상 증착(Chemical Vapor Deposition, CVD) 또는 원자 층 증착(Atomic Layer Deposition, ALD)에 의해 비정질 카본의 층을 증착시키는 것과, 그리고 비정질 카본 층에 걸쳐서 금속 게이트 전극으로부터 게이트 유전체 층에 이르기까지 농도가 감소하는 금속 카바이드가 형성되도록, 금속(예를 들어, 코발트(cobalt, Co), 니켈(nickel, Ni), 탄탈(tantalum, Ta) 또는 몰리브덴(molybdenum , Mo))을 비정질 카본 층 내로 확산시키기 위해 온도를 상승시켜 열처리를 수행하는 것을 포함한다.
본 발명의 추가적인 이점들이 아래의 설명으로부터 당업자에게 쉽게 자명해질 것이고, 본 명세서에서 제시되는 본 발명의 실시예들은, 본 발명을 실시하는 데에 있어서 최상의 방식으로 고려된 것의 단순한 예시이다. 본 발명은 본 발명의 범위를 벗어나지 않는 범위에서 다른 실시예로 실현될 수도 있으며, 본 발명의 여러 세부사항들은 다양하고 명백한 방식으로 수정될 수 있다. 따라서, 제시된 도면 및 그 상세한 설명은 예시적인 것으로 고려돼야 하며, 한정적 의미로서 고려돼서는 안 될 것이다.
도 1 내지 도 7은 본 발명의 실시예에 따른 순차적인 단계들을 개략적으로 예시하고 있다.
도 8 내지 도 12는 본 발명의 또 다른 실시예의 순차적인 단계를 나타낸다.
도 1 내지 도 12에서, 유사한 특징들은 유사한 참조 부호로 표시되어 있다.
본 발명은 폴리실리콘(polysilicon) 게이트 전극들의 형성에 관한 종래의 기술들에 대한 문제점들을 제시하고 해결하는데, 이 문제점들은 전극들의 높은 저항으로 인한 것이고, 그래서 동작 속도가 느려진다. 본 발명은 또한 대체 금속 게이트 트랜지스터들의 게이트 산화물 두께를 감소시키고자 함에 있어서의 문제점들, 즉 누설 전류의 증가와 동작 속도의 감소와 같은 문제점들에 대처하고 이들을 해결한다.
본 발명은 누설 전류의 증가 없이 EOT가 감소된 게이트 산화물들을 갖춘 금속 게이트 트랜지스터들을 제공함으로써 그러한 문제점들을 해결하는데, 예를 들어게이트 산화물들은 5Å 내지 12Å 두께(예컨대 10Å)와 같이, 15Å 미만의 두께를 갖는데, 이는 게이트 산화물 층 위에 보호 층을 형성하는 공정을 포함하는 기술들에 의한 것이고, 이 보호 층은 게이트 산화물 층과 게이트 전극 층 사이에 그레이드된 조성을 갖는다. 그레이드된 보호 층의 형성은 게이트 전극과 게이트 산화물 층 사이의 응력(stress)을 감소시켜, 결함들을 제거하며 이에 따라 누설 전류가 감소된다.
본 발명의 실시예들에 따르면, 다결정질 실리콘 게이트와 같은 제거가능한 또는 "더미(dummy)" 게이트를 제거한 후에, 비정질 카본의 층이 노출된 게이트 산화물 위에 증착되고 "더미" 게이트를 제거함으로써 생성된 개구를 라이닝한다. 그 다음에, Ta, Ni, Co, Mo와 같은 금속 층이 증착되고 이후 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)가 수행되어 대체 금속 게이트가 형성된다. 뒤이어, 금속 카바이드가 형성되도록 금속 게이트 전극으로부터의 금속을 비정질 카본 층 내로 확산시키기 위해 열처리가 수행된다.
본 발명의 실시예들은 대략 30초에서 대략 5분에 이르는 시간 동안에, 진공상태 또는 4 vol.%의 수소와 96 vol.%의 질소를 포함하는 가스 또는 질소, 아르곤과 같은 적절한 분위기 하에서, 대략 300℃에서 600℃(예컨대, 400℃)의 온도까지 열처리하는 공정을 포함한다. 열처리 공정 동안, 최대 약 50 at.%의 양에서, 게이트 전극으로부터의 금속이 비정질 카본 층 내로 확산되어 카바이드를 형성한다. 보호 층의 결과적인 구조는 게이트 전극과 비정질 카본 층의 계면에서 금속 카바이드의 많은 양을 포함하는 그레이드된 조성이고, 이 카바이드는 비정질 카본 층에 걸쳐서 게이트 산화물 층에 이르기까지 감소한다. 본 발명의 실시예들은 그레이드된 조성을 형성하기 위해 금속 게이트 전극으로부터의 금속이 비정질 카본 층 내로 확산되도록 열처리하는 공정을 포함하는바, 이 그레이드된 조성은 대체 금속 게이트 전극과의 계면 가까이에서의 약 80 at.%의 금속 카바이드가 비정질 카본 층에 걸쳐서 게이트 산화물 층과의 계면 가까이에서의 약 20 at.%의 농도에 이르기까지 점진적으로 감소하는 것을 포함한다. 유리하게, 그레이드된 조성은 게이트 산화물 층과 금속 게이트 전극 간의 호환성(compatibility)을 증진시켜 응력을 감소시키고 이에 따라 결함들을 감소시켜서 결과적으로 누설 전류가 감소되고 동작 속도가 증가된다.
본 발명의 다른 실시예에서, 게이트 산화물 층은 고 유전율 물질로 형성되는바, 이러한 고 유전율 물질은, 예를 들어, 진공에서의 값 1을 기준으로 하여, 4 보다 크거나 4와 같은 유전율(k)을 갖는 유전체 물질이다. 본 발명의 실시예들은 4부터 500 보다 작은 유전율(k)(예를 들어, 약 4부터 약 40보다 작은 유전율)을 갖는 유전체 물질로부터 게이트 유전체 층을 형성하는 공정을 포함한다. 본 발명의 실시예들은 또한 4부터 30에 이르는(예컨대 4부터 대략 20) 유전율(k)을 갖는 고 유전율 물질로부터 게이트 유전체 물질을 형성하는 공정을 포함한다. 적합한 유전체 물질들은 Ta2O5, Hf2O3와 HfSiS3를 포함한다. 그러한 실시예들에서, 게이트 산화물 층과 기판 사이의 계면 및 게이트 산화물 층과 대체 금속 게이트 전극의 계면에서 높은 농도의 실리콘으로 게이트 산화물 층을 형성하는 것이 유리함이 밝혀져 있다. 다른 실시예들은 고 유전율 게이트 산화물 층과 기판 사이의 계면에서 다결정질 실리콘 층을 형성하고, 고 유전율 게이트 산화물 층과 대체 금속 게이트 전극 사이의 계면에서 다결정질 실리콘 층을 형성하는 공정을 포함한다.
본 발명의 실시예가 도 1부터 도 7에 개략적으로 예시되어 있다. 도 1을 보면, 폴리실리콘과 같이 일시적으로 대체가능한(replaceable) 게이트 또는 더미(dummy) 게이트(11)가 기판(10) 위에 형성되고, 실리콘 산화물과 같은 게이트 유전체 층(12)이 더미 게이트(11)와 기판(10) 사이에 형성된다. 본 발명의 실시예들은 또한 게이트 유전체 층(12)을 위한 고 유전율 물질, 예컨대 ZrO2, HfO2, Hf2O3, HfSiO3, InO2, LaO2, Ta2O3, TaO2와 같은 고 유전율 물질을 증착하는 것을 포함한다. 얕은 소스/드레인 확장 부분(extension)(13)이 그 다음 형성된다. 뒤이어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물(oxynitride)과 같은 유전체 측벽 스페이서들(15)이 제거가능한 게이트(11)에 형성된다. 그 다음, 깊은 소스/드레인 영역들(14)을 형성하도록 이온 주입이 수행되고, 이에 후속되어 상기 소스/드레인 영역들(13)의 노출된 표면에서 금속 실리사이드 층(16)을 형성하도록 실리사이드화(silicidation)가 일어나는데, Ni 층을 증착시키고 열처리함에 의해 형성되는 니켈 실리사이드와 같은 물질이 금속 실리사이드 층(16)을 형성한다. 도 1에 예시된 단계들은 종래의 방식으로 구현된 것이다.
도 2를 보면, 예컨대 TEOS(테트라에틸 오소실리케이트:tetraethyl orthosilicate)로부터 형성된 실리콘 산화물과 같은 유전체 물질의 층이 증착되고 유전체 층(20)을 형성하는 화학적 기계적 연마가 뒤따른다. 대체 금속 게이트 전극을 증착시키기 전에, 얕은 소스/드레인 확장 부분(13)과 소스/드레인 영역들(14)은 도 1에 예시된 단계에서, 또는 대안적으로 도 2의 단계에서, 또는 도 3의 단계에서, 대략 900℃ 이상과 같은 고온으로 고온 열 어닐링(thermal annealing)에 의해 활성화됨을 이해해야 한다.
도 3에 예시된 바와 같이, 대체 게이트 또는 더미 게이트(11)는 예컨대 아세트 산에 플루오르화 수소산(hydrofluoric acid)과 질산을 넣은 용액을 사용하는 식각에 의해 제거될 수 있다. 이 실시예의 실시형태에 따라, 도 4에 예시된 바와 같이, 비정질 카본(amorphous carbon)(40)이 더미 폴리실리콘 게이트(11)을 제거함에 의해 형성된 개구(opening)를 라이닝(lining)하도록 증착될 수 있다. 본 발명의 실시예들은 CVD 또는 ALD에 의해 비정질 카본 층(40)을 증착하는 것을 포함한다. 일반적으로, 비정질 카본의 층은 약 10~50Å(예컨대, 25~35Å)처럼 대략 50Å에 이르는 두께로 증착된다. 약 30Å의 두께로 비정질 카본 층(40)을 증착시킴에 의해 적합한 결과들을 얻을 수 있다.
뒤이어, 도 5에 예시된 바와 같이, 물리적 기상 증착 기술을 적용함에 따라 탄탈(tantalum), 니켈, 코발트 그리고 몰리브덴과 같은 전도성 물질의 층(50)이 증착된다. 본 발명의 실시예들은 탄탈, 니켈, 코발트 또는 몰리브덴과 같은 금속의 초기 층을 증착시키고, 그 다음 구리 또는 구리 합금 층을 증착시키는 과정을 포함한다. 그 후 증착된 전도성 물질의 위쪽 표면을 평탄하게 하도록 CMP가 실시되며, 이에 의해 도 6에 예시된 것과 같은 금속 게이트(60)가 완성되게 된다.
본 발명의 다른 실시예에서, 비정질 카본 층은 CVD에 의해 증착되고, 적어도 하나의 원소(예를 들어, 산소, 실리콘 및 질소와 같은 것)를 포함한다. 실시예들은 산소, 실란(silane:SiH4), 그리고 질소를 사용하여 CVD에 의해 증착시키는 과정을 포함한다. 초기의 비정질 카본 층에서의 산소, 실리콘 및/또는 질소의 함유는 또한 응력 및 응력으로 인한 결함들을 감소시켜 누설 전류를 감소시킨다.
뒤이어, 진공상태 하에서 또는 아르곤, 질소와 같은 적합한 분위기 하에서, 또는 약 4 vol.%의 수소와 약 96 vol.%의 질소를 포함하는 포밍 가스(forming gas) 하에서, 대략 30초에서 5분 사이의 시간 동안에 대략 300℃부터 600℃ 정도의 고온에서(예컨대 400℃에서) 열처리가 일반적으로 시행된다. 열처리 과정 동안 대체 금속 게이트로부터의 금속은 비정질 카본 층(40) 내로 확산되고, 이것은 비정질 카본 층(40)에 걸쳐서 비정질 카본 층(40)과 금속 게이트(60) 사이의 계면으로부터 게이트 유전체 층(12)에 이르기까지 점차 카바이드의 농도가 감소하게 한다. 결과적인 구조가 도 7에 하나의 요소(70)로 도시되어 있다. 이 요소(70)는 그 내부에 금속 카바이드를 갖는 비정질 카본의 보호 층을 나타낸다.
일반적으로 열처리는 최대 50 at.%의 금속 카바이드를 형성하기에 충분한 환경에서 수행된다. 이 금속 카바이드 농도는 전형적으로 보호 층(70)과 금속 게이트 전극(60) 사이의 계면 인접지역에서 대략 80 at.%이고 보호 층(70)의 두께에 걸쳐서 점차 감소하여 보호 층(70)과 게이트 산화물 층(12) 사이의 계면 인접지역에서는 20 at.%가 된다. 그레이드된 조성을 갖는 보호 층(70)은 호환성을 개선시키고, 이에 따라 응력을 감소시켜 게이트 전극/게이트 산화물 계면에서 발생하는 결함들을 감소시킨다. 이러한 방식으로, EOT는 (부정적으로 수반되는) 누설 전류의 증가 없이도 상당량 감소할 수 있다.
본 발명의 다른 실시예가 도 8부터 도 12에 개략적으로 예시되어 있다. 도 8을 보면, 도 1부터 도 3까지 나타난 대로 공정이 수행되고, 도 8은 본질적으로 도 3에 대응된다. 이러한 관점에서, 게이트 산화물 층은 종래의 플루오르화 수소산 식각을 적용함에 의해 제거되고, 이는 도 9에 예시된 중간 단계의 구조를 형성하게 한다. 이러한 실시예에서, 폴리실리콘 더미 게이트의 제거를 위한 플라스마 처리(plasma treatment) 또는 대체 금속 게이트의 증착 때문에 일어나는 방사선 손상(radiation damage)을 포함하지 않는 새로운 게이트 산화물이 형성된다. 이 실시예의 실시형태에 따라, 새로운 게이트 유전체 층이 형성되는바, 이것은 기판과의 계면 및 금속 게이트 전극과의 계면에 농축 실리콘을 갖는 고 유전율 물질을 포함하여, 기판과 금속 게이트 모두와 호환성을 갖는 그레이드된 게이트 유전체 층을 형성하며, 이로써 응력을 감소시키고 관련된 결함들을 감소시킨다.
원래의 게이트 산화 층(12)을 제거한 후에, 그레이드된 고 유전율 게이트 산화물이 형성된다. 이 실시예의 실시형태들은 도 10에 도시된 다결정질 실리콘(81)의 초기 층을 증착시키고, 그 위에 Ta2O5, Hf2O3, 또는 HfSiO3와 같은 고 유전율 물질(82)를 증착시킨 후, 고 유전율 물질(82) 위에 또 다른 다결정질 실리콘 층(83)을 증착시키는 공정을 포함한다. 도 11에 도시된 바와 같이, 금속(90)이 그 다음 증착된다. 이 실시예의 실시형태들은 초기의 탄탈 층을 증착시키고 그후 구리 또는 구리 합금 층을 증착시키는 공정을 포함한다.
그 다음 CMP가 수행되어 금속 게이트 전극(100)을 포함하는, 도 12에 개략적으로 예시된 구조를 형성한다. 그레이드된 조성 게이트 유전체 층은 기판(10)과의 계면 및 금속 게이트 전극(100)과의 계면에 농축 실리콘을 포함하고, 이는 응력을 상당량 감소시켜 결함들을 감소시키고, 이로써 누설 전류의 증가 없이 EOT의 감소를 가능하게 한다.
본 발명의 실시예들은 수소를 포함하는 카본(예컨대, 약 5 at.% 내지 약 40 at.%의 수소 농도, 전형적으로 20 at.% 내지 30 at.%의 농도를 갖는 비정질 수소화 카본)과 같은 다양한 유형의 비정질 카본의 사용을 포함한다. 본 발명의 실시예들은 또한, 때로는 질화 카본으로 언급되기도 하는 비정질 카본 질화물을 포함하는데, 이 비정질 카본 질화물은 일반적으로 질소 대 수소 농도 비가 5:20 내지 30:0을 갖는다. 비정질 수소-질화 카본이 또한 사용될 수 있다.
본 발명은 금속 게이트 전극들과 매우 얇은 EOT를 갖는 게이트 산화물들을 갖춘 트랜지스터들을 포함하며 누설 전류의 발생을 방지하는 반도체 디바이스의 제작을 가능하게 하는 방법론을 제공한다. 본 발명은 게이트 산화물 층 위의 보호 층의 그레이드된 외형 양단의 Vc의 조정을 가능하게 한다.
본 발명은 다양한 유형의 반도체 디바이스들 제작에 있어서 산업상 이용가능성이 있다. 본 발명은 특히 서브마이크론 구성들을 가지며 높은 구동 전류와 최소화된 누설 전류를 보여주는 반도체 디바이스의 제작에 적용가능하다.
앞의 설명에서, 본 발명에 대한 더 나은 이해를 제공하기 위해, 구체적 물질들, 구조들, 화학물질들, 공정들 등과 같은 여러 구체적 세부사항들이 설명되었다. 그러나, 본 발명은 상세하게 설명된 세부사항들에 의지하지 않고서도 실행될 수 있다. 본 발명을 불필요하게 불명료하게 하지 않도록 잘 알려진 공정과 물질들은 상세하게 기술되지 아니하였다.
본 발명의 바람직한 실시예뿐만 아니라 본 발명의 변형가능성에 대한 몇몇 예들도 본 출원에 도시되고 기술되어 있다. 본 발명은 다른 조합으로도 사용될 수 있고, 다른 환경에서도 사용될 수 있으며, 본 명세서에 나타난 진보적인 개념의 범위 내에서 변형 또는 수정이 가능함이 이해되어야 할 것이다.

Claims (12)

  1. 금속 게이트 전극(metal gate electrode)을 갖는 트랜지스터를 구비한 반도체 디바이스(semiconductor device)를 제조하는 방법으로서,
    기판 위에 제거가능한 게이트(removable gate)를 형성하는 단계와, 여기서 상기 기판과 상기 제거가능한 게이트 사이에는 게이트 유전체 층(gate dielectric layer)이 있고;
    상기 기판 위에 유전체 층(dielectric layer)을 형성하고 상기 제거가능한 게이트의 위쪽 표면을 노출시키는 단계와;
    상기 유전체 층 내에 개구(opening)를 남긴 채로 상기 제거가능한 게이트를 제거하는 단계와, 여기서 상기 개구의 아랫부분은 상기 게이트 유전체 층에 의해 정의되고, 상기 개구의 측면들은 상기 유전체 층의 노출된 표면들에 의해 정의되며;
    상기 게이트 유전체 층 상에 보호 층(protective layer)을 형성하고 상기 개구를 라이닝(lining)하는 단계와; 그리고
    상기 개구 내에 금속 게이트 전극을 형성하는 단계를 포함하여 구성되며,
    상기 보호 층은 상기 게이트 유전체 층과 상기 금속 게이트 전극 사이에 그레이드된 조성(graded composition)을 갖고,
    상기 보호 층을 형성하는 것은,
    화학적 기상 증착(Chemical Vapor Deposition) 또는 원자 층 증착(atomic layer deposition)에 의해 상기 게이트 유전체 층 상에 비정질 카본 층(amorphous carbon layer)을 증착시키는 것과; 그리고
    상기 금속 게이트 전극으로부터의 금속을 상기 비정질 카본 층 내로 확산시켜, 상기 비정질 카본 층에 걸쳐서 상기 금속 게이트 전극으로부터 상기 게이트 유전체 층에 이르기까지 농도가 감소하는 최대 50 at.%의 금속 카바이드(metal carbides)가 형성되도록 열처리를 수행하는 것을 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 게이트 유전체 층은 산화물을 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 금속 게이트 전극은, 코발트, 니켈, 탄탈 및 몰리브덴으로 구성된 그룹으로부터 선택되는 금속을 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  5. 제1항에 있어서,
    상기 열처리는,
    상기 금속 카바이드의 농도가 상기 비정질 카본 층에 걸쳐서 상기 금속 게이트 전극과의 계면(interface)에서의 80 at.%로부터 상기 게이트 산화물 층과의 계면에서의 20 at.%로 감소하는 금속 카바이드가 형성되도록 수행되는 것을 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  6. 제1항에 있어서,
    상기 비정질 카본 층은 실리콘 원소, 산소 원소, 혹은 질소 원소 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  7. 제1항에 있어서,
    상기 보호 층을 형성하는 것은,
    상기 보호 층의 두께가 10Å 내지 50Å이 되도록 상기 보호 층을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  8. 제1항에 있어서,
    상기 보호 층을 형성하는 것은,
    상기 보호 층의 두께가 25Å 내지 35Å이 되도록 상기 보호 층을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  9. 금속 게이트 전극 및 게이트 유전체 층을 갖는 트랜지스터를 구비한 반도체 디바이스를 제조하는 방법으로서,
    상기 게이트 유전체 층 상에 보호 층을 형성하는 단계와; 그리고
    상기 보호 층 위에 금속 게이트 전극을 형성하는 단계를 포함하여 구성되며,
    상기 보호 층은 상기 게이트 유전체 층과 상기 금속 게이트 전극 사이에 그레이드된 조성을 갖고,
    상기 보호 층을 형성하는 것은,
    상기 게이트 유전체 층 상에 비정질 카본 층을 증착시키는 것과; 그리고
    상기 금속 게이트 전극으로부터의 금속을 상기 비정질 카본 층 내로 확산시켜, 상기 비정질 카본 층에 걸쳐서 상기 금속 게이트 전극으로부터 상기 게이트 유전체 층에 이르기까지 농도가 감소하는 금속 카바이드가 형성되도록 열처리를 수행하는 것을 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  10. 삭제
  11. 제9항에 있어서,
    상기 비정질 카본 층을 증착시키는 것은 화학적 기상 증착 또는 원자 층 증착에 의해 수행되는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  12. 제9항에 있어서,
    상기 열처리는 상기 금속 게이트 전극에서 최대 50%의 카바이드 농도를 형성하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
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