KR20080066880A - 감소된 게이트 산화물 누설을 갖는 대체 금속 게이트트랜지스터 - Google Patents

감소된 게이트 산화물 누설을 갖는 대체 금속 게이트트랜지스터 Download PDF

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Abstract

게이트 산화물 층(12)과 금속 게이트 전극(60) 사이에 보호 층(70)을 형성함에 의해 대체(replacement) 금속 게이트의 감소한 누설 및 얇은 효율적인 게이트 산화물 두께(EOT)를 달성할 수 있고 이로써 스트레스가 감소시킬 수 있다. 실시예들은 비정질 카본의 보호 층(70)을 형성하는 공정을 포함하는데, 이 비정질 카본 보호 층은 그 농도가 금속 게이트 전극(60)으로부터 보호 층 전반에 걸쳐 게이트 산화물 층(12)에 이르기까지 감소하는 금속 카바이드를 포함한다. 방법론의 실시예들은 제거가능한 게이트를 제거하고, 게이트 산화물 층 위에 비정질 카본의 층을 증착시키고, 금속 게이트 전극(60)을 형성한 후 금속 게이트 전극으로부터의 금속을 비정질 카본 층(70)으로 침투시켜 금속 카바이드를 형성하도록 높은 온도로 열처리하는 공정을 포함한다. 실시예들은 또한 고 유전율을 갖는 게이트 산화물 층(82)과 기판(10)과의 경계면 및 금속 게이트 전극(100)과의 경계면에 농축된 실리콘을 갖는 금속 게이트 트랜지스터들을 포함한다.

Description

감소된 게이트 산화물 누설을 갖는 대체 금속 게이트 트랜지스터 {REPLACEMENT METAL GATE TRANSISTORS WITH REDUCED GATE OXIDE LEAKAGE}
본 발명은 금속 게이트 전극들과 감소된 게이트 산화물 누설(leakage)을 갖는 트랜지스터들을 포함하는 반도체 소자에 관한 것이다. 본 발명은 특히 서브마이크론(submicron)의 설계 구성들을 갖는 고속 반도체 소자에 적용가능하다.
트랜지스터와 같은 회로 소자들의 수억 개를 단일한 집적 회로에 집적시키는 것은 상호연결 구조를 포함하면서 엄청난 스케일 감소 또는 회로 소자들의 물리적 수치들의 마이크로 범위로의 소형화를 필요로 한다. 마이크로 범위로의 소형화는 트랜지스터 제작을 엄청나게 복잡하게 할 수 있는데, 예컨대 그레이드된(graded) 도핑, 에피텍셜(epitaxial) 웨이퍼들, 할로 이온주입(halo implant), 팁 이온주입(tip implant), 가볍게 도핑된 드레인 구조, 소스/드레인 영역에의 다중 이온주입, 게이트와 소스/드레인의 실리사이드화(silicidation), 그리고 다수의 측벽 스페이서들의 포함과 같은 복잡성이다.
고성능을 위해서는 마이크로전자 구성요소들의 고속 동작이 필요한데, 이는 전력 소모를 감소시키기 위해 낮은 누설, 다시 말해 낮은 오프-상태(off-state) 전류와 더불어 높은 구동 전류를 필요로 한다. 전형적으로, 구조적 파라미터와 도핑 파라미터는 구동 전류의 증가를 제공하여 누설 전류를 감소에 영향을 미친다.
금속 게이트 전극들은 폴리실리콘(polysilicon) 소모를 감소시키고, 금속 게이트 형성 이후에 프로세싱 온도를 낮춤으로써 구동 전류를 향상시키도록 진화되어 왔다. 대체 금속 게이트(replacement metal gate) 공정 흐름을 구현하기 위해, 금속 증착 이후에 폴리실리콘과 같은 더미(dummy) 게이트가 습식/건식 식각에 의해 제거된다.
엄청난 소형화를 위해서는 금속 게이트 트랜지스터들에 대한 게이트 산화물 층들을 포함하면서, 트랜지스터들의 구성 크기를 감소시킬 필요가 있다. 그러한 금속 게이트 산화물 층들은 매우 얇은 효율적 산화물 두께(EOT:effective oxide thickness)를 달성하기 위해 반드시 감소해야 한다. 이 목표는 누설 전류로 인하여 대략 15Å의 두께로 게이트 산화물들을 형성하려는 시도에 있어서는 가상적이었다.
따라서, 금속 게이트 트랜지스터는 감소된 누설 전류와 함께 감소된 EOT를 갖는 게이트 산화물을 갖출 필요가 있다. 또한, 소자의 속도를 희생하지 않고 감소된 EOT를 갖는 게이트 산화물을 갖춘 금속 게이트 트랜지스터들을 포함하는 반도체 소자의 제작을 가능하게 하는 방법론도 필요하다.
본 발명의 이점은 감소한 EOT와 감소한 누설 전류를 갖는 게이트 산화물 및 금속 게이트 전극을 갖춘 트랜지스터를 갖는 반도체 소자이다.
본 발명의 다름 이점은 감소한 EOT와 감소한 누설 전류를 갖는 게이트 산화물 및 금속 게이트 전극을 갖춘 트랜지스터를 포함하는 반도체 소자의 제작 방법이다.
본 발명의 추가적인 이점들이나 다른 구성, 특징들은 뒤따르는 상세한 설명에서 설명될 것이고, 추가적 이점, 구성의 일부분은, 하기의 내용들을 검토한 경우 또는 본 발명의 실제 구현으로부터 학습한 경우에는 당업자에게 자명해질 것이다. 본 발명의 이점들은 특히 첨부된 특허청구범위에 나타난 바에 따라 실현될 수 있고 얻을 수 있다.
본 발명에 따르면, 반도체 소자로서 기판과, 상기 기판 위의 게이트 절연 층과, 상기 게이트 절연 층 위의 보호 층(protective layer)과, 상기 보호 층 위의 금속 게이트 전극을 포함하여 구성되며, 상기 보호 층은 상기 게이트 절연 층과 상기 금속 게이트 전극 사이에 그레이드된(graded) 조성(composition)을 포함하는 것을 특징으로 하는 반도체 소자에 의해 위의 이점들과 다른 이점들이 부분적으로 달성된다.
본 발명의 실시예들은 예컨대 실리콘 산화물과 같은 게이트 산화물과, 그 위의 보호 층을 갖춘 금속 게이트 트랜지스터들을 포함한다. 이 실시예들의 실시형태들은 금속 카바이드(carbide)를 포함하는 비정질(amorphous) 카본 층을 포함하여 구성되는 보호 층을 포함하는데, 이는 대략 50 at.%에 이르는 농도에서 게이트 전극으로부터의 금속을 상기 비정질 카본 층으로 침투시킴에 의해 형성된다. 전형적으로, 금속 카바이드의 농도는 상기 비정질 카본 층과 상기 금속 게이트 전극 사이의 경계면에서 대략 80 at.%에 가깝고 이 농도는 상기 비정질 카본 층 전반에 걸쳐 감소하여 게이트 산화물 층과의 경계면에서 대략 20 at.%로 감소한다. 실시예들은 또한 산소, 실리콘 및/또는 질소와 같은 적어도 하나의 추가적인 요소들을 포함하는 비정질 카본 층을 증착시키는 공정을 포함한다.
본 발명의 다른 실시형태는 반도체 소자로서 기판과; 상기 기판 위의 게이트 절연 층과; 그리고 상기 게이트 절연 층 위의 금속 게이트 전극을 포함하며, 상기 게이트 절연 층은 4보다 큰 유전율(k)(dielectric constant)을 갖는 산화물을 포함하는 산화물 층과, 상기 기판과 상기 산화물 층의 경계면 및 상기 금속 게이트 전극과 상기 산화물 층의 경계면에 농축된(concentrated) 실리콘을 포함하는 것을 특징으로 하는 반도체 소자이다.
실시예들은 상기 기판 위에서 다결정질(polycrystalline) 실리콘의 층과, 상기 제 1 다결정질 실리콘 층 위에서 고 유전율 산화물을 포함하는 산화물 층과, 상기 금속 게이트 전극에 인접하고 상기 산화물 층 위의 제 2 다결정질 실리콘 층을 포함하는 게이트 절연 층을 형성하는 공정을 포함한다.
본 발명의 다른 실시형태는 금속 게이트 전극을 갖춘 트랜지스터를 갖는 반도체 소자의 제작 방법으로서, 상기 방법은:
기판과 게이트 절연 층 사이에 제거가능한 게이트를 형성하는 단계와;
상기 기판 위에 절연 층을 형성하고 상기 제거가능한 게이트의 위쪽 표면을 노출시키는 단계와;
상기 절연 층 내에 개구(opening)를 남긴 채로 상기 제거가능한 게이트를 제거하는 단계와, 여기서 개구의 아랫부분은 상기 게이트 절연 층에 의해 정의되고, 개구의 측면들은 상기 절연 층의 노출된 표면들에 의해 정의되며;
상기 게이트 절연 층 위에 보호 층을 형성하고 상기 개구를 라이닝(lining)하는 단계; 그리고
상기 개구 내에 금속 게이트 전극을 형성하는 단계를 포함하며,
여기서, 상기 보호 층은 상기 게이트 절연 층과 상기 금속 게이트 전극 사이에 그레이드된 조성을 갖는다.
실시예들은 화학적 기상 증착(CVD) 또는 원자 층 증착(ALD)에 의해 비정질 카본의 층을 증착시키는 공정과, 상기 비정질 카본 층에 전체적으로 걸쳐져 있는 상기 금속 게이트 전극으로부터 상기 게이트 절연 층에 이르기까지 그 농도가 감소하는 금속 카바이드를 형성하기 위해 코발트(Co), 니켈(Ni), 탄탈(Ta), 또는 몰리브덴(Mo)과 같은 금속을 상기 비정질 카본 층으로 침투시키도록 높여진 온도로 가열하는 공정을 포함한다.
본 발명의 추가적인 이점들은 하기의 상세한 설명으로부터 당업자에게 쉽게 자명해질 것이고, 본 명세서에 기술된 본 발명의 실시예들은, 본 발명을 실시하는 데에 있어서 가장 나은 모드(mode)로 고려된 것의 단순한 예시이다. 본 발명은 본 발명의 범위를 벗어나지 않는 범위에서 다른 실시예들로도 실현될 수 있으며, 본 발명의 여러 세부사항들은 다양하고 명확한 측면에서 수정될 수 있다. 따라서, 도면들과 상세한 설명은 예시적인 것으로 치부되어야 하고, 제한적인 것으로 고려되어서는 안 될 것이다.
도 1부터 도 7은 본 발명의 실시예에 따른 순차적인 단계들을 개략적으로 예 시하고 있다.
도 8부터 도 12는 본 발명의 다른 실시예의 순차적인 단계를 나타낸다.
도 1부터 도 12에서, 동일한 구성들은 동일한 참조 번호들로 표시되어 있다.
본 발명은 폴리실리콘(polysilicon) 게이트 전극들의 형성에 관한 종래의 기술들에 대한 문제점들을 제시하고 해결하는데, 이 문제점들은 전극들의 높은 저항으로 인한 것이고, 그래서 동작 속도가 느려진다. 본 발명은 또한 대체 금속 게이트 트랜지스터들의 게이트 산화물 두께를 감소시키고자 함에 있어서의 문제점들, 즉 누설 전류의 증가와 동작 속도의 감소와 같은 문제점들을 제시하고 해결한다.
본 발명은 누설의 증가 없이 감소한 EOT를 갖는 게이트 산화물들을 갖춘 금속 게이트 트랜지스터들을 제공함으로써 그러한 문제점들을 해결하는데, 예를 들어게이트 산화물들은 5Å에서 12Å에 이르는(예컨대 10Å) 두께와 같이, 15Å 미만의 두께를 갖는데, 이는 게이트 산화물 층 위에 보호 층을 형성하는 공정을 포함하는 기술들에 의한 것이고, 이 보호 층은 게이트 산화물 층과 게이트 전극 층 사이에 그레이드된 조성(graded composition)을 갖는다. 그레이드된 보호 층의 형성은 게이트 전극과 게이트 산화물 층 사이의 스트레스를 감소시켜, 결점들을 제거하여 누설 전류를 감소시킨다.
본 발명의 실시예들에 따르면, 다결정질(polycrystalline) 실리콘 게이트와 같이 제거가능한 또는 "더미(dummy)" 게이트를 제거한 후에, 비정질 카본의 층이 노출된 게이트 산화물 층 위에 증착되고 "더미" 게이트를 제거함에 의해 생성된 개 구를 라이닝(lining)한다. 다음에, Ta, Ni, Co, Mo와 같은 금속 층은 대체 금속 게이트를 형성하도록 화학-기계적 연마(CMP) 공정을 거친다. 뒤이어, 금속 카바이드(carbide)를 형성하기 위해 금속 게이트 전극으로부터의 금속을 비정질 카본 층으로 침투시키도록 열처리가 이루어진다.
본 발명의 실시예들은 대략 30초에서 대략 5분에 이르는 시간 동안에, 진공상태 또는 4 vol.%의 수소와 96 vol.%의 질소를 포함하는 가스 또는 질소, 아르곤과 같은 적절한 대기 하에서, 대략 300℃에서 600℃(예컨대, 400℃)의 온도까지 열처리하는 공정을 포함한다. 열처리 공정 중에, 게이트 전극으로부터의 금속은 비정질 카본 층으로 침투되고 카바이드를 형성하는데, 그 양은 대략 50 at.%에 이른다. 보호 층의 결과적인 구조는 게이트 전극과 비정질 카본 층과의 경계면에서 금속 카바이드의 많은 양을 포함하는 그레이드된 조성(composition)이고, 이 카바이드는 비정질 카본 층 전반에 걸쳐 게이트 산화물 층에 이르기까지 감소한다. 본 발명의 실시예들은 그레이드된 조성을 형성하기 위해 금속 게이트 전극으로부터의 금속을 비정질 카본 층으로 침투시키도록 열처리하는 공정을 포함하는바, 이 그레이드된 조성은 대체 금속 게이트 전극과의 경계면에 가까운 대략 80 at.%의 금속 카바이드를 포함하고, 이 카바이드는 비정질 카본 층 전반에 걸쳐서 점진적으로 감소하여 게이트 산화물 층과의 경계면에 가까운 곳에서 대략 20 at.%의 농도까지 감소한다. 유리하게, 그레이드된 조성은 게이트 산화물 층과 금속 게이트 전극 사이의 융화성(compatibility)을 향상시켜 스트레스를 줄이고 결점들을 감소시켜서 누설 전류의 감소와 동작 속도의 증가를 이끌어낸다.
본 발명의 다른 실시예에서, 게이트 산화물 층은 예컨대 4 보다 크거나 같은 유전율(k)(진공 상태에 기초한 1과 함께)을 갖는 유전 물질과 같은 고 유전율 물질로 형성된다. 본 발명의 실시예들은 4부터 500미만의(대략 4에서 40 이하와 같이) 유전율(k)을 갖는 유전 물질로부터 게이트 절연 층을 형성하는 공정을 포함한다. 본 발명의 실시예들은 또한 4부터 30에 이르는(예컨대 4부터 대략 20) 유전율(k)을 갖는 고 유전율 물질로부터 게이트 절연 물질을 형성하는 공정을 포함한다. 적합한 절연 물질들은 Ta2O5, Hf2O3와 HfSiS3를 포함한다. 그러한 실시예들에서, 게이트 산화물 층과 기판 사이의 경계면 및 게이트 산화물 층과 대체 금속 게이트 전극과의 경계면에서 높은 농도의 실리콘으로 게이트 산화물 층을 형성하는 것이 유리함이 밝혀져 있다. 다른 실시예들은 고 유전율 게이트 산화물 층과 기판 사이의 경계면에서 다결정질 실리콘 층을 형성하고, 고 유전율 게이트 산화물 층과 대체 금속 게이트 전극 사이의 경계면에서 다결정질 실리콘 층을 형성하는 공정을 포함한다.
본 발명의 실시예가 도 1부터 도 7에 개략적으로 예시되어 있다. 도 1을 보면, 폴리실리콘과 같이 일시적으로 대체가능한(replaceable) 게이트 또는 더미(dummy) 게이트(11)가 기판(10) 위에 형성되고, 실리콘 산화물과 같은 게이트 절연 층(12)이 더미 게이트(11)와 기판(10) 사이에 형성된다. 본 발명의 실시예들은 또한 게이트 절연 층(12)을 위한 고 유전율 물질, 예컨대 ZrO2, HfO2, Hf2O3, HfSiO3, InO2, LaO2, Ta2O3, TaO2와 같은 고 유전율 물질을 증착하는 것을 포함한다. 얇은 소스/드레인 확장 부분(extension)(13)이 그 다음 형성된다. 뒤이어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물(oxynitride)과 같은 절연 측벽 스페이서들(15)이 제거가능한 게이트(11)에 형성된다. 그 다음, 깊은 소스/드레인 영역들(14)을 형성하도록 이온 주입이 수행되고, 이에 후속되어 상기 소스/드레인 영역들(13)의 노출된 표면에서 금속 실리사이드 층(16)을 형성하도록 실리사이드화(silicidation)가 일어나는데, Ni 층을 증착시키고 열처리함에 의해 형성되는 니켈 실리사이드와 같은 물질이 금속 실리사이드 층(16)을 형성한다. 도 1에 예시된 단계들은 종래의 방식으로 구현된 것이다.
도 2를 보면, 예컨대 TEOS(테트라에틸 오소실리케이트:tetraethyl orthosilicate)로부터 형성된 실리콘 산화물과 같은 절연 물질의 층이 증착되고 절연 층(20)을 형성하는 화학기계적 연마(CMP)가 뒤따른다. 대체 금속 게이트 전극을 증착시키기 전에, 얇은 소스/드레인 확장 부분(13)과 소스/드레인 영역들(14)은 도 1에 예시된 단계에서, 또는 대안적으로 도 2의 단계에서, 또는 도 3의 단계에서, 대략 900℃ 이상과 같은 고온으로 고온 열 어닐링(thermal annealing)에 의해 활성화됨을 이해해야 한다.
도 3에 예시된 바와 같이, 대체 게이트 또는 더미 게이트(11)는 예컨대 아세트 산에 플루오르화 수소산(hydrofluoric acid)과 질산을 넣은 용액을 사용하는 식각에 의해 제거될 수 있다. 이 실시예의 실시형태에 따라, 도 4에 예시된 바와 같이, 비정질 카본(amorphous carbon)(40)이 더미 폴리실리콘 게이트(11)을 제거함에 의해 형성된 개구(opening)를 라이닝(lining)하도록 증착될 수 있다. 본 발명의 실시예들은 CVD 또는 ALD에 의해 비정질 카본 층(40)을 증착하는 것을 포함한다. 일 반적으로, 비정질 카본의 층은 약 10~50Å(예컨대, 25~35Å)처럼 대략 50Å에 이르는 두께로 증착된다. 약 30Å의 두께로 비정질 카본 층(40)을 증착시킴에 의해 적합한 결과들을 얻을 수 있다.
뒤이어, 도 5에 예시된 바와 같이, 물리적 기상 증착 기술을 적용함에 따라 탄탈(tantalum), 니켈, 코발트 그리고 몰리브덴과 같은 전도성 물질의 층(50)이 증착된다. 본 발명의 실시예들은 탄탈, 니켈, 코발트 또는 몰리브덴과 같은 금속의 초기 층을 증착시키고, 그 다음 구리 또는 구리 합금 층을 증착시키는 과정을 포함한다. 그 후 증착된 전도성 물질의 위쪽 표면을 평탄하게 하도록 CMP가 실시되며, 이에 의해 도 6에 예시된 것과 같은 금속 게이트(60)가 완성되게 된다.
본 발명의 다른 실시예에서, 비정질 카본 층은 CVD에 의해 증착되고 산소, 실리콘 그리고 질소와 같은 물질들의 적어도 하나를 구성요소로서 포함한다. 실시예들은 산소, 실란(silane:SiH4), 그리고 질소를 사용하여 CVD에 의해 증착시키는 과정을 포함한다. 초기의 비정질 카본 층에서의 산소, 실리콘 및/또는 질소의 함유는 또한 스트레스 및 스트레스로 인한 결함들을 감소시켜 누설 전류를 감소시킨다.
뒤이어, 진공상태 하에서 또는 아르곤, 질소와 같은 적합한 대기 하에서, 또는 약 4 vol.%의 수소와 약 96 vol.%의 질소를 포함하는 가스 하에서, 대략 30초에서 5분 사이의 시간 동안에 대략 300℃부터 600℃ 정도의 고온에서(예컨대 400℃에서) 열처리가 일반적으로 시행된다. 열처리 과정 동안 대체 금속 게이트로부터의 금속은 비정질 카본 층(40)으로 침투하고, 이는 비정질 전류 층(40)과 금속 게이 트(60) 사이의 경계면으로부터 비정질 카본 층(40) 전반에 걸쳐 게이트 절연 층(12)에 이르기까지 점차 카바이드의 농도가 감소하게 한다. 결과적인 구조가 도 7에 요소(70)로 도시되어 있다. 이 요소(70)는 그 내부에 금속 카바이드를 갖는 비정질 카본의 보호 층을 나타낸다.
일반적으로 열처리는 50 at.%에 이르는 금속 카바이드를 형성하기에 충분한 환경에서 수행된다. 이 금속 카바이드 농도는 전형적으로 보호 층(70)과 금속 게이트 전극(60) 사이의 경계면 인접지역에서 대략 80 at.%이고 보호 층(70)의 두께에 걸쳐 점차 감소하여 보호 층(70)과 게이트 산화물 층(12) 사이의 경계면 인접지역에서는 20 at.%가 된다. 보호 층(70)은 융화성이 개선된 그레이드된 조성(composition)을 가져서 스트레스를 줄여 게이트 전극/게이트 산화물 경계면에서 발생한 결점들을 감소시킨다. 이러한 방식으로, EOT는 (불리한 영향을 미치는) 누설 전류의 증가 없이도 상당히 감소할 수 있다.
본 발명의 다른 실시예가 도 8부터 도 12에 개략적으로 예시되어 있다. 도 8을 보면, 도 1부터 도 3까지 나타난 대로 공정이 수행되고, 도 8은 필수불가결하게 도 3에 대응된다. 이러한 관점에서, 게이트 산화물 층은 종래의 플루오르화 수소산 식각을 적용함에 의해 제거되고, 이는 도 9에 예시된 중간 단계의 구조를 형성하게 한다. 이러한 실시예에서, 새로운 게이트 산화물이 형성되는데 이 새로운 게이트 산화물은 폴리실리콘 더미 게이트 또는 대체 금속 게이트의 증착을 제거하기 위한 플라스마 처리(plasma treatment)로 인한 방열 피해(radiation damage)를 포함하지 않는다. 이 실시예의 실시형태에 따라, 새로운 게이트 절연 층이 형성되고 이는 기 판과의 경계면 및 금속 게이트 전극과의 경계면에서 농축된 실리콘과 함께 고 유전율 물질을 포함하여, 기판과 금속 게이트 모두와 융화성을 갖는 그레이드된 게이트 절연 층을 형성하며, 이로써 스트레스를 줄이고 관련된 결점들을 감소시킨다.
원래의 게이트 산화 층(12)을 제거한 후에, 그레이드된 고 유전율 게이트 산화물이 형성된다. 이 실시예의 실시형태들은 도 10에 도시된 다결정질 실리콘(81)의 초기 층을 증착시키고, 그 위에 Ta2O5, Hf2O3, 또는 HfSiO3와 같은 고 유전율 물질(82)를 증착시킨 후, 고 유전율 물질(82) 위에 다른 다결정질 실리콘 층(83)을 증착시키는 공정을 포함한다. 도 11에 도시된 바와 같이, 금속(90)이 그 다음 증착된다. 이 실시예의 실시형태들은 초기의 탄탈 층을 증착시키고 그후 구리 또는 구리 합금 층을 증착시키는 공정을 포함한다.
그 다음 CMP가 수행되어 금속 게이트 전극(100)을 포함하는, 도 12에 개략적으로 예시된 구조를 형성한다. 그레이드된 조성 게이트 절연 층은 기판(10)과의 경계면 및 금속 게이트 전극(100)과의 경계면에 농축된 실리콘을 포함하고, 이는 스트레스를 상당히 감소시켜 결점들을 줄이고, 이로써 누설 전류의 증가 없이 감소한 EOT를 갖는 것을 가능하게 한다.
본 발명의 실시예들은 수소를 포함하는 카본(예컨대, 약 5%부터 약 40% 사이의 수소 농도, 전형적으로 20%~30%의 농도를 갖는 비정질 수소화 카본)과 같은 여러 유형의 비정질 카본의 사용을 포함한다. 본 발명의 실시예들은 또한 비정질 때로는 질화 카본으로 언급되기도 하는 비정질 카본 질화물을 포함하는데, 이 비정질 카본 질화물은 일반적으로 수소에 대한 질소 농도의 비가 5:20으로부터 30:0에 이른다. 비정질 수소-질화 카본 또한 사용될 수 있다.
본 발명은 금속 게이트 전극들과 매우 얇은 EOT를 갖는 게이트 산화물들을 갖춘 트랜지스터들을 포함하며 누설 전류의 발생을 방지하는 반도체 소자의 제작을 가능하게 하는 방법론을 제공한다. 본 발명은 게이트 산화물 층 위의 보호 층의 그레이드된 외형 양단의 Vc의 조정을 가능하게 한다.
본 발명은 다양한 유형의 반도체 소자들 제작에 있어서 산업상 이용가능성이 있다. 본 발명은 특히 서브마이크론 구성들을 가지며 높은 구동 전류와 최소화된 누설 전류를 보여주는 반도체 소자의 제작에 적용가능하다.
앞의 설명에서, 본 발명에 대한 더 나은 이해를 제공하기 위해, 구체적 물질들, 구조들, 화학물질들, 공정들 등과 같은 여러 구체적 세부사항들이 설명되었다. 그러나, 본 발명은 상세하게 설명된 세부사항들에 의지하지 않고서도 실행될 수 있다. 본 발명을 불필요하게 불명료하게 하지 않도록 잘 알려진 공정과 물질들은 상세하게 기술되지 아니하였다.
본 발명의 바람직한 실시예뿐만 아니라 본 발명의 변형가능성에 대한 몇몇 예들도 본 출원에 도시되고 기술되어 있다. 본 발명은 다른 조합으로도 사용될 수 있고, 다른 환경에서도 사용될 수 있으며, 본 명세서에 나타난 진보적인 개념의 범위 내에서 변형 또는 수정이 가능함이 이해되어야 할 것이다.

Claims (10)

  1. 반도체 소자로서:
    기판(10)과;
    상기 기판(10) 위의 게이트 절연 층(12)과;
    상기 게이트 절연 층(12) 위의 보호 층과; 그리고
    상기 보호 층(70) 위의 금속 게이트 전극(60)을 포함하여 구성되며, 여기서
    상기 보호 층(70)은 상기 게이트 절연 층(12)과 상기 금속 게이트 전극(60) 사이에 그레이드된 조성(graded composition)을 갖는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 게이트 절연 층(12)은 산화물을 포함하고;
    상기 보호 층(70)은 비정질(amorphous) 카본 층을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 비정질 카본 층(70)은 그 농도가 상기 금속 게이트 전극(60)으로부터 상기 비정질 카본 층(70) 전반에 걸쳐서 상기 게이트 산화물(12)에 이르기까지 감소하는 금속 카바이드(carbide)를 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 금속은 탄탈(tantalum), 니켈, 코발트, 몰리브덴으로 구성되는 그룹으로부터 선택되고;
    상기 금속 카바이드는 상기 금속 게이트 전극(60)과의 경계면에서 약 80 at.%로부터 상기 비정질 카본 층(70) 전반에 걸쳐 감소하여 상기 게이트 산화물 층(12)과의 경계면에서 약 20 at.%까지 감소하는 것을 특징으로 하는 반도체 소자.
  5. 제 3 항에 있어서,
    상기 비정질 카본 층(70)은 산소, 실리콘 및 질소로 구성되는 그룹으로부터 선택된 적어도 하나의 요소를 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 보호 층(70)은 약 10Å으로부터 약 50Å에 이르는 두께를 갖는 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 보호 층(70)은,
    화학적 기상 증착(CVD) 또는 원자 층 증착(ALD)에 의해 비정질 카본의 층을 증착시키고;
    50 at.%에 이르는 금속 카바이드를 형성하기 위해 상기 금속 게이트 전극으로부터의 금속을 상기 비정질 카본의 층(70)으로 침투시키도록 열처리함에 의해 형성되며,
    여기서 상기 게이트 절연 층(12)은 산화물을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 반도체 소자로서:
    기판(10)과;
    상기 기판(10) 위의 게이트 절연 층과; 그리고
    상기 게이트 절연 층(10) 위의 금속 게이트 전극(100)을 포함하여 구성되며,
    여기서 상기 게이트 절연 층은 4 보다 큰 유전율(k)을 갖는 산화물(82)을 포함하는 산화물 층과, 상기 산화물 층과 상기 기판(10)과의 경계면 및 상기 산화물 층과 상기 금속 게이트 전극(100)과의 경계면에 농축된 실리콘을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
  9. 제 8 항에 있어서, 상기 게이트 절연 층은,
    상기 기판(10) 위의 제 1 다결정질 실리콘 층(81)과;
    상기 제 1 다결정질 실리콘 층(81) 위의 상기 산화물 층(82)과; 그리고
    상기 산화물 층(82) 위에 있으며 상기 금속 게이트 전극(100)에 인접한 제 2 다결정질 실리콘 층(83)을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
  10. 제 8 항에 있어서,
    상기 산화물(82)은 4 보다 큰 유전율(k)을 가지며 Ta2O5, Hf2O3 또는 HfSiO3를 포함하는 것을 특징으로 하는 반도체 소자.
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