JP6076755B2 - ゲート酸化物の漏れを抑えたリプレースメントゲートトランジスタ - Google Patents

ゲート酸化物の漏れを抑えたリプレースメントゲートトランジスタ Download PDF

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Description

本発明は、メタルゲート電極を備え、さらに、ゲート酸化物の漏れを抑えたトランジスタを含む半導体デバイスに関する。本発明は、特に、サブミクロン設計特性を有する高速の半導体デバイスに適用できる。
トランジスタなどの何億もの回路素子を単一の集積回路に統合するには、相互接続構造を含む回路素子の物理的寸法をさらに劇的に縮小つまり超小型化しなければならない。
超小型化により、ウェルに濃度勾配をつけたドーピング、エピタキシャルウエーハ、ハロー（イオン）注入、チップ注入(tip implants)、軽濃度にドープされたドレイン構造、ソース／ドレイン領域に対する多重イオン注入、ゲートおよびソース／ドレインのシリサイド化、複数のサイドウォールスペーサなどを含むようにすることでトランジスタ設計の複雑度が劇的に増している。
従来、高性能化が常に求められていることから、高駆動電流を必要とする超小型構成要素を高速に動作させ、さらに、リークを少なくし、つまり、オフ状態の電流を少なくして電力消費を抑えるようにしなければならない。典型的に、構造パラメータならびにドーピングパラメータは、リーク電流を阻害する駆動電流を所望に応じて増加させる傾向がある。
ポリシリコンの空乏を少なくし、さらに、メタルゲートの形成後に処理温度を下げることによって駆動電流を向上させるようにメタルゲート電極が開発が進められてきた。リプレースメントゲート（replacement metal gate）プロセスフローを実行するために、ポリシリコンのようなダミーゲートがドライ／ウェットエッチングにより除去され、その後、金属蒸着が行われる。
さらなる小型化が求められ続けていることから、メタルゲートトランジスタのゲート酸化物層を含むトランジスタの加工寸法を縮小することが求められる。非常に薄い実効酸化膜厚（ＥＯＴ）を実現するには、そのようなゲート酸化層を薄くしなければならない。
しかしながら、約１５Åの厚みのゲート酸化物の形成しようとする場合、このような目的は、リーク電流が原因となって実現困難なものとなっている。
したがって、リーク電流を抑え、薄くしたＥＯＴを備えるゲート酸化物を有するメタルゲートトランジスタが求められている。さらに、デバイスの速度は低下させずに、薄くしたＥＯＴを備えるゲート酸化物を有するメタルゲートトランジスタを含む半導体デバイスの製造を可能にする方法が求められている。
本発明の利点としては、メタルゲート電極と、ＥＯＴが薄くされリーク電流が抑えられたゲート酸化物と、を備えるトランジスタを有する半導体デバイスが挙げられる。
本発明の別の利点としては、メタルゲート電極と、ＥＯＴが薄くされリーク電流が抑えられたゲート酸化物と、を備えるトランジスタを含む半導体デバイスの製造方法が挙げられる。本発明の更なる利点及び他の特徴は、以下の明細書にその一部が記載され、また、ある部分は、当業者にとって、以下の明細書を査読することで、あるいは、本発明を実施することにより明らかになるであろう。本発明の利点及び特徴は、特に、添付の特許請求の範囲に明らかにされることにより、実現され、得られる。
本発明によれば、前述の利点ならびにその他の利点の一部は、基板、基板上のゲート誘電層、ゲート誘電層上の保護層、および、保護層上のメタルゲート電極、を含む半導体デバイスによって達成することができ、保護層は、ゲート誘電層とメタルゲート電極との間で濃度勾配のつけられた組成(graded composition)を有する。
本発明の実施例は、酸化物シリコンなどのゲート酸化物と、その上に保護層が形成されたメタルゲートトランジスタを含む。本実施形態の一態様としては、金属炭化物を含む非晶質炭素層を含む保護層が挙げられ、これは、金属を約５０原子百分率までの濃度でゲート電極から非晶質炭素層に拡散することにより形成される。典型的には、金属炭化物の濃度は、非晶質炭素層とメタルゲート電極との界面近くでは約８０原子百分率であり、非晶質炭素層を通じてゲート酸化物層との界面に向かうに従って約２０％にまで低下する。さらに実施形態において、酸素、シリコンおよび／または窒素などの少なくとも１つの更なる素子を含む非晶質炭素層が蒸着される。
本発明の別の態様としては、基板、基板上のゲート誘電層、および、ゲート誘電層上のメタルゲート電極を含む半導体デバイスが挙げられ、ゲート誘電層は、４以上の比誘電定数（ｋ）を有する酸化物を含む酸化物層と、基板とこの酸化物層の界面およびメタルゲート電極とこの酸化物層の界面において高濃度のシリコンと、を含む半導体デバイスが挙げられる。
実施形態において、基板上に多結晶シリコンの層と、第１多結晶シリコン層上に高誘電定数酸化物を含む酸化物層と、酸化物層上とメタルゲート電極に隣接して第２多結晶シリコン層と、を含むゲート誘電層が形成される。
本発明の別の態様は、メタルゲート電極を備えたトランジスタを有する半導体デバイスの製造方法であり、該方法は、基板上にリムーバブルゲートを形成するステップを含み、基板とリムーバブルゲートとの間にはゲート誘電層が設けられ、基板上に誘電層を形成し、リムーバブルゲートの上面を露出するステップと、リムーバブルゲートを除去して、ゲート誘電層により底部が画定され、誘電層の露出面によって側部が画定される誘電層の開口部を残すようにするステップと、保護層をゲート誘電層上に形成し、開口部を覆うステップと、開口部にメタルゲート電極を形成するステップと、を含み保護層は、ゲート誘電層とメタルゲート電極間に濃度勾配のつけられた組成を有する。
実施形態において、化学気相蒸着（ＣＶＤ）または原子層蒸着（ＡＬＤ）により非晶質炭素層が蒸着され、さらに、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）またはモリブデン（Ｍｏ）などの金属を非晶質炭素に拡散して、金属ゲート電極から非晶質炭素層を通じてゲート誘電層に向かうに従って濃度が低下する金属炭化物を形成するように、高温に加熱される。
本発明のさらなる利点は、以下の詳細な説明から本技術分野の当業者には容易に明らかとなる。本発明の実施形態は、本発明を実現するために検討された最良の形態を示すことで説明している。本発明は他の異なる実施形態においても実現可能であり、いくつかの詳細な部分については、本発明の範囲からまったく離れることなしに、様々な明白な実施例において変更可能であることを理解していただきたい。
従って、図面および詳細な説明は本質的に説明のためのものであり、本発明を限定しようとするものではないものとして扱われるべきである。なお、図１〜図１２において、同様の特徴には同じ参照符号が記されている。
本発明は、ポリシリコンゲート電極の形成に関する従来の方法に取り組み、これに伴う問題（抵抗が高いこと、よってさらに遅い動作速度から生じる問題）を解決する。さらに、本発明は、リプレースメントゲートトランジスタのゲート酸化物の厚みを薄くすることに取り組み、これに伴う問題、例えば、リーク電流の増加と動作速度の低下、を解決する。
本発明は、リーク電流を増加させずにＥＯＴが薄くされたゲート酸化物、例えば厚みが５Å〜１２Å、例えば１０Åのなど、１５Å未満の厚みを有するゲート酸化物を備えたメタルゲートトランジスタを、ゲート酸化物層とゲート電極層間に濃度勾配のつけられた組成を有する保護層をゲート酸化物層上に形成するステップを含む技術により提供することによって、このような問題に取り組み、解決する。この濃度勾配のつけられた保護層を形成することで、ゲート電極とゲート酸化物層間の応力が減り、これにより欠陥が減り、リーク電流が低減する。
本発明の実施形態によれば、多結晶シリコンゲートなどのリムーバブルまたは「ダミー」ゲートを除去後、非晶質炭素層が露出したゲート酸化物上に蒸着され、「ダミー」ゲートを除去することで生成された開口部が覆われる。次いでＴａ、Ｎｉ、Ｃｏ、Ｍｏなどの金属層が蒸着され、その後、化学機械研磨（ＣＭＰ）が行われてリプレースメントゲートが形成される。続いて、金属をメタルゲート電極から非晶質炭素層に拡散して金属炭化物を形成するように、加熱される。
本発明の実施形態において、真空下で、またはアルゴン、窒素などの適切な雰囲気の下で、または約４体積百分率の水素と約９６体積百分率の窒素から構成されるフォーミングガスの下で、約３０秒〜約５分間、約３００℃〜６００℃の温度にまで、例えば４００℃の温度にまで加熱される。加熱中にゲート電極からの金属は非晶質炭素層に拡散し、約５０原子百分率までの炭化物を形成する。この結果形成される保護層の構造は濃度勾配のつけられた組成組成であり、ゲート電極と非晶質炭素層の界面では金属炭化物の含有量は高く、非晶質炭素層を通じてゲート酸化物層へと向かうに従って濃度が金属炭化物の含有量は低くなる。本発明の実施形態において、金属をメタルゲート電極から非晶質炭素層まで拡散し、リプレースメントゲート電極との界面近くでは約８０原子百分率の金属炭化物を含み、非晶質炭素層を通じてゲート酸化物層との界面近くでは約２０原子百分率の濃度にまで低下する濃度勾配のつけられた組成を形成するように、加熱がなされる。有利にも、濃度勾配のつけられた組成により、ゲート酸化物層とメタルゲート電極間での互換性が高まり、この結果、応力が低減し、よって、欠陥が減り、リーク電流が抑えられて動作速度が高まる。
本発明の別の実施形態では、ゲート酸化物層は、真空の誘電率を１とした場合に、例えば４以上の比誘電定数（ｋ）を有する、高誘電定数材料から形成される。本発明の実施形態において、比誘電定数（ｋ）が４〜約５００未満、例えば、約４〜約４０未満の誘電材料からゲート誘電層が形成される。さらに本発明の実施形態において、比誘電定数（ｋ）が約４〜３０、例えば約４〜約２０の高誘電定数（ｋ）からゲート誘電材料が形成される。適切な誘電材料として、Ｔａ２Ｏ５、Ｈｆ２Ｏ３、ＨｆＳｉＳ３が挙げられる。そのような実施形態では、ゲート酸化物層と基板との界面において、および、ゲート酸化物層とリプレースメントゲート電極との界面においてシリコン濃度の高いゲート酸化物層を形成することが有利であることがわかっている。他の実施形態においては、高誘電定数ゲート酸化物層と基板との界面において多結晶シリコンが形成され、さらに、高誘電定数ゲート酸化物とリプレースメントゲート電極との界面において多結晶シリコン層が形成される。
本発明の実施形態を図１〜７に概略的に示す。図１を参照すると、ポリシリコンなどの一時的にリプレース可能ゲート、つまりダミーゲート１１は基板１０の上に形成され、ダミーゲート１１と基板１０との間には酸化物シリコンなどのゲート誘電層１２が形成されている。さらに、本発明の実施形態において、ゲート誘電層１２に、ＺｒＯ２、ＨｆＯ２、Ｈｆ２Ｏ３、ＨｆＳｉＯ３、ＩｎＯ２、ＬａＯ２、Ｔａ２Ｏ３、およびＴａＯ２などの高誘電定数材料が蒸着される。次に、浅いソース／ドレイン拡張部１３が形成される。続いて、酸化物シリコン、窒化シリコン、または酸窒化シリコンなどの誘電サイドウォールスペーサ１５がリムーバブルゲート１１に形成される。次に、イオンが打ち込まれて深いソース／ドレイン領域１４が形成される。続いて、Ｎｉ層を蒸着することによって、ソース／ドレイン領域１３の露出面にニッケルシリサイドなどの、金属シリサイド層１６を形成するようにシリサイド化がなされる。その後、加熱処理がなされる。図１に示す操作ステップは従来の方法で行われる。
図２を参照すると、酸化物シリコン、例えば、テトラエチルオルソシリケート（ＴＥＯＳ：tetraethyl orthosilicate）から形成される酸化物シリコンなどの誘電材料層が蒸着され、次に、化学機械研磨（ＣＭＰ）が行われて誘電層２０が形成される。浅いソース／ドレイン拡張部１３およびソース／ドレイン領域１４は、高温の、例えば約９００℃以上の熱アニーリングにより、図１に示す段階において、または他の形態では図２に示す段階において、または他の形態では、リプレースメントゲート電極を蒸着する前に図３に示す段階であっても活性化されることを理解されたい。
図３に例示しているように、リプレースメントつまりダミーゲート１１は、例えば酢酸におけるフッ化水素酸と硝酸との溶液を溶液を用いたエッチングによって除去される。図４に概略的に例示しているように、本実施形態の態様によれば、非晶質炭素層４０が蒸着され、ダミーポリシリコンゲート１１を除去することで生成された開口部が覆われる。本発明の実施形態において、ＣＶＤまたはＡＬＤにより非晶質炭素層４０が蒸着される。典型的に、非晶質炭素層は、約１０〜約５０Å（例えば約２５〜３５Åなど）などの、約５０Åの厚みにまで蒸着される。非晶質炭素層を約３０Åの厚みに蒸着することにより、適切な結果を得ることができる。
続いて、図５に例示しているように、タンタル、ニッケル、コバルトおよびモリブデンなどの導電性材料層５０が物理気相蒸着技術などにより蒸着される。本発明の実施形態において、タンタル、ニッケル、コバルトまたはモリブデンなどの金属からなる初期層が蒸着され、次いで銅（Ｃｕ）またはＣｕ合金の層が蒸着される。次いで、ＣＭＰが行われ、蒸着された導電材料の上面がプレーナ化される。この結果、図６に示すように、メタルゲート６０が完成する。
本発明の別の実施形態では、非晶質炭素層はＣＶＤにより蒸着され、酸素、シリコン、窒素などの少なくとも１つの素子を含む。実施形態には、酸素、シラン（ＳｉＨ４）および窒素を使用したＣＶＤによる蒸着を含む。初期の非晶質炭素層に酸素、シリコンおよび／または窒素を含むことで、応力がさらに減り、さらに応力がもたらす欠陥が低減する。この結果、リーク電流が抑えられる。
続いて、一般的には、真空下で、または、アルゴン、窒素などの適切な雰囲気の下で、または、約４体積百分率の水素および約９６体積百分率の窒素からなるフォーミングガスの下で、約３００℃〜約６００℃の温度で、例えば約４００℃の温度で、約３０秒〜約５分間、加熱がなされる。加熱の間、リプレースメントゲートからの金属が非晶質炭素層４０に拡散し、炭化物が形成される。この炭化物は、非晶質炭素層４０とメタルゲート６０との界面から非晶質炭素層４０を通じてゲート誘電層１２に向かうに従い段階的に濃度が低下している。この結果形成される構造を図７に示しており、この構造では、金属炭化物を有する非晶質炭素の保護層を表す素子７０が示されている。
典型的に、加熱は、５０原子百分率までの金属炭化物を形成するのに十分な条件下で行われる。一般的に金属炭化物の濃度は、保護層７０とメタルゲート電極６０との界面近くでは約８０原子百分率であり、保護層７０の厚みを通るに従って濃度は段階的に低下し、保護層７０とゲート酸化物層１２との界面近くでは、金属炭化物の濃度は約２０原子百分率となる。濃度勾配のつけられた組成を有する保護層７０により互換性が向上する。この結果、応力が減り、したがってゲート電極／ゲート酸化物の界面において生成される欠陥が減る。このようにして、ＥＯＴは、リーク電流の増加といったデメリットを伴うことなく、非常に薄くすることができる。
本発明の別の実施形態を、図８〜１２に概略的に示す。図８を参照すると、図１〜３に説明したような処理が行われ、図８は基本的に図３に対応する。この時点で、ゲート酸化物層は、従来のフッ化水素酸エッチを用いて除去され、この結果、図９に例示するような中間体構造が形成される。この実施形態では、ポリシリコンダミーゲートを除去するプラズマ処理またはリプレースメントゲートの蒸着に起因する放射損傷（radiation damage）のない新たなゲート酸化物が形成される。本実施形態の態様によれば、シリコンを有する高誘電定数材料を含む新たなゲート電極が形成される。シリコンの濃度は、基板との界面において、およびメタルゲート電極との界面において高い。この結果、基板ならびにメタルゲートの両方と互換性のある、濃度勾配のつけられたゲート誘電層が形成され、これにより応力ならびに関連の欠陥とが減る。
元のゲート酸化物１２を除去後、濃度勾配のつけられた高誘電定数のゲート酸化物が形成される。本実施形態の態様において、図１０に例示しているように、多結晶シリコンの初期層８１が蒸着され、その上にＴａ２Ｏ５、Ｈｆ２Ｏ３、またはＨｆＳｉＯ３などの高誘電定数材料８２が蒸着され、この高誘電定数材料８２の上には別の多結晶シリコンの層８３が蒸着される。次に、図１１に示すように、金属９０が蒸着される。本実施形態の態様において、初めにＴａ層が蒸着され、続いてＣｕまたはＣｕ合金の層が蒸着される。
次に、ＣＭＰが行われ、これによりメタルゲート電極１００を含む、図１２に概略的に示す構造が形成される。基板１０との界面において、およびメタルゲート電極１００との界面においてシリコン濃度の高い濃度勾配のつけられた組成のゲート誘電層により、応力が著しく減り、したがって、欠陥が減る。この結果、リーク電流を増加させずにＥＯＴを薄くすることができる。
本発明の実施形態では、様々なタイプの非晶質炭素が用いられ、例として、炭素含有水素、例えば、水素濃度が約５原子百分率〜約４０原子百分率、一般的には約２０原子百分率〜約３０原子百分率の非晶質水素化炭素を挙げることができる。さらに、本発明の実施形態は、窒素化炭素(nitrogenated carbon)と呼ばれることもある、窒素と水素との濃度比が通常５：２０〜３０：０であるである非晶質炭化窒素を含む。非晶質の水素−窒素化炭素(hydrogen-nitrogenated carbon)を利用してもよい。本発明は、メタルゲート電極と極薄のＥＯＴを備えたゲート酸化物を有しながらもリーク電流を生成させないトランジスタを有する半導体デバイスの生成を可能とする方法を提供する。本発明は、ゲート酸化物層上の保護層の濃度勾配のつけられたプロファイルを流れるＶｃを調整することができる。本発明は、様々なタイプの半導体デバイスの製造において、産業上の利用可能性を享受する。特に本発明は、サブミクロンのフィーチャを有し、さらに高駆動電流と最小のリーク電流とを示す半導体デバイスの製造に利用することができる。
これまでの説明において、本発明をさらに理解するように特定の材料、構造、化学物質、プロセスなどの様々な具体的な詳細を記載している。しかし、本発明は具体的に記載された詳細に頼らずに実行することができる。他の例では、必要以上に本発明を曖昧なものとしないように、周知の処理ならびに材料は詳細に記載していない。
本発明の好適な実施形態とほんの数例のその用途とを本発明において図示し、説明している。本発明は様々なほかの組合せならびに環境において利用することができ、さらに、本文において示した発明の概念の範囲において変更または修正可能であることを理解されたい。
本発明の実施形態に従う方法におけるステップを示す概略図。 本発明の実施形態に従う方法におけるステップを示す概略図。 本発明の実施形態に従う方法におけるステップを示す概略図。 本発明の実施形態に従う方法におけるステップを示す概略図。 本発明の実施形態に従う方法におけるステップを示す概略図。 本発明の実施形態に従う方法におけるステップを示す概略図。 本発明の実施形態に従う方法におけるステップを示す概略図。 本発明の別の実施形態におけるステップを示す説明図。 本発明の別の実施形態におけるステップを示す説明図。 本発明の別の実施形態におけるステップを示す説明図。 本発明の別の実施形態におけるステップを示す説明図。 本発明の別の実施形態におけるステップを示す説明図。

Claims (2)

  1. 基板（１０）と、
    ゲート誘電層と、
    メタルゲート電極（１００）と、を含み、
    前記ゲート誘電層は、
    ４以上の比誘電定数（ｋ）を有する酸化物を含む酸化物層（８２）と、
    前記基板（１０）と前記酸化物層（８２）との間に存在する第１多結晶シリコン層（８１）と、
    前記酸化物層（８２）と前記メタルゲート電極（１００）との間に存在する第２多結晶シリコン層（８３）とを含み、
    前記ゲート誘電層は、前記基板（１０）との界面および前記メタルゲート電極（１００）との界面において高濃度のシリコンを含む、半導体デバイス。
  2. 前記酸化物層（８２）は比誘電定数（ｋ）が４以上であり、Ｔａ２Ｏ５、Ｈｆ２Ｏ３、ＨｆＳｉＯ３、ＺｒＯ２、ＨｆＯ２、ＩｎＯ２、ＬａＯ２、Ｔａ２Ｏ３又はＴａＯ２を含む、請求項１記載の半導体デバイス。
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