JP2005019885A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】高誘電率絶縁膜をゲート絶縁膜に用いる半導体装置において、高温熱処理を必要とする拡散層12を先に形成し、その後ゲート絶縁膜15を形成する。さらに、凹型に形成したゲート絶縁膜15の内面を覆うように、図示しないバッファーの多結晶シリコン膜を形成後に金属膜17を形成し、熱処理により反応させて金属珪化膜16aを形成する。以上のように形成することにより、ゲート絶縁膜15の信頼性劣化を防止する。また、金属珪化膜16aの内面に金属膜17が残るように形成することにより、ゲート電極を低抵抗化する。
【選択図】 図15
Description
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に高誘電率絶縁膜を用いた半導体装置およびその製造方法に関するものである。
【0002】
【従来の技術】
LSIの高集積化に伴い、構成するMOS型電界効果トランジスタ(以下、MOSFETと称する)の微細化が急速に進み、ゲート絶縁膜の膜厚はシリコン酸化膜に換算して2nmを下回るほどに薄膜化が進行している。
【0003】
ゲート絶縁膜としては、現在SiO2またはそれにNを添加したSiONなどが用いられており、将来的には、より高い比誘電率をもつHf、Zrの酸化物およびそれにSi、N、Alなどを添加した高誘電率絶縁膜を用いる検討が精力的に行われている。
【0004】
これらの高誘電率絶縁膜をゲート絶縁膜として用いる場合、これまで用いられてきた多結晶シリコンのゲート電極では、ゲート電極の空乏化によりゲート容量が低下することが問題になっている。ゲート容量の低下は、シリコン酸化膜の膜厚に換算すると約0.5nmの膜厚が増加することに相当し、トランジスタの特性劣化につながる。
【0005】
そこで、ゲート電極の空乏化を回避するため、ゲート電極を多結晶シリコンから空乏化の無い金属に置き換える検討が行われている。しかしながら、金属はシリコン酸化膜や高誘電体膜と反応しやすいので、高温熱処理を必要とする拡散層の形成後にゲート電極を形成する方法が提案されている(非特許文献1参照)。
【0006】
ゲート電極の金属の堆積方法としては、大別してスパッタリング法などの物理的気相成長法(PVD)と化学的気相成長法(CVD)が挙げられるが、非常に薄い絶縁膜上に金属電極を直接堆積する場合には、いずれの方法も問題がある。
【0007】
金属をPVD法により形成する場合、運動エネルギーの大きい金属粒子や荷電した金属粒子が直接絶縁膜表面に衝突するため、金属と絶縁膜界面や絶縁膜内に欠陥が発生する可能性がある。
【0008】
また、金属をCVD法により形成する場合は、原料中にFやClなどのハロゲンや有機物が含まれる。高誘電率絶縁膜は、ハロゲンを含む雰囲気中でエッチングされやすいため、ゲート電極形成時にゲート絶縁膜がエッチングされてしまう可能性がある。
また、堆積された金属中にはハロゲンやC(炭素)が含まれ、後の熱工程で絶縁膜中に拡散し、欠陥を生じさせる可能性がある。
【0009】
これらの問題を解決する方法として、多結晶シリコンの全体を金属との熱反応を用いて金属珪化物(シリサイド)に置き換える方法が提案されている(非特許文献2参照)。
【0010】
【非特許文献1】
A. Yagishita et al., IEDM Tech. Dig. (1998), pp.785−788など
【非特許文献2】
Z.Krivokapic et al., IEDM Tech. Dig. (2002), pp.275−278など
【0011】
図16〜23は、ゲート電極および拡散層にシリサイドを形成する従来の半導体装置の製造方法を、半導体装置の断面図により、順を追って説明する工程説明図である。通常は同一基板上にNMOSとPMOSを形成するが、構造が同一であるので、NMOSの断面のみを示す。
【0012】
まず、図16に示すように、シリコンを主体とする半導体基板201中にSTI202およびP型ウェル203を形成する。
【0013】
次に、図17に示すように、半導体基板201表面に、HfO2、HfSiOx、HfAlOxまたはそれらに窒素を添加した膜からなるゲート絶縁膜204および多結晶シリコン膜205を形成する。
【0014】
次に、図18に示すように、リソグラフィによりレジストパターン207を形成し、これをマスクとしてドライエッチングによりゲート電極206を形成する。
【0015】
次に、図19に示すように、ゲート電極206をマスクとしてN型の低濃度拡散層領域(以下、エクステンションと称する)208およびP型のポケットイオン注入領域(以下、Haloと称する)209を形成する。
【0016】
次に、図20に示すように、LPCVDおよびドライエッチングにより、ゲート側壁210を形成する。
【0017】
次に、図21に示すように、ゲート電極206およびゲート側壁210をマスクとして、イオン注入によりN型ソース/ドレイン211を形成する。
【0018】
次に、図22に示すように、N型ソース/ドレイン211およびゲート電極206の表面の自然酸化膜を除去し、シリサイドを形成するための金属212を堆積する。
【0019】
次に、図23に示すように、窒素雰囲気中でアニールを行い、金属212(図22参照)とシリコンを反応させ、未反応の金属を除去してN型ソース/ドレイン211の表層部をシリサイド化してシリサイド層213を形成するとともに、ゲート電極206(図22参照)全体を完全にシリサイド化してシリサイド化ゲート電極214を形成する。
【0020】
この後、通常の技術を用いて、ゲート電極214の上に層間絶縁膜、コンタクト、および配線を形成する。これらの工程はこの分野で既知であるので説明は省略する。
【0021】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置において、Hf、Zrの酸化物、およびそれらの酸化物にSi、N、Alなどを添加した高誘電率絶縁膜をゲート絶縁膜として用い、ゲート絶縁膜を形成後に拡散層を形成すると、拡散層形成のための高温熱処理により、ゲート絶縁膜のリークが増大し、ゲート絶縁膜の信頼性劣化を招くという問題があった。
【0022】
本発明は、上記従来の課題を解決するためになされたもので、高誘電率絶縁膜をゲート絶縁膜に用いた半導体装置において、拡散層形成のための高温熱処理によりゲート絶縁膜の信頼性劣化が起こらないようにすることを目的とする。また、ゲート電極の抵抗を下げて、集積回路のRC遅延が起こりにくくなるようにすることも目的とする。
【0023】
【課題を解決するための手段】
本発明は、高誘電率絶縁膜をゲート絶縁膜として用いる半導体装置の製造方法において、高温熱処理を必要とする拡散層を先に形成し、その後ゲート絶縁膜として高誘電率絶縁膜を形成し、高誘電率絶縁膜を覆うように多結晶シリコン膜を形成し、これをバッファー膜として金属を形成し、多結晶シリコン膜をシリサイド化させるようにした。このように形成することにより、ゲート絶縁膜の信頼性劣化を防止することができる。
また、ゲート電極を金属珪化膜と金属からなる膜により形成することにより、ゲート電極の低抵抗化を実現し、集積回路のRC遅延が起こらない半導体装置およびその製造方法を提供することができる。
【0024】
すなわち、本発明の半導体装置は、半導体基板と、前記半導体基板の主面に形成した、溝を有する絶縁膜と、前記絶縁膜の溝の少なくとも底面に且つ前記半導体基板の表面と接するように形成したゲート絶縁膜と、前記ゲート絶縁膜上に形成したゲート電極とを備えた半導体装置において、前記ゲート電極が、金属珪化膜、または、前記ゲート電極が前記ゲート絶縁膜に接する金属珪化膜と、この金属珪化膜に接し前記金属珪化膜に含まれる金属と同じ金属とで構成されていることを特徴とする。
【0025】
また、本発明の半導体装置の製造方法は、半導体基板主面にダミーゲート絶縁膜を形成する工程と、前記ダミーゲート絶縁膜の上にダミーゲートを形成する工程と、前記ダミーゲートを覆うように、半導体基板主面上に層間絶縁膜を形成する工程と、前記層間絶縁膜を研磨して前記ダミーゲートの上面を露出させる工程と、前記ダミーゲートおよび前記ダミーゲート絶縁膜を選択的に除去してゲート溝を形成する工程と、前記ゲート溝の少なくとも底面に且つ前記半導体基板の表面と接するようにゲート絶縁膜を形成する工程と、前記ゲート溝および前記ゲート絶縁膜により形成した溝の内面にシリコン膜を溝状に形成する工程と、前記溝状に形成したシリコン膜の内面に金属膜を埋め込む工程と、前記溝状に形成したシリコン膜と前記金属膜を熱処理により反応させて、全て金属珪化膜にするか、あるいは、前記溝状に形成したシリコン膜と前記金属膜を熱処理により反応させて、前記ゲート溝および前記ゲート絶縁膜により形成した溝の内面に、溝状に金属珪化膜を形成し、前記溝状に形成した金属珪化膜の内面に前記金属膜が残るようにする工程と、前記ゲート溝の外部に形成した前記金属膜および前記金属珪化膜を除去することにより、ゲート電極を形成する工程とを備えたことを特徴とする。
本発明のその他の半導体装置あるいはその他の製造方法については、以下において詳細に説明する。
【0026】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態を説明する。
実施の形態1.
図1〜12は、本発明実施の形態1による半導体装置の製造方法を、半導体装置の断面により、順を追って説明する工程説明図である。一般に半導体装置の製造において、シリコン基板にP型不純物を含んだP型シリコン基板または、シリコン基板にN型不純物を含んだN型シリコン基板が用いられるが、ここではP型シリコン基板を使用した例を示す。
【0027】
通常、同一基板上にNMOSおよびPMOSを形成するが、断面構造は同一であるので、ここではNMOSの断面のみを示す。
【0028】
図1は、浅い溝型STI(Shallow Trench Isolation、以下STIと称する)法によりSTIを形成後、NMOS領域にP型ウェルを形成した後の工程を示す断面図である。P型シリコン基板1にSTI2を形成し、N型チャネルMOSトランジスタを形成する領域(以下、NMOS領域と称する)3にP型ウェル4を形成する。
【0029】
次に、図2に示すように、P型シリコン基板1の表面に、SiO2またはSiO2に窒素を添加した膜からなるダミーゲート絶縁膜5を縦型拡散炉により5nm程度の膜厚で形成する。次に、ダミーゲート絶縁膜5の上に、多結晶シリコン膜からなるダミーゲート膜6をLPCVDにより150nmから200nm程度の膜厚で形成する。
【0030】
このとき、ダミーゲート膜6は、後の工程で形成する層間絶縁膜やゲート側壁に対するエッチング選択比が大きい材料であることが好ましく、アモルファスシリコン等を用いても良い。
【0031】
次に、図3に示すように、リソグラフィにより、ゲートを形成する位置7にレジストパターン8を形成し、これをマスクとして異方性エッチングを行う。エッチング後、ゲートを形成する位置7にダミーゲート6aを形成する。このとき、ダミーゲート6aの幅6bは、100nm程度となっている。
【0032】
次に、図4に示すように、リソグラフィによりNMOS領域3以外の位置に図示しないレジストパターンを形成し、このレジストパターンおよびダミーゲート6aをマスクとして、NMOSのエクステンションおよびNMOSのHalo形成のためのイオン注入を行う。
【0033】
NMOSのエクステンション形成のイオン注入は、ヒ素を加速電圧5〜10keV程度、ドーズ量5〜6×1014cm−2程度の条件で行う。また、NMOSのHalo形成のイオン注入は、ボロンを加速電圧10keV程度、ドーズ量6〜8×1013cm−2程度、注入角度30°程度の条件で行い、NMOS領域3にNMOSのエクステンション9、NMOSのHalo10を形成する。
【0034】
次に、図5に示すように、シリコン窒化膜をLPCVDにより30〜50nm程度の膜厚で形成し、さらに異方性エッチングを行うことにより、ダミーゲート6aの側面に側壁11を形成する。
【0035】
次に、図6に示すように、リソグラフィによりNMOS領域3以外の位置に図示しないレジストパターンを形成し、このレジストパターンと、ダミーゲート6aおよび側壁11をマスクとしてイオン注入を行い、NMOS領域3にNMOSのソース/ドレイン12を形成する。
【0036】
Nchソース/ドレインのイオン注入は、ヒ素を加速電圧50〜60keV程度、ドーズ量3〜6×1015cm−2程度の条件で行い、NMOS領域3にNMOSのソース/ドレイン12を形成する。
【0037】
次に、P型シリコン基板1に対して、ランプアニールにより1000℃で3秒、急速加熱処理を行う。この処理により、NMOS領域3のエクステンション9、NMOSのHalo10、NMOSのソース/ドレイン12が活性化される。
【0038】
次に、図7に示すように、P型シリコン基板1の主面に、ダミーゲート6a、STI2、側壁11の上に、すなわち全面を覆うように層間絶縁膜13を形成する。このとき、層間絶縁膜13の膜厚は、ダミーゲート6aの膜厚よりも厚くなるように形成する。
【0039】
次に、図8に示すように、層間絶縁膜13をCMPにより研磨し、ダミーゲート6aの上面を露出させる。
【0040】
次に、図9に示すように、ダミーゲート6aおよびダミーゲート絶縁膜5a(図8参照)を層間絶縁膜13と側壁11、およびP型シリコン基板1に対して選択的にエッチングし、凹型形状のゲート溝14を形成する。このとき、ゲート溝14の底部にはP型シリコン基板1が露出している。
また、前述のように、ダミーゲート6aの幅6bが100nm程度であった(図3参照)ため、ゲート溝14の幅14aは、100nm程度となっている。
【0041】
次に、図10に示すように、凹型形状のゲート溝14(図9参照)の内面を被覆するように、ゲート絶縁膜15をCVDにより3〜5nm程度の膜厚で形成する。このとき、前述のようにゲート溝14の幅14aは100nm程度(図9参照)であり、ゲート絶縁膜15の膜厚よりも十分に大きいため、ゲート絶縁膜15は、ゲート溝14の内面に90nm程度の凹型形状の溝を形成している。
【0042】
ゲート絶縁膜の材料としては、ハフニウム酸化膜またはジルコニウム酸化膜、あるいはこれらの酸化膜にシリコン、窒素、アルミニウムなどを添加した膜、あるいはシリコン酸化膜に窒素を添加した膜などを用いる。ゲート絶縁膜の膜厚としては、ゲート長100nm程度のMOSFETを製造するためには、シリコン酸化膜厚に換算した実効膜厚が2nm以下であることが好ましい。
【0043】
なお、ゲート絶縁膜をCVDにより形成する工程に置き換えて、ゲート溝の底部に露出したP型シリコン基板1を急速加熱処理、あるいは、O3、O、またはNのラジカル、プラズマのような活性種の低温処理により酸化あるいは窒化し、ゲート絶縁膜を形成するようにしても良い。
【0044】
次に、ゲート溝14の内面に形成した凹型形状のゲート絶縁膜15の内面に、多結晶シリコン膜16をLPCVDにより、例えば、30nm以上の膜厚で形成する。ここで、前述のように、ゲート絶縁膜は90nm程度の凹型形状の溝を形成しているので、多結晶シリコン膜16は、30nm以下の幅の溝を形成している。
シリコン膜16の膜厚は、シリサイド化による体積膨張の後、溝全体がシリサイドで充填される厚さであれば良い。また、多結晶シリコン膜16により凹型形状の溝が完全に埋め込まれるようにしても良い。
【0045】
このとき、ゲート絶縁膜15の内面に形成した多結晶シリコン膜16は、次工程で形成する金属膜とゲート絶縁膜との間のバッファー膜となっている。ここで、ゲート絶縁膜と金属膜との間のバッファー膜は、以下の理由により必要であると考えられる。
【0046】
一般に金属膜を埋め込む工程においては、スパッタ法またはCVD法が用いられる。スパッタ法を用いる場合、運動エネルギーの大きい金属粒子や荷電した金属粒子が直接ゲート絶縁膜表面に衝突するため、ゲート絶縁膜内、あるいはゲート絶縁膜と金属膜の界面に欠陥を発生させ、ゲート絶縁膜の信頼性を低下させてしまう。
【0047】
また、金属膜の形成にCVD法を用いる場合は、原料にFやClなどのハロゲンや有機物が含まれるが、例えばハフニウム酸化膜、ジルコニウム酸化膜などの高誘電率絶縁膜がゲート絶縁膜として用いられると、これらの膜が金属膜形成中にエッチングされる可能性がある。また、さらにその後の工程の熱処理においてハロゲンや有機物が金属膜からゲート絶縁膜中に拡散し、ゲート絶縁膜に欠陥を生じさせるので、ゲート絶縁膜の信頼性低下につながる。
【0048】
一方、多結晶シリコン膜のCVDにおいては、SiH4、Si2H6などの、ハロゲンや炭素を含まない原料を用いることができるので、ゲート絶縁膜を形成後、金属膜に対するバッファー膜として多結晶シリコン膜を形成することで、ゲート絶縁膜の信頼性劣化を回避できると考えられる。
【0049】
次に、多結晶シリコン膜16上に金属膜17を形成するが、金属膜17を形成する前には、多結晶シリコン膜16との反応性を考慮して適宜、自然酸化膜除去のための洗浄処理を行う。例えば1%程度に希釈した弗酸水溶液にて、60秒程度の処理を行う。
【0050】
次に、多結晶シリコン膜16により形成した溝の内面に埋め込むように、スパッタ法により金属膜17を形成する。
【0051】
ここで、金属膜17の種類は、シリサイドの仕事関数などを考慮して決定しなければならない。NMOSではN型ポリシリコンの仕事関数に近いものを採用するのが良く、PMOSではP型ポリシリコンの仕事関数に近いものを採用するのが良い。
【0052】
N型ポリシリコンの仕事関数に近いシリサイドを形成する金属としては、IVa属の元素すなわちTi、Zr、Hf、およびVa属の元素すなわちV、Nb、Ta、およびVIa属の元素Cr、Mo、Wなどが挙げられる。
【0053】
また、P型ポリシリコンの仕事関数に近いシリサイドを形成する金属としては、VIII属の元素、すなわちNi、Pd、Pt、Co、Ruなどが挙げられる。
【0054】
次に、図11に示すように、450℃程度の窒素雰囲気中で30秒間、ランプアニールによる急速加熱処理を行い、多結晶シリコン膜16の全部と金属膜17とを反応させ、シリサイド膜(金属珪化膜)16aを形成する。
このとき、多結晶シリコン膜16によって形成した溝の内部に埋め込まれていた金属膜17は、シリサイドにより全て消費されており、溝の内部に金属膜17は残っていない。
【0055】
ここで、従来の技術においては、シリサイド形成後、ゲート上および拡散層上の以外の箇所には、シリコンが露出していないので、シリサイド化していない未反応の金属がそのまま残っている。これを残したままにするとゲート電極と拡散層がショートしてしまうので、従来の技術においては、シリサイド形成後に未反応の金属を選択エッチングする必要がある。
しかし、この実施の形態においては、後述するゲート溝の外部に形成した金属を除去する工程において、未反応の金属を除去することができる(ゲート形成の工程と兼ねることが可能である)ので、未反応の金属を選択エッチングする工程を省略することができる。
【0056】
アニールの雰囲気は、金属が酸化されやすいものであれば、Arなどの不活性ガスやH2などの還元性ガス、N2などの非酸化性ガスであることが望ましく、適宜これらの混合雰囲気を用いても良い。
【0057】
アニールの温度および時間は、多結晶シリコン膜16の全てと、金属膜17が完全に反応するのに十分なものであることが必要である。
【0058】
次に、図12に示すように、ゲート溝14(図9参照)の外部に形成した金属膜17、シリサイド膜16a、ゲート絶縁膜15(図11参照)をCMPなどにより除去することにより、ゲート電極18を形成する。なお、ここでゲート絶縁膜15は、後に行うコンタクト形成工程に支障がなければ、ゲート溝14(図9参照)の外部に残っていても良い。
ここで、前述したように従来の技術においては、シリサイドを形成後に未反応の金属を選択エッチングする必要があった。しかし、この実施の形態においては、この工程においてゲート溝の外部に形成した未反応の金属を除去することができるので、シリサイド除去後の未反応の金属を選択エッチングする工程を省略することができる。
【0059】
この後、図示しないが、通常の技術を用いて、ゲート電極18および層間絶縁膜13の上に第2の層間絶縁膜を形成し、コンタクトおよび配線を形成する。これらの工程は、この分野で既知であるので、説明は省略する。
【0060】
以上述べたように、この実施の形態では、高誘電率絶縁膜をゲート絶縁膜として用いる半導体装置の製造方法において、高温熱処理を必要とする拡散層を先に形成し、その後層間絶縁膜の中で、少なくとも半導体基板の表面と接するようにゲート絶縁膜を形成し、ゲート溝およびゲート絶縁膜で形成する溝の内面に凹型形状の多結晶シリコン膜を形成し、さらにその内面に金属膜を埋め込み、多結晶シリコン膜と金属を反応させて、ゲート溝およびゲート絶縁膜で形成する溝の内面を金属珪化膜で埋め込むように形成した。
このように、高温熱処理を必要とする拡散層をゲート絶縁膜よりも先に形成することにより、拡散層形成時の高温熱処理によるゲート絶縁膜の信頼性劣化を防止することができる。
【0061】
また、金属膜を形成する前に、高誘電率絶縁膜を覆うように多結晶シリコン膜を形成するようにした。
多結晶シリコン膜のCVDでは、SiH4、Si2H6などの、ハロゲンやC(炭素)を含まない原料を用いることができるので、金属膜をCVDにより形成する場合には、金属のCVDに原料として含まれるFやClなどのハロゲンや有機物により高誘電率絶縁膜が金属膜形成時にエッチングされるのを防ぐことができる。また、その後の熱処理で金属膜に含まれるハロゲンや有機物がゲート絶縁膜に拡散するのを防ぐことができるので、ゲート絶縁膜の信頼性劣化を防止することができる。
また、金属膜をPVDにより形成する場合には、ゲート絶縁膜上に多結晶シリコン膜を形成しているので、ゲート絶縁膜に対する物理的ダメージが抑えられ、ゲート膜の信頼性劣化を防止することができる。
【0062】
なお、従来の技術においては、シリサイド形成後に未反応の金属を除去する必要があった。しかし、この実施の形態によれば、ゲート溝の外部に形成した金属を除去する工程において未反応の金属を除去することができるので、シリサイド形成後に未反応の金属を選択エッチングする工程を省略することができる。
【0063】
また、この実施の形態によれば、P型シリコン基板の主面に層間絶縁膜を形成し、この層間絶縁膜の中で、少なくともP型シリコン基板の表面と接するようにゲート絶縁膜を形成し、ゲート溝およびゲート絶縁膜で形成する溝の内面に、金属珪化膜からなるゲート電極を埋め込んだ構造の半導体装置を得ることが出来る。
これによれば、金属珪化膜からなるゲート電極を有し、高誘電率ゲート絶縁膜の信頼性劣化を防止した半導体装置を得ることが出来る。
【0064】
以上から、この実施の形態によれば、ゲート絶縁膜耐圧や、TDDB(Time Dependent Dielectric Breakdown)特性など、ゲート絶縁膜の高信頼性を維持することが可能な半導体装置およびその製造方法を得ることができる。
【0065】
実施の形態2.
図13〜15は、本発明実施の形態2による半導体装置の製造方法を、半導体装置の断面により、順を追って説明する工程説明図である。なお、実施の形態1における図1〜図9の工程は、本実施の形態2でも同様であるので援用する。
一般に半導体装置の製造において、シリコン基板にP型不純物を含んだP型シリコン基板または、シリコン基板にN型不純物を含んだN型シリコン基板が用いられるが、ここではP型シリコン基板を使用した例を示す。
この実施の形態2において、まず実施の形態1で示した工程と同一の工程(図1〜図9までの工程)により、STIを形成し、ダミーゲートおよびダミーゲート絶縁膜を除去してゲート溝を形成する。
【0066】
その後、図13に示すように、凹型形状のゲート溝14(図9参照)の内面を被覆するように、ゲート絶縁膜15をCVDにより3〜5nm程度の膜厚で形成し、さらに、ゲート溝14(図9参照)の内面に形成した凹型形状のゲート絶縁膜15の内面に、多結晶シリコン膜16をLPCVDにより1nm程度の膜厚で形成する。
【0067】
なお、実施の形態1でも述べたように、ゲート絶縁膜をCVDにより形成する工程に置き換えて、ゲート溝の底部に露出したP型シリコン基板1を急速加熱処理、あるいは、O3、O、またはNのラジカル、プラズマのような活性種の低温処理により酸化あるいは窒化し、ゲート絶縁膜を形成するようにしても良い。
【0068】
このとき、ゲート溝14の幅14aが100nm程度であった(図9参照)ので、多結晶シリコン膜16は、90nm程度の幅の溝を形成している。
【0069】
次に、実施の形態1と同様に、多結晶シリコン膜16の自然酸化膜除去のための洗浄処理、例えば1%程度に希釈した弗酸水溶液にて、60秒程度の処理を適宜行う。
次に、多結晶シリコン膜16により形成した凹型形状の溝の内部に、スパッタ法により金属膜17を形成する。
【0070】
次に、図14に示すように、実施の形態1と同様の条件で急速加熱処理を行い、シリコン膜16の全部と金属膜17とを反応させ、シリサイド膜16aを形成する。このとき、多結晶シリコン膜16(図13参照)は全てシリサイド化されているが、実施の形態1と比較して、形成した多結晶シリコン膜16の膜厚が薄いため、溝の内部には、金属膜17が残っている。
【0071】
次に、図15に示すように、ゲート溝の外部に形成した金属膜17、シリサイド膜16a、ゲート絶縁膜15をCMPなどにより除去することにより、ゲート電極18を形成する。
【0072】
この後、図示しないが、実施の形態1と同様、通常の技術を用いて、ゲート電極18および層間絶縁膜13の上に第2の層間絶縁膜を形成し、コンタクトおよび配線を形成する。これらの工程は、この分野で既知であるので、説明は省略する。
【0073】
以上述べたように、この実施の形態では、高誘電率絶縁膜をゲート絶縁膜として用いる半導体装置の製造方法において、高温熱処理を必要とする拡散層を先に形成し、その後層間絶縁膜の中で、少なくとも半導体基板の表面と接するようにゲート絶縁膜を形成し、ゲート溝およびゲート絶縁膜で形成する溝の内面に凹型形状の多結晶シリコン膜を形成し、さらにその内面に金属膜を埋め込み、多結晶シリコン膜と金属を反応させて、ゲート溝およびゲート絶縁膜で形成する溝の内面を金属珪化膜で埋め込み、その内面に金属珪化膜に含まれる金属と同一の金属を埋め込むように形成した。
このように、高温熱処理を必要とする拡散層をゲート絶縁膜よりも先に形成することにより、拡散層形成時の高温熱処理によるゲート絶縁膜の信頼性劣化を防止することができる。
【0074】
また、金属膜を形成する前に、高誘電率絶縁膜を覆うように多結晶シリコン膜を形成するようにした。
多結晶シリコン膜のCVDでは、SiH4、Si2H6などの、ハロゲンやC(炭素)を含まない原料を用いることができるので、金属膜をCVDにより形成する場合には、金属のCVDに原料として含まれるFやClなどのハロゲンや有機物により高誘電率絶縁膜が金属膜形成時にエッチングされるのを防ぐことができる。また、その後の熱処理で金属膜に含まれるハロゲンや有機物がゲート絶縁膜に拡散するのを防ぐことができるので、ゲート絶縁膜の信頼性劣化を防止することができる。
また、金属膜をPVDにより形成する場合には、ゲート絶縁膜上に多結晶シリコン膜を形成しているので、ゲート絶縁膜に対する物理的ダメージが抑えられ、ゲート膜の信頼性劣化を防止することができる。
【0075】
なお、従来の技術においては、シリサイド形成後に未反応の金属を除去する必要があった。しかし、この実施の形態によれば、ゲート溝の外部に形成した金属を除去する工程において未反応の金属を除去することができるので、シリサイド形成後に未反応の金属を選択エッチングする工程を省略することができる。
【0076】
また、この実施の形態によれば、P型シリコン基板の主面に層間絶縁膜を形成し、この層間絶縁膜の中で、少なくともP型シリコン基板の表面と接するようにゲート絶縁膜を形成し、ゲート溝およびゲート絶縁膜で形成する溝の内面に、金属珪化膜と、この金属珪化膜に接し前記金属珪化膜に含まれる金属と同じ金属からなるゲート電極を埋め込んだ構造の半導体装置を得ることが出来る。
これによれば、ゲート絶縁膜に接する金属珪化膜および、前記金属珪化膜に接し金属珪化膜に含まれる金属と同じ金属からなるゲート電極を有し、高誘電率ゲート絶縁膜の信頼性劣化を防止した半導体装置を得ることが出来る。
【0077】
以上から、この実施の形態によれば、ゲート絶縁膜耐圧や、TDDB特性など、ゲート絶縁膜の高信頼性を維持することが可能な半導体装置およびその製造方法を得ることができる。
さらに、この実施の形態のゲート電極は、溝状の金属珪化膜と、さらにその内側に金属が埋め込まれた構造になっているので、実施の形態1の効果に加えて、ゲート電極の抵抗を下げることができる。従って、ゲート電極の抵抗が低く、RC遅延の小さい集積回路を実現できる半導体装置およびその製造方法を得ることができる。
【0078】
【発明の効果】
以上説明したように、本発明による半導体装置およびその製造方法によれば、ゲート絶縁膜の高信頼性を維持し、RC遅延の小さい集積回路集積回路を実現できる良好な半導体装置およびその製造方法を得ることができる。
【図面の簡単な説明】
【図1】本発明の実施形態1の半導体装置の製造方法を示す断面図。
【図2】本発明の実施形態1の半導体装置の製造方法を示す断面図。
【図3】本発明の実施形態1の半導体装置の製造方法を示す断面図。
【図4】本発明の実施形態1の半導体装置の製造方法を示す断面図。
【図5】本発明の実施形態1の半導体装置の製造方法を示す断面図。
【図6】本発明の実施形態1の半導体装置の製造方法を示す断面図。
【図7】本発明の実施形態1の半導体装置の製造方法を示す断面図。
【図8】本発明の実施形態1の半導体装置の製造方法を示す断面図。
【図9】本発明の実施形態1の半導体装置の製造方法を示す断面図。
【図10】本発明の実施形態1の半導体装置の製造方法を示す断面図。
【図11】本発明の実施形態1の半導体装置の製造方法を示す断面図。
【図12】本発明の実施形態1の半導体装置の製造方法を示す断面図。
【図13】本発明の実施形態2の半導体装置の製造方法を示す断面図。
【図14】本発明の実施形態2の半導体装置の製造方法を示す断面図。
【図15】本発明の実施形態2の半導体装置の製造方法を示す断面図。
【図16】従来の半導体装置の製造方法を示す断面図。
【図17】従来の半導体装置の製造方法を示す断面図。
【図18】従来の半導体装置の製造方法を示す断面図。
【図19】従来の半導体装置の製造方法を示す断面図。
【図20】従来の半導体装置の製造方法を示す断面図。
【図21】従来の半導体装置の製造方法を示す断面図。
【図22】従来の半導体装置の製造方法を示す断面図。
【図23】従来の半導体装置の製造方法を示す断面図。
【符号の説明】
1 P型シリコン基板、 2 STI、 3 NMOS領域、 4 P型ウェル、 5 ダミーゲート絶縁膜、 6 ダミーゲート膜、 6a ダミーゲート、 9 NMOSのエクステンション、 10 NMOSのHalo、 11 側壁、 12 NMOSのソース/ドレイン、 13 層間絶縁膜、 14 ゲート溝、 15 ゲート絶縁膜、 16 多結晶シリコン膜、 16a シリサイド膜(金属珪化膜)、 17 金属膜、 18 ゲート電極。
Claims (4)
- 半導体基板と、
前記半導体基板の主面に形成した、溝を有する絶縁膜と、
前記絶縁膜の溝の少なくとも底面に且つ前記半導体基板の表面と接するように形成したゲート絶縁膜と、
前記ゲート絶縁膜上に形成したゲート電極とを備えた半導体装置において、
前記ゲート電極が金属珪化膜で構成されていることを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板の主面に形成した、溝を有する絶縁膜と、
前記絶縁膜の溝の少なくとも底面に且つ前記半導体基板の表面と接するように形成したゲート絶縁膜と、
前記ゲート絶縁膜上に形成したゲート電極とを備えた半導体装置において、
前記ゲート電極が前記ゲート絶縁膜に接する金属珪化膜と、この金属珪化膜に接し前記金属珪化膜に含まれる金属と同じ金属とで構成されていることを特徴とする半導体装置。 - 半導体基板主面にダミーゲート絶縁膜を形成する工程と、
前記ダミーゲート絶縁膜の上にダミーゲートを形成する工程と、
前記ダミーゲートを覆うように、半導体基板主面上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を研磨して前記ダミーゲートの上面を露出させる工程と、
前記ダミーゲートおよび前記ダミーゲート絶縁膜を選択的に除去してゲート溝を形成する工程と、
前記ゲート溝の少なくとも底面に且つ前記半導体基板の表面と接するようにゲート絶縁膜を形成する工程と、
前記ゲート溝および前記ゲート絶縁膜により形成した溝の内面にシリコン膜を形成する工程と、
前記溝状に形成したシリコン膜の内面に金属膜を埋め込む工程と、
前記溝状に形成したシリコン膜と前記金属膜を熱処理により反応させて、全て金属珪化膜にする工程と、
前記ゲート溝の外部に形成した前記金属膜および前記金属珪化膜を除去することによりゲート電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。 - 半導体基板主面にダミーゲート絶縁膜を形成する工程と、
前記ダミーゲート絶縁膜の上にダミーゲートを形成する工程と、
前記ダミーゲートを覆うように、半導体基板主面上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を研磨して前記ダミーゲートの上面を露出させる工程と、
前記ダミーゲートおよび前記ダミーゲート絶縁膜を選択的に除去してゲート溝を形成する工程と、
前記ゲート溝の少なくとも底面に且つ前記半導体基板の表面と接するようにゲート絶縁膜を形成する工程と、
前記ゲート溝および前記ゲート絶縁膜により形成した溝の内面にシリコン膜を溝状に形成する工程と、
前記溝状に形成したシリコン膜の内面に金属膜を埋め込む工程と、
前記溝状に形成したシリコン膜と前記金属膜を熱処理により反応させて、前記ゲート溝および前記ゲート絶縁膜により形成した溝の内面に、溝状に金属珪化膜を形成し、前記溝状に形成した金属珪化膜の内面に前記金属膜が残るようにする工程と、
前記ゲート溝の外部に形成した前記金属膜および前記金属珪化膜を除去することによりゲート電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
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