JP2007142127A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】本発明は、ゲート絶縁膜との密着性に優れ、PMOSFETに適した閾値電圧が得られる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板11上にゲート絶縁膜14を介してゲート電極15を備えたp型の電界効果トランジスタからなる半導体装置であって、ゲート電極15は、少なくともゲート絶縁膜14側がルテニウムとシリコンとを含む膜で構成されていることを特徴とする半導体装置である。また、ゲート電極15を形成する工程では、堆積法により、少なくともゲート絶縁膜14側にルテニウムとシリコンとを含む膜を形成することを特徴とする半導体装置の製造方法である。
【選択図】図1

Description

本発明は、半導体装置およびその製造方法に関し、特に、PチャネルMOS型電界効果トランジスタからなる半導体装置およびその製造方法に関するものである。
トランジスタの高集積化、高速化は、スケーリング則に基づき、トランジスタの微細化によって実現してきている。ゲート絶縁膜の薄膜化が進められ、例えばゲート長が0.1μm以下のトランジスタでは、ゲート絶縁膜を2nm以下の厚さの薄膜にする必要がある。通常、ゲート電極材料には多結晶シリコン(Poly−Si)が用いられてきている。この理由としては、ゲート電極直下のゲート絶縁膜との界面が安定している点や、イオンインプランテーション、拡散等の技術を用いてPoly−Si内部へ不純物を導入することが容易なので、不純物の元素や濃度を選択して、NチャネルMOS型電界効果トランジスタ(NMOSFET)およびPチャネルMOS型電界効果トランジスタ(PMOSFET)各々に、最適な仕事関数を持つゲート電極を形成し、最適な閾値を得ることが可能である点が挙げられる。
しかしながら、トランジスタの微細化が進むにしたがって、ゲート電極の空乏化の問題が顕著になってきている。このゲート電極の空乏化はPoly−Siが半導体であるがゆえに抑制困難な現象である。そこで、Poly−Siに変わって金属膜を直接ゲート絶縁膜上に成膜することによって、ゲート電極の空乏化が抑制できることが報告され、金属ゲートの開発が注目されている。
しかし、CMOSデバイスにおいて、金属ゲートを1種類の金属で形成した場合は、ゲート電極の仕事関数はNMOSFET、PMOSFETともに同じ値となるので、従来のPoly−Siゲートのように、NMOSFET、PMOSFETのゲート電極の仕事関数を調整することが困難になり、適正な閾値電圧を得ることができない。これを克服するためには、デュアル金属ゲート、すなわち、NMOSFETの金属ゲート電極にはN型Poly−Siと同様の仕事関数を有し、PMOSFETの金属ゲート電極にはP型Poly−Siと同様の仕事関数を得るように、各々の金属材料を選択することが提案されている。
ここで、PMOSFET用の金属ゲート材料として、P型Poly−Siと同程度の仕事関数を有するルテニウム(Ru)が候補の1つに挙げられている(例えば、非特許文献1参照)。
「Symposium on VLSI Technology Digest of Technical Papers」 2005, p.50-51
しかし、PMOSFET用の金属ゲート材料としてRuを用いた場合には、下地のゲート絶縁膜との密着性が悪くなる。図5に示すように、ゲート絶縁膜として用いられる酸化シリコン(SiO2)膜上に、Ru膜を形成した後、上部電極として用いられる窒化チタン(TiN)膜を形成した場合には、TiNの成膜時にSiO2膜からのRu膜の剥離および破損が観察された。
そこで、本発明は、ゲート絶縁膜との密着性に優れ、PMOSFETに適した閾値電圧が得られる半導体装置およびその製造方法を提供することを目的とする。
上述したような目的を達成するために、本発明における半導体装置は、半導体基板上にゲート絶縁膜を介してゲート電極を備えたp型の電界効果トランジスタからなる半導体装置であって、ゲート電極は、少なくともゲート絶縁膜側がルテニウムとシリコンとを含む膜で構成されていることを特徴としている。
このような半導体装置によれば、ゲート電極の少なくともゲート絶縁膜側がルテニウムとシリコンとを含む膜で構成されることで、発明の実施の形態において詳細に説明するように、ゲート電極がルテニウム膜のみで構成される場合と比較して、ゲート絶縁膜との密着性が高くなることが確認された。これにより、ゲート絶縁膜からのゲート電極の剥離や破損が抑制される。また、ルテニウムとシリコンとを含む膜のシリコンの組成比を調整することで、PMOSFETに適した閾値電圧を得ることが可能となる。
また、本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程を有する半導体装置の製造方法であって、ゲート電極を形成する工程では、堆積法により、少なくともゲート絶縁膜側にルテニウムとシリコンとを含む膜を形成することを特徴としている。
このような半導体装置の製造方法によれば、ゲート電極を形成する工程において、堆積法により、少なくともゲート絶縁膜側にルテニウムとシリコンとを含む膜を形成することから、堆積法の成膜条件を制御することで、所望の組成比のルテニウムとシリコンとを含む膜を形成することが可能である。
以上説明したように、本発明における半導体装置によれば、ゲート絶縁膜からのゲート電極の剥離や破損を抑制できるため、半導体装置の歩留まりを向上させることができる。また、PMOSFETとして望ましい閾値電圧が得られることから、PMOSFETとしての性能の向上を図ることができる。
また、本発明の半導体装置の製造方法によれば、ゲート絶縁膜上に所望の組成比でルテニウムとシリコンとを含む膜を形成することができるため、ゲート絶縁膜との密着性に優れるとともに、望ましい閾値電圧が得られるPMOSFETを製造することができる。
以下、本発明の半導体装置の実施形態に係るPMOSFETの一例を、図1の概略構成断面図によって説明する。
図1に示すように、半導体基板11には、素子分離領域12が形成され、素子形成領域13が区画されている。上記半導体基板11には、一例としてシリコン基板を用い、上記素子分離領域12は、例えば半導体基板11に設けられた溝に酸化シリコン(SiO2)が埋め込まれたSTI(Shallow Trench Isolation)構造とする。なお、素子分離領域12の構造は、特に限定はされず、LOCOS(Local Oxidation of Silicon)構造を採用してもよい。
また、上記半導体基板11の素子形成領域13上にはゲート絶縁膜14を介してゲート電極15が形成されている。上記ゲート絶縁膜14は、例えばSiO2膜で形成されている。ゲート絶縁膜14は、SiO2膜以外にも、ハフニウム(Hf)、アルミニウム(Al)などを含む高誘電率(High−k)膜で形成されていてもよい。
また、上記ゲート電極15は、ルテニウム(Ru)とシリコン(Si)とを含む膜で形成されている。したがって、ゲート電極15のゲート絶縁膜14側は少なくともRuとSiを含む膜で形成されることになる。また、ゲート電極15の両側における半導体基板11にはソース・ドレイン領域16、17が形成されており、ゲート電極15の直下にチャネル領域18が設けられている。なお、ここでは、チャネル領域18の両側にソース・ドレイン領域16、17が設けられた例について説明するが、チャネル領域18の両側にLDD(Lightly Doped Drain)領域を介してソース・ドレイン領域16、17が設けられた構造であってもよい。
ここで、ゲート電極15を構成するRuとSiとを含む膜(RuSix膜)について説明する。
まず、RuにSiを添加することによって、下地のSiO2膜からなるゲート絶縁膜14との密着性が向上することを図2によって説明する。図2には、SiO2膜上にRu膜とRuSix膜とをそれぞれ成膜し、これらの膜に荷重をかけて破損する際の荷重を測定した結果を示す。一般的に、下地膜との密着性が悪いほど低い荷重で破損する。図2のグラフにおいて、縦軸は荷重(load)を示し、横軸のRuSix膜のSi組成比〔Si/(Ru+Si)〕は0.15である。なお、上記Si組成比とはRuSix膜中のRuとSiの原子総数に対するSi原子数の比を指す。
このグラフに示すように、RuSix膜は、Ru膜と比較して2倍程度高い荷重で破損し、Ru膜にSiを含有させることで、下地のSiO2膜との密着性が高くなることが確認された。
次に、Ru膜にSiを含有させることによって、PMOSFETの閾値電圧(Vth)が高くなることを、図3によって説明する。図3は、縦軸にMMOSFETの閾値電圧(Vth)を示し、横軸にRuSix膜のSi組成比〔Si/(Ru+Si)〕を示している。このグラフに示すように、Si組成比〔Si/(Ru+Si)〕の増加にともない、閾値電圧(Vth)が高くなることが確認された。
ここで、一般的なPMOSFETのデバイス性能を考慮すると、閾値電圧(Vth)は0.4V以下であることが好ましく、この場合のRuSix膜中のSi組成比〔Si/(Ru+Si)〕は0.37以下であることから、RuSix膜中のSi組成比は37%以下であることが好ましい。
以上のことから、RuSix膜は、少なくともSiを含み、Si組成比は37%以下に調整されることが好ましい。
上記半導体装置1によれば、ゲート電極15がRuSix膜からなることから、図2を用いて説明したように、ゲート電極15がRuのみで構成される場合と比較して、ゲート絶縁膜14との密着性が高くなるため、ゲート絶縁膜14からのゲート電極15の剥離や破損を抑制することができる。したがって、半導体装置の歩留まりを向上させることができる。
また、ゲート電極15を構成するRuSix膜中のSi組成比を37%以下とすることで、PMOSFETとして望ましい閾値電圧(Vth)を得ることができるため、PMOSFETとしての性能の向上を図ることができる。
なお、上記半導体装置1では、ゲート電極15のゲート絶縁膜14側がRuSix膜で構成されている例について説明したが、ゲート電極15のゲート絶縁膜14側を構成する膜にRuとSiが含まれていればよく、他の元素が含まれていてもよい。
また、上記半導体装置1では、RuSix膜のみの単層構造でゲート電極15が構成された例について説明したが、RuSix膜とRuSix膜の上層に設けられた上部電極膜との積層構造でゲート電極15が構成されていてもよい。上部電極膜としては、金属膜、金属化合物膜、Poly−Si膜、またはこれらを組み合わせた積層膜を用いることが可能である。上記金属膜には、例えば、タングステン(W)膜、タンタル(Ta)膜等を用いることができ、上記金属化合物膜には、例えば、窒化タンタル(TaN)膜、窒化チタン(TiN)膜、窒化タングステン(TiW)膜、窒化ハフニウム(TiHf)膜を用いることが可能である。
また、上記半導体装置1は、上記説明したようなプレーナ構造のゲート電極を有する半
導体装置の他に、埋め込み型ゲート構造(例えばダマシンゲート構造)のゲート電極を有
する半導体装置にも適用することができる。
次に、本発明の半導体装置の製造方法の実施形態に係る一例を、図4の製造工程断面図によって説明する。この製造方法は、前記図1によって説明した半導体装置1の製造方法である。
図4(a)に示すように、半導体基板11に素子分離領域12を形成し、素子形成領域13を区画する。上記半導体基板11には、一例としてシリコン基板を用い、例えばSTI技術により、半導体基板11に溝を形成し、この溝をSiO2で埋め込むことで、上記素子分離領域12を形成する。次に、上記半導体基板11上に、例えばSiO2膜からなるゲート絶縁膜14を形成する。
次いで、図4(b)に示すように、堆積法により、ゲート絶縁膜14上にRuSix膜からなるゲート電極形成膜15’を形成する。上記RuSix膜は、少なくともSiを含み、RuSix膜中のSi組成比が37%以下となる条件で成膜する。
ここで、上記RuSix膜を堆積法により形成することで、従来のようにPoly−Si膜上にRu膜を形成した後、アニール処理を行ってRuSix膜を形成する場合と比較して、成膜条件の制御により、RuSix膜の組成比を容易に制御することが可能となる。ここでは、例えばスパッタリング法により、RuSix膜を形成することとする。
ここで、上記RuSix膜の成膜条件の一例を以下に説明する。スパッタリングのターゲットにRuターゲットとSiターゲットを用い、各ターゲットに印加するパワーによって、RuSix膜中のSi組成比を調整する。また、プロセスガスにArを用い、プロセス雰囲気の圧力を13.3mPa以上13.3Pa以下の範囲で設定し、基板温度を室温以上300℃以下の範囲に設定する。
なお、RuSix膜のスパッタ成膜条件は上記に限定する必要は無く、例えばターゲットとしてSi組成比が37%以下であるようなRuSixターゲットを用いてもよい。また、堆積法であれば、スパッタリング法に限定しなくてもよく、例えば化学的気相成長(Chemical Vapor Deposition(CVD))法や原子層蒸着(Atomic Layer Deposition(ALD))法によって、上記RuSix膜を成膜してもよい。
その後、図4(c)に示すように、例えば通常のレジスト塗布、フォトリソグラフィー技術およびエッチング技術によって、上記ゲート電極形成膜15’(前記図4(b)参照)およびゲート絶縁膜14をエッチング加工して、ゲート絶縁膜14上にゲート電極15を形成する。さらに、通常のMOSトランジスタのソース・ドレイン領域の形成技術によって、ゲート電極15の両側における半導体基板11にソース・ドレイン領域16、17を形成する。これにより、ソース・ドレイン領域16、17の間にチャネル領域18が設けられた状態となる。このようにして、半導体装置1を得ることができる。
上記半導体装置1の製造方法では、堆積法により、RuSix膜からなるゲート電極形成膜15’を形成することから、堆積法の成膜条件を制御することで、所望の組成比のRuSix膜を形成することが可能である。この際、RuSix膜のSi組成比が37%以下となるように、成膜条件を制御することで、ゲート絶縁膜14との密着性に優れたゲート電極15を備えるとともに、望ましい閾値電圧が得られるPMOSFETを製造することができる。
また、上記半導体装置1の製造方法は、上記説明したようなプレーナ構造のゲート電極
を有する半導体装置の他に、埋め込み型ゲート構造(例えばダマシンゲート構造)のゲー
ト電極を有する半導体装置にも適用することができる。
この場合には、半導体基板上に設けられた層間絶縁膜に半導体基板に達する複数の凹部を形成し、この凹部の内壁を覆う状態でゲート絶縁膜を形成する。その後、堆積法により、この凹部を埋め込む状態で層間絶縁膜上にRuSix膜からなるゲート電極形成膜を形成する。この際、従来のように、凹部に埋め込んだPoly−Si膜上にRu膜を形成しアニール処理を行うことでRuSix膜を形成する場合には、凹部の開口幅によってRuSix膜の組成比が変化し易く、組成比の制御も難しい。これに対し、堆積法によりRuSix膜を形成することで、凹部の開口幅に依存することなく、複数の凹部で同一の組成比を有するRuSix膜を形成することが可能である。そして、上述したようにRuSix膜からなるゲート電極形成膜を形成した後、凹部外のゲート絶縁膜およびゲート電極形成膜を除去してゲート電極を形成する。
本発明の半導体装置に係る実施の形態を説明するための概略構成断面図である。 SiO2膜上にRu膜とRuSix膜を形成した場合の荷重試験の結果を示すグラフである。 PMOSFETの閾値(Vth)とRuSix膜のSi組成比[Si/(Si+Ru)]との関係を示すグラフである。 本発明の半導体装置の製造方法に係る実施の形態を説明するための製造工程断面図である。 従来の半導体装置の課題を説明するための電子顕微鏡写真である。
符号の説明
1…半導体装置、11…半導体基板、14…ゲート絶縁膜、15…ゲート電極

Claims (2)

  1. 半導体基板上にゲート絶縁膜を介してゲート電極を備えたp型の電界効果トランジスタからなる半導体装置であって、
    前記ゲート電極は、少なくとも前記ゲート絶縁膜側がルテニウムとシリコンとを含む膜で構成されている
    ことを特徴とする半導体装置。
  2. 半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程を有する半導体装置の製造方法であって、
    ゲート電極を形成する工程では、堆積法により、少なくともゲート絶縁膜側にルテニウムとシリコンとを含む膜を形成する
    ことを特徴とする半導体装置の製造方法。
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