KR20040001884A - 금속 게이트전극을 구비한 반도체소자의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 63
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 75
- 229920005591 polysilicon Polymers 0.000 claims abstract description 74
- 229910052751 metal Inorganic materials 0.000 claims abstract description 26
- 239000002184 metal Substances 0.000 claims abstract description 26
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 23
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 23
- 230000003647 oxidation Effects 0.000 claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 claims abstract description 20
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 19
- 239000001301 oxygen Substances 0.000 claims abstract description 19
- 238000010405 reoxidation reaction Methods 0.000 claims abstract description 14
- 238000000059 patterning Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 229910052721 tungsten Inorganic materials 0.000 claims description 83
- 239000010937 tungsten Substances 0.000 claims description 83
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 48
- -1 Ta 2 O 5 Inorganic materials 0.000 claims description 43
- 238000000231 atomic layer deposition Methods 0.000 claims description 12
- 238000005229 chemical vapour deposition Methods 0.000 claims description 12
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 12
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 11
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 10
- 230000003064 anti-oxidating effect Effects 0.000 claims description 8
- 239000007789 gas Substances 0.000 claims description 8
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 6
- 230000035515 penetration Effects 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims 2
- 239000010410 layer Substances 0.000 description 11
- 239000012535 impurity Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 239000001257 hydrogen Substances 0.000 description 5
- 229910052739 hydrogen Inorganic materials 0.000 description 5
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 229910018516 Al—O Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005984 hydrogenation reaction Methods 0.000 description 1
- 238000011534 incubation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012958 reprocessing Methods 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 게이트 재산화공정시 게이트전극을 이루는 금속막의 산화를 방지하면서, 게이트전극을 이루는 금속막과 폴리실리콘막의 계면에 산소가 침투되는 것을 방지하는데 적합한 반도체소자의 제조 방법을 제공하기 위한 것으로, 반도체기판상에 게이트산화막을 형성하는 단계, 상기 게이트산화막상에 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막상에 금속막을 형성하는 단계, 상기 금속막과 상기 폴리실리콘막을 순차적으로 패터닝하여 게이트패턴을 형성하는 단계, 상기 게이트패턴을 포함한 전면에 산화예정막을 형성하는 단계, 및 선택적 재산화 공정을 수행하여 상기 산화예정막을 산화시키는 단계를 포함한다.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 금속게이트전극을 구비한 반도체소자의 제조 방법에 관한 것이다.
최근에 반도체소자가 고집적화됨에 따라 소스 및 드레인영역으로 이용되는 불순물영역과 게이트전극의 폭이 감소되고 있다. 이에 따라, 반도체소자는 불순물영역의 접촉 저항 및 게이트전극의 시트저항(Sheet resistance; Rs)이 증가하여 동작 속도가 저하되는 문제점이 발생되었다.
그러므로, 반도체소자 내의 소자들의 배선을 알루미늄 합금 및 텅스텐 등의 저저항 물질로 형성하거나, 또는, 게이트전극과 같이 다결정실리콘으로 형성하는 경우에 실리사이드층(silicide)을 형성하여 저항을 감소시킨다.
한편, 게이트전극으로 폴리실리콘막을 적용하는 반도체소자 제조에서는 폴리실리콘막 식각시에 드러나는 게이트산화막이 손상되므로, 게이트전극의 저항은 그대로 유지하면서 손상된 게이트산화막을 회복하기 위해 폴리실리콘막의 측면을 선택적으로 산화시키는 재산화(Re-oxidation) 공정이 수반된다.
여기서, 게이트산화막의 재산화 공정은 게이트전극 식각시 게이트산화막에 발생된 마이크로트렌치(microtrench) 및 손실을 회복시켜 주며, 게이트산화막상에 잔류하는 폴리실리콘막 잔막을 산화시키며, 게이트전극의 에지에 있는 게이트산화막의 두께를 증가시켜 신뢰성을 향상시키기 위한 목적으로 진행되고 있다.
특히, 게이트전극의 에지쪽에 있는 게이트산화막은 그 두께 및 막의 품질에 의해 핫캐리어 특성, 서브 문턱전압(sub-threshold voltage) 특성[누설전류, 게이트유도드레인누설(GIDL)], 펀치쓰루(punchthrough) 특성, 소자 동작 속도에 많은 영향을 미친다.
그렇기 때문에 게이트전극 에지쪽의 게이트산화막은 일정한 두께 이상으로 성장시켜야 되며, 이렇게 성장된 산화막을 그레이디드게이트산화막(Graded Gate Oxide; 이하 'GGO막'이라 약칭함) 또는 SBO(Spacer Bottom Oxide)막이라고 부른다.재산화공정은 필수적으로 진행되어야 한다.
최근에는 게이트전극의 저항을 낮추기 위해 폴리실리콘막과 금속막의 적층구조를 적용하고 있다.
도 1은 종래기술에 따른 반도체소자의 제조 방법을 개략적으로 도시한 도면이다.
도 1을 참조하면, 반도체기판(11)상에 게이트산화막(12)을 형성하고, 게이트산화막(12)상에 폴리실리콘막(13), 텅스텐질화막(14), 텅스텐막(15), 하드마스크(16)를 차례로 증착한다. 다음으로, 하드마스크(16)를 먼저 식각한 후, 텅스텐막(15), 텅스텐질화막(14)과 폴리실리콘막(13)을 차례로 식각하여 게이트패턴을 형성한다.
상술한 게이트패턴 형성시, 폴리실리콘막(13) 식각으로 드러난 게이트산화막 (12)의 일부분이 손상을 받는다.
이러한 게이트산화막(12)의 손상을 회복시켜 주기 위해 수소부화 분위기에서 선택적 재산화 공정을 수행한다. 선택적 재산화 과정에서 게이트산화막(12)은 최초 증착두께보다 증가된 두께를 갖는 GGO막(12a)으로 개질되고, 아울러폴리실리콘막(13)의 노출된 측면이 산화됨에 따라 폴리실리콘막(13)의 측면에 산화막(17)이 형성된다.
상술한 바와 같이, 종래기술에서는 폴리실리콘막(13), 텅스텐질화막(14)과 텅스텐막(15)의 적층 게이트전극이 후속의 높은 열공정 또는 산화공정에서 급격한 부피 팽창, 표면저항의 증가 등의 문제가 발생하는 것을 방지하고, 특히 게이트 재산화공정의 산화분위기에서 텅스텐막이 산화되는 것을 방지하기 위해 선택적 재산화(Selective reoxidation) 공정을 적용하고 있다.
즉, 도 1에 도시된 바와 같이, 수소(H2)가 다량 함유된 수소부화(H2rich) 산화분위기에서 텅스텐질화막(14)과 텅스텐막(15)은 산화를 시키지 않고 폴리실리콘막(13)만을 산화시켜 폴리실리콘막(13)의 측면에 산화막(17)을 형성시키는 공정이다.
그러나, 선택적 재산화 공정시 금속막인 텅스텐질화막(14)과 텅스텐막(15)은 산화되지 않지만, 폴리실리콘막(13)과 텅스텐질화막(14)의 계면에서 얇은 반응층(18)이 불균일하게 형성된다. 이러한 반응층(18)은 SiNx, SiOx, WSix로 알려져 있으며, 이중에서 SiNx및 SiOx는 게이트패턴 측면에 텅스텐질화막이 노출되어 있기 때문에 산소 및 수소가 게이트패턴 내부로 침투하여 형성된 반응층으로서 절연막 특성을 갖기 때문에 반도체소자의 동작 및 신뢰성에 나쁜 영향을 미친다. 특히, 재산화되는 게이트산화막의 두께를 증가시키기 위해 선택적 산화의 온도, 산소량, 시간 등을 증가시킬 경우, SiOx막을 더욱 증가시키게 되는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 게이트 재산화공정시 게이트전극을 이루는 금속막의 산화를 방지하면서, 게이트전극을 이루는 금속막과 폴리실리콘막의 계면에 산소가 침투되는 것을 방지하는데 적합한 반도체소자의 제조 방법을 제공함에 그 목적이 있다.
도 1은 종래기술에 따른 반도체소자의 제조 방법을 개략적으로 도시한 도면,
도 2a 내지 도 2c는 본 발명의 제1 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 게이트산화막
23 : 폴리실리콘막 24 : 텅스텐질화막
25 : 텅스텐막 26 : 하드마스크
27 : 산화예정막 28 : 산화막
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판상에 게이트산화막을 형성하는 단계, 상기 게이트산화막상에 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막상에 금속막을 형성하는 단계, 상기 금속막과 상기 폴리실리콘막을 순차적으로 패터닝하여 게이트패턴을 형성하는 단계, 상기 게이트패턴을 포함한 전면에 산화예정막을 형성하는 단계, 및 선택적 재산화 공정을 수행하여 상기 산화예정막을 산화시키는 단계를 포함함을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 반도체기판상에 게이트산화막을 형성하는 단계, 상기 게이트산화막상에 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막상에 금속막을 형성하는 단계, 상기 금속막을 패터닝하여 게이트패턴을 정의하는 단계, 상기 패터닝된 금속막을 포함한 전면에 산화예정막을 형성하는 단계, 상기 산화예정막을 에치백하여 상기 패터닝된 금속막의 측면을 감싸는 측벽을 형성하는 단계, 및 선택적 재산화 공정을 수행하여 상기 측벽을 산화시키는 단계를포함함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도 2a 내지 도 2c는 본 발명의 제1 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21)에 소자간 격리를 위한 필드산화막 공정, 웰 공정 및 채널이온주입공정을 실시한 후, 반도체기판(21)상에 게이트산화막(22)을 형성하고, 게이트산화막(22)상에 폴리실리콘막(23)을 형성한다. 여기서, 게이트산화막(22)으로는 SiO2, SiOxNy, x=0.03∼3, y=0.03∼3) 등의 실리콘산화막, HfO2, ZrO2, Hf-Al-O, Hf-실리케이트, Zr-실리케이트 등의 하프늄(Hf) 또는 지르코늄(Zr)을 포함하는 고유전 금속산화물을 이용한다.
그리고, 폴리실리콘막(23)은 500℃∼600℃의 온도에서 증착하며, 10Å∼1200Å의 두께로 형성된다. 한편, 폴리실리콘막(23)이 비정질일 경우에는 추가로 질소,비활성 가스 또는 진공중에서 560℃∼900℃로 10초∼60분동안 열처리하여 결정질로 변환시킨다.
다음으로, 폴리실리콘막(23) 형성시 생성된 자연산화막을 제거하기 위해 HF를 포함한 용액을 이용한 세정을 실시하고, 세정된 폴리실리콘막(23)상에10Å∼200Å 두께의 텅스텐질화막(24)과 50Å∼2000Å 두께의 텅스텐막(25)을 차례로 증착한다. 즉, 게이트전극을 이루는 도전막은 텅스텐막(25)/텅스텐질화막(24)/폴리실리콘막(23)으로 이루어진다.
한편, 폴리실리콘막(23)상에 증착되는 금속전극막으로서 텅스텐질화막과 텅스텐막의 적층구조외에 다음과 같은 적층막을 이용할 수 있다. 예컨대, 텅스텐막(50Å∼2000Å), 텅스텐막/텅스텐질화막/텅스텐막(50Å∼2000Å/10Å∼200Å/10Å∼200Å), 텅스텐/텅스텐실리사이드막(50Å∼2000Å/10Å∼200Å), 텅스텐막/텅스텐질화막/텅스텐실리사이드막(50Å∼2000Å/10Å∼200Å/10Å∼200Å), 텅스텐질화막/텅스텐막(50Å∼2000Å/10Å∼200Å) 및 텅스텐질화막/텅스텐실리사이드막(50Å∼2000Å/10Å∼200Å/50Å∼2000Å)으로 이루어진 그룹중에서 선택된 하나를 이용한다.
다음으로, 텅스텐막(25)상에 하드마스크(26)를 형성한다. 이때, 하드마스크(26)는 후속 패터닝시 식각작업을 용이하게 하기 위한 막으로서, 실리콘나이트라이드막(SiN), 텅스텐질화막(WN) 또는 텅스텐막(W)을 이용한다.
다음으로, 하드마스크(26)상에 게이트패터닝을 위한 감광막패턴(도시 생략)을 형성한 후, 감광막패턴을 식각마스크로 하드마스크(26)를 먼저 식각한 후 연속해서 텅스텐막(25), 텅스텐질화막(24), 폴리실리콘막(23)을 차례로 식각하여 게이트패턴을 형성한다.
다음으로, 감광막패턴을 제거한다.
도 2b에 도시된 바와 같이, 게이트패턴을 포함한 전면에 산화예정막(27)을형성한다. 여기서, 산화예정막(27)으로는 폴리실리콘막, SiO2, Si3N4, Si1-xGex(x=0.01∼1), Al2O3, Ta2O5, HfO2및 ZrO2로 이루어진 그룹중에서 선택된 하나를 이용한다.
먼저, 산화예정막(27)으로서 폴리실리콘막을 이용하는 경우, 폴리실리콘막은 화학기상증착법, 원자층증착법, 선택적 에피택셜증착법을 통해 300℃∼900℃의 온도에서 10Å∼50Å 두께로 형성된다. 한편, 폴리실리콘막 증착시, H2O, O2등의 산소를 포함한 가스의 침투를 억제하도록 공정 조건을 제어해야 하며, 만약 산소를 포함한 가스가 침투한 경우 최대한 그 양이 30ppm보다 작도록 제어한다.
그리고, SiO2를 이용하는 경우, SiO2는 화학기상증착법(CVD)이나 원자층증착법(ALD)을 통해 0℃∼400℃의 온도에서 증착되며, 10Å∼100Å 두께로 증착된다. 그리고, Si3N4를 이용하는 경우, Si3N4은 화학기상증착법이나 원자층증착법을 통해 0℃∼700℃의 온도에서 증착되며, 10Å∼100Å 두께로 증착된다. 그리고, Si1-xGex를 이용하는 경우, Si1-xGex는 에피택셜성장법을 통해 10Å∼100Å 두께로 증착되며, Si는 폴리실리콘이다. 마지막으로, Al2O3, Ta2O5, HfO2또는 ZrO2등의 고유전막을 이용하는 경우, 이들 고유전막은 화학기상증착법이나 원자층증착법을 통해 0℃∼450℃의 온도에서 증착되며, 10Å∼100Å 두께로 증착된다.
도 2c에 도시된 바와 같이, 선택적 산화 공정을 실시하여 산화예정막(27)을 선택적으로 산화시킨다.
이때, 선택적 산화 공정은, 수소분화 분위기, 즉 H2에 O2또는 H2O를 약 0.1%∼20% 혼합하여 650℃∼1000℃의 온도에서 30초∼120분동안 열처리한다.
상술한 바와 같이, 산화예정막(27)이 존재한 상태에서 선택적 산화 공정을 수행하면, 폴리실리콘막(23)과 텅스텐질화막(24)의 계면에 산소가 침투하기 전에 산화예정막(27)이 먼저 산화막(28)으로 산화되면서 산소확산방지막으로 작용하기 때문에 원천적으로 게이트패턴 내부에 산소가 침투하는 것을 방지한다.
또한, 선택적 산화 공정을 통해 게이트패턴의 패터닝시 손상된 게이트산화막(22)을 회복시킨다.
후속 공정으로, 도면에 도시되지 않았지만, LDD(Lightly Doped Drain) 영역을 형성하기 위한 저농도 불순물 이온주입을 실시하고, 게이트패턴의 양측벽에 접하는 스페이서를 형성한 후 소스/드레인영역을 형성하기 위한 고농도 불순물 이온주입을 실시한다.
그리고, 각각의 트랜지스터들을 절연시켜주기 위한 층간절연막을 형성하고, 소스, 드레인 및 게이트전극을 외부단자와 연결시켜주기 위한 금속화 공정을 실시한다.
도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체기판(31)에 소자간 격리를 위한 필드산화막 공정, 웰 공정 및 채널이온주입공정을 실시한 후, 반도체기판(31)상에 게이트산화막(32)을 형성하고, 게이트산화막(32)상에 폴리실리콘막(33)을 형성한다. 여기서, 게이트산화막(32)으로는 SiO2, SiOxNy, x=0.03∼3, y=0.03∼3) 등의 실리콘산화막, HfO2, ZrO2, Hf-Al-O, Hf-실리케이트, Zr-실리케이트 등의 하프늄(Hf) 또는 지르코늄(Zr)을 포함하는 고유전 금속산화물을 이용한다.
그리고, 폴리실리콘막(33)은 500℃∼600℃의 온도에서 증착하며, 10Å∼1200Å의 두께로 형성된다. 한편, 폴리실리콘막(33)이 비정질일 경우에는 추가로 질소,비활성 가스 또는 진공중에서 560℃∼900℃로 10초∼60분동안 열처리하여 결정질로 변환시킨다.
다음으로, 폴리실리콘막(33) 형성시 생성된 자연산화막을 제거하기 위해 HF를 포함한 용액을 이용한 세정을 실시하고, 세정된 폴리실리콘막(33)상에 10Å∼200Å 두께의 텅스텐질화막(34)과 50Å∼2000Å 두께의 텅스텐막(35)을 차례로 증착한다. 즉, 게이트전극을 이루는 도전막은 텅스텐막(35)/텅스텐질화막(34)/폴리실리콘막(33)으로 이루어진다.
한편, 폴리실리콘막(33)상에 증착되는 금속전극막으로서 텅스텐질화막과 텅스텐막의 적층구조외에 다음과 같은 적층막을 이용할 수 있다. 예컨대, 텅스텐막(50Å∼2000Å), 텅스텐막/텅스텐질화막/텅스텐막(50Å∼2000Å/10Å∼200Å/10Å∼200Å), 텅스텐/텅스텐실리사이드막(50Å∼2000Å/10Å∼200Å), 텅스텐막/텅스텐질화막/텅스텐실리사이드막(50Å∼2000Å/10Å∼200Å/10Å∼200Å), 텅스텐질화막/텅스텐막(50Å∼2000Å/10Å∼200Å), 텅스텐질화막/텅스텐실리사이드막(50Å∼2000Å/10Å∼200Å/50Å∼2000Å)으로 이루어진 그룹중에서 선택된 하나를 이용한다.
다음으로, 텅스텐막(35)상에 하드마스크(36)를 형성한다. 이때, 하드마스크(36)는 후속 패터닝시 식각작업을 용이하게 하기 위한 막으로서, 실리콘나이트라이드막(SiN), 텅스텐질화막(WN) 또는 텅스텐막(W)을 이용한다.
다음으로, 하드마스크(36)상에 게이트패터닝을 위한 감광막패턴(도시 생략)을 형성한 후, 감광막패턴을 식각마스크로 하드마스크(36)를 먼저 식각한 후 연속해서 텅스텐막(35), 텅스텐질화막(34)을 식각하여 게이트패턴을 정의한다. 이때, 폴리실리콘막(33)은 식각하지 않고 남겨둔다.
다음으로, 감광막패턴을 제거한다.
도 3b에 도시된 바와 같이, 게이트패턴을 포함한 전면에 산화예정막(37)을 형성한다. 여기서, 산화예정막(37)으로는 폴리실리콘막, SiO2, Si3N4, Si1-xGex(x=0.01∼1), Al2O3, Ta2O5, HfO2및 ZrO2로 이루어진 그룹중에서 선택된 하나를 이용한다.
먼저, 산화예정막(37)으로서 폴리실리콘막을 이용하는 경우, 폴리실리콘막은 화학기상증착법, 원자층증착법, 선택적 에피택셜증착법을 통해 300℃∼900℃의 온도에서 10Å∼50Å 두께로 형성된다. 한편, 폴리실리콘막 증착시, H2O, O2등의 산소를 포함한 가스의 침투를 억제하도록 공정 조건을 제어해야 하며, 만약 산소를 포함한 가스가 침투한 경우 최대한 그 양이 30ppm보다 작도록 제어한다.
그리고, SiO2를 이용하는 경우, SiO2는 화학기상증착법(CVD)이나 원자층증착법(ALD)을 통해 0℃∼400℃의 온도에서 증착되며, 10Å∼100Å 두께로 증착된다. 그리고, Si3N4를 이용하는 경우, Si3N4은 화학기상증착법이나 원자층증착법을 통해 0℃∼700℃의 온도에서 증착되며, 10Å∼100Å 두께로 증착된다. 그리고, Si1-xGex를 이용하는 경우, Si1-xGex는 에피택셜성장법을 통해 10Å∼100Å 두께로 증착되며, Si는 폴리실리콘이다. 마지막으로, Al2O3, Ta2O5, HfO2또는 ZrO2등의 고유전막을 이용하는 경우, 이들 고유전막은 화학기상증착법이나 원자층증착법을 통해 0℃∼450℃의 온도에서 증착되며, 10Å∼100Å 두께로 증착된다.
도 3c에 도시된 바와 같이, 산화예정막(37)을 에치백하여 텅스텐질화막(34), 텅스텐막(35), 하드마스크(36)의 적층구조물 측벽에 산화예정막(37)으로 된 측벽(38)을 형성한다. 이때, 산화예정막(37) 식각시 드러나는 폴리실리콘막(33)도 동시에 식각된다.
여기서, 산화예정막(37)이 폴리실리콘막인 경우, 폴리실리콘막 식각후 세정시 텅스텐질화막과 텅스텐막의 측면에 폴리실리콘막이 잔류하도록 폴리실리콘막을 식각하지 않는 케미컬을 사용한다.
도 3d에 도시된 바와 같이, 선택적 산화 공정을 실시하여 폴리실리콘막(33) 측면을 선택적으로 산화시킨다. 이때, 측벽(38)도 산화되어 측벽산화막(39)이 된다.
여기서, 선택적 산화 공정은, 수소분화 분위기, 즉 H2에 O2또는 H2O를 약 0.1%∼20% 혼합하여 650℃∼1000℃의 온도에서 30초∼120분동안 열처리한다.
상술한 바와 같이, 산화예정막(37)으로 된 측벽(38)이 존재한 상태에서 선택적 산화 공정을 수행하면, 폴리실리콘막(33)과 텅스텐질화막(34)의 계면에 산소가 침투하기 전에 측벽(38)과 폴리실리콘막(33)의 측면이 먼저 측벽산화막(39)으로 산화되면서 산소확산방지막으로 작용하기 때문에 원천적으로 게이트패턴 내부에 산소가 침투하는 것을 방지한다.
또한, 선택적 산화 공정을 통해 게이트패턴의 패터닝시 손상된 게이트산화막(32)을 회복시킨다. 즉, 폴리실리콘막(33) 에지측 게이트산화막은 GGO막(32a)으로 개질되고, 폴리실리콘막(33) 하부의 게이트산화막(32)은 초기 증착 두께를 유지한다.
후속 공정으로, 도면에 도시되지 않았지만, LDD 영역을 형성하기 위한 저농도 불순물 이온주입을 실시하고, 게이트패턴의 양측벽에 접하는 스페이서를 형성한 후 소스/드레인영역을 형성하기 위한 고농도 불순물 이온주입을 실시한다.
그리고, 각각의 트랜지스터들을 절연시켜주기 위한 층간절연막을 형성하고, 소스, 드레인 및 게이트전극을 외부단자와 연결시켜주기 위한 금속화 공정을 실시한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 게이트산화막의 손상을 회복시켜주기 위한 선택적 재산화 공정시 폴리실리콘막과 금속막의 계면에 산소가 침투하는 것을 방지하므로써 반도체소자의 동작 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (12)
- 반도체기판상에 게이트산화막을 형성하는 단계;상기 게이트산화막상에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막상에 금속막을 형성하는 단계;상기 금속막과 상기 폴리실리콘막을 순차적으로 패터닝하여 게이트패턴을 형성하는 단계;상기 게이트패턴을 포함한 전면에 산화예정막을 형성하는 단계; 및선택적 재산화 공정을 수행하여 상기 산화예정막을 산화시키는 단계를 포함함을 특징으로 하는 반도체소자의 제조 방법.
- 제1항에 있어서,상기 산화예정막을 형성하는 단계는,폴리실리콘막, SiO2, Si3N4, Si1-xGex(x=0.01∼1), Al2O3, Ta2O5, HfO2및 ZrO2로 이루어진 그룹중에서 선택된 하나를 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제2항에 있어서,상기 폴리실리콘막은, 화학기상증착법, 원자층증착법 또는 선택적 에피택셜증착법을 통해 300℃∼900℃의 온도에서 10Å∼50Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제3항에 있어서,상기 폴리실리콘막 증착시, 산소를 포함한 가스의 침투가 억제되도록 공정 조건을 제어하되, 산소를 포함한 가스가 침투한 경우 침투한 양이 30ppm보다 작도록 제어하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제1항에 있어서,상기 선택적 산화 공정은, H2에 O2또는 H2O를 0.1%∼20% 혼합하여 650℃∼1000℃의 온도에서 30초∼120분동안 열처리하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제1항에 있어서,상기 금속막은, 텅스텐막, 텅스텐막/텅스텐질화막/텅스텐막, 텅스텐/텅스텐실리사이드막, 텅스텐막/텅스텐질화막/텅스텐실리사이드막, 텅스텐질화막/텅스텐막및 텅스텐질화막/텅스텐실리사이드막으로 이루어진 그룹중에서 선택된 하나인 것을 특징으로 하는 반도체소자의 제조 방법.
- 반도체기판상에 게이트산화막을 형성하는 단계;상기 게이트산화막상에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막상에 금속막을 형성하는 단계;상기 금속막을 패터닝하여 게이트패턴을 정의하는 단계;상기 패터닝된 금속막을 포함한 전면에 산화예정막을 형성하는 단계;상기 산화예정막을 에치백하여 상기 패터닝된 금속막의 측면을 감싸는 측벽을 형성하는 단계; 및선택적 재산화 공정을 수행하여 상기 측벽을 산화시키는 단계를 포함함을 특징으로 하는 반도체소자의 제조 방법.
- 제7항에 있어서,상기 산화예정막을 형성하는 단계는,폴리실리콘막, SiO2, Si3N4, Si1-xGex(x=0.01∼1), Al2O3, Ta2O5, HfO2및 ZrO2로 이루어진 그룹중에서 선택된 하나를 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제8항에 있어서,상기 폴리실리콘막은, 화학기상증착법, 원자층증착법 또는 선택적 에피택셜증착법을 통해 300℃∼900℃의 온도에서 10Å∼50Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제9항에 있어서,상기 폴리실리콘막 증착시, 산소를 포함한 가스의 침투가 억제되도록 공정 조건을 제어하되, 산소를 포함한 가스가 침투한 경우 침투한 양이 30ppm보다 작도록 제어하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제7항에 있어서,상기 선택적 산화 공정은, H2에 O2또는 H2O를 0.1%∼20% 혼합하여 650℃∼1000℃의 온도에서 30초∼120분동안 열처리하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제7항에 있어서,상기 금속막은, 텅스텐막, 텅스텐막/텅스텐질화막/텅스텐막, 텅스텐/텅스텐실리사이드막, 텅스텐막/텅스텐질화막/텅스텐실리사이드막, 텅스텐질화막/텅스텐막 및 텅스텐질화막/텅스텐실리사이드막으로 이루어진 그룹중에서 선택된 하나인 것을 특징으로 하는 반도체소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020020037218A KR100844929B1 (ko) | 2002-06-29 | 2002-06-29 | 금속 게이트전극을 구비한 반도체소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040001884A true KR20040001884A (ko) | 2004-01-07 |
| KR100844929B1 KR100844929B1 (ko) | 2008-07-09 |
Family
ID=37313616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020037218A KR100844929B1 (ko) | 2002-06-29 | 2002-06-29 | 금속 게이트전극을 구비한 반도체소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100844929B1 (ko) |
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|---|---|---|---|---|
| KR101068138B1 (ko) * | 2004-04-30 | 2011-09-27 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
-
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- 2002-06-29 KR KR1020020037218A patent/KR100844929B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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