JP4167707B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4167707B2 JP4167707B2 JP2006215632A JP2006215632A JP4167707B2 JP 4167707 B2 JP4167707 B2 JP 4167707B2 JP 2006215632 A JP2006215632 A JP 2006215632A JP 2006215632 A JP2006215632 A JP 2006215632A JP 4167707 B2 JP4167707 B2 JP 4167707B2
- Authority
- JP
- Japan
- Prior art keywords
- alignment mark
- film
- insulating film
- interlayer insulating
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
- G03F9/7073—Alignment marks and their environment
- G03F9/708—Mark formation
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
- G03F9/7073—Alignment marks and their environment
- G03F9/7076—Mark details, e.g. phase grating mark, temporary mark
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
- G03F9/7073—Alignment marks and their environment
- G03F9/7084—Position of mark on substrate, i.e. position in (x, y, z) of mark, e.g. buried or resist covered mark, mark on rearside, at the substrate edge, in the circuit area, latent image mark, marks in plural levels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
Description
この構成によれば、アライメントマーク形成領域内の層間絶縁膜の選択的除去と連続してアライメントマーク周囲の素子分離絶縁膜の除去もしくは薄膜化を行うことによって、製造工程の合理化、短縮化を図ることができる。
この構成によれば、アライメントマーク形成領域内の積層膜を選択的に除去する工程を別途設ける必要がなく、製造工程の合理化、短縮化を図ることができる。
この構成によれば、メモリセルコンタクトプラグに対して精度良くアライメントされたビット配線コンタクトプラグを形成することができる。
この構成によれば、アライメントマーク形成領域内の層間絶縁膜を選択的に除去する工程を別途設ける必要がなく、製造工程の合理化、短縮化を図ることができる。
本実施形態の半導体装置はDRAMの例であり、ビット配線コンタクトプラグ形成工程のフォトリソグラフィーにおいて、メモリセルコンタクトプラグに対してビット配線コンタクトプラグをアライメントする際に用いるアライメントマークの例を挙げて説明する。
図1は本実施形態のDRAMのメモリセル部を示す断面図、図2は同、DRAMのアライメントマークのパターンを示す平面図、図3(a)〜(e)、図4(f)〜(i)は同、DRAMの製造プロセスを順を追って示す工程断面図である。なお、図3(a)〜(e)、図4(f)〜(i)は、図1に示したメモリセル部と、素子形成領域外に形成されるアライメントマーク部の断面構造を対比して示している。また、なお、図3(a)〜(e)、図4(f)〜(i)では便宜上、1本のアライメントマークのみを図示している。
まず最初に、図3(a)に示すように、p型単結晶シリコンからなる半導体基板2の上面の所定の領域に周知の方法により素子分離絶縁膜3を形成する。具体的には、半導体基板2の上面に酸化シリコン膜、窒化シリコン膜(ともに図示せず)を形成した後、フォトレジスト(図示せず)をマスクにして窒化シリコン膜、酸化シリコン膜および半導体基板2をドライエッチングすることにより、素子分離領域の半導体基板2に深さ250〜300nm程度の凹部2aを形成する。その後、半導体基板2上に膜厚300〜350nm程度の酸化シリコン膜を堆積し、窒化シリコン膜をストッパとしたCMP法により酸化シリコン膜の上面を平坦化する。これにより、半導体基板2に形成された素子分離領域の凹部2aが酸化シリコン膜で埋め込まれ、酸化シリコン膜からなる素子分離絶縁膜3が形成される。
2 半導体基板
3 素子分離絶縁膜
12 ワード配線
13 第2のシリコン膜(第1の導電膜)
14 メモリセルコンタクトプラグ(第1の導電膜からなるパターン)
15 第1の層間絶縁膜(層間絶縁膜)
18 タングステン膜(第2の導電膜)
19 ビット配線コンタクトプラグ(第2の導電膜からなるパターン)
31 アライメントマーク部(アライメントマーク形成領域)
32 アライメントマーク
33 凹部
35 ゲート積層膜
Claims (5)
- 半導体基板上の素子形成領域に半導体素子が形成され、素子形成領域外にフォトリソグラフィーで用いるアライメントマークが形成されてなる半導体装置の製造方法であって、
半導体基板の上面に素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜の形成領域を含む前記半導体基板の上面に、後にゲート電極となるゲート積層膜を形成する工程と、
前記素子分離絶縁膜上に位置するアライメントマーク形成領域内の前記ゲート積層膜を選択的に除去し、前記アライメントマーク形成領域の周囲に前記ゲート積層膜を残存させる工程と、
前記半導体基板上面の素子形成領域に第1の導電膜からなるパターンを形成するとともに、周囲が前記ゲート積層膜で囲まれた前記アライメントマーク形成領域内に前記第1の導電膜からなるアライメントマークを形成する工程と、
前記パターンおよび前記アライメントマークを形成した後、前記半導体基板の上面に層間絶縁膜を形成する工程と、
前記アライメントマーク形成領域内の前記層間絶縁膜を選択的に除去し、前記アライメントマーク形成領域の周囲の前記ゲート積層膜上に前記層間絶縁膜を残存させる工程と、
前記アライメントマークの周囲の前記素子分離絶縁膜を除去もしくは薄膜化する工程と、
前記アライメントマークを用いてフォトリソグラフィーのアライメントを行い、前記層間絶縁膜上に第2の導電膜からなるパターンを形成する工程と、を有することを特徴とする半導体装置の製造方法。 - 前記アライメントマーク形成領域内の前記層間絶縁膜を選択的に除去する工程において、前記アライメントマーク周囲の前記素子分離絶縁膜の除去もしくは薄膜化を、前記層間絶縁膜の選択的除去の後に連続して行うことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記ゲート積層膜をパターニングして前記ゲート電極を形成するのと同時に、アライメントマーク形成領域内の前記ゲート積層膜を選択的に除去することを特徴とする請求項1または2に記載の半導体装置の製造方法。
- 前記ゲート積層膜によりワード配線を形成し、前記第1の導電膜からなるパターンにより前記半導体基板上面の不純物拡散層に接続されるメモリセルコンタクトプラグを形成し、前記第2の導電膜からなるパターンにより前記メモリセルコンタクトプラグに接続されるビット配線コンタクトプラグを形成することを特徴とする請求項1ないし3のいずれか一項に記載の半導体装置の製造方法。
- 前記層間絶縁膜を貫通して前記ビット配線コンタクトプラグを前記メモリセルコンタクトプラグに接続するためのコンタクトホールを形成するのと同時に、前記アライメントマーク形成領域内の前記層間絶縁膜を選択的に除去することを特徴とする請求項4に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006215632A JP4167707B2 (ja) | 2006-08-08 | 2006-08-08 | 半導体装置の製造方法 |
US11/890,425 US7534695B2 (en) | 2006-08-08 | 2007-08-06 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006215632A JP4167707B2 (ja) | 2006-08-08 | 2006-08-08 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008041994A JP2008041994A (ja) | 2008-02-21 |
JP4167707B2 true JP4167707B2 (ja) | 2008-10-22 |
Family
ID=39051323
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006215632A Expired - Fee Related JP4167707B2 (ja) | 2006-08-08 | 2006-08-08 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7534695B2 (ja) |
JP (1) | JP4167707B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5259211B2 (ja) | 2008-02-14 | 2013-08-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2010016249A (ja) * | 2008-07-04 | 2010-01-21 | Nec Electronics Corp | 半導体装置の製造方法、及び半導体装置 |
JP2010206140A (ja) * | 2009-03-06 | 2010-09-16 | Elpida Memory Inc | 半導体装置の製造方法 |
KR101621413B1 (ko) * | 2009-04-28 | 2016-05-17 | 삼성디스플레이 주식회사 | 금속 패턴의 재형성 방법, 어레이 기판 및 이의 제조 방법 |
JP2011129761A (ja) * | 2009-12-18 | 2011-06-30 | Elpida Memory Inc | 半導体装置の製造方法 |
US9000525B2 (en) | 2010-05-19 | 2015-04-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for alignment marks |
JP5836637B2 (ja) * | 2011-05-13 | 2015-12-24 | キヤノン株式会社 | パターン形成方法、固体撮像装置及び固体撮像装置の製造方法 |
US8754421B2 (en) * | 2012-02-24 | 2014-06-17 | Raytheon Company | Method for processing semiconductors using a combination of electron beam and optical lithography |
JP2014216377A (ja) * | 2013-04-23 | 2014-11-17 | イビデン株式会社 | 電子部品とその製造方法及び多層プリント配線板の製造方法 |
US10658589B2 (en) * | 2018-06-27 | 2020-05-19 | International Business Machines Corporation | Alignment through topography on intermediate component for memory device patterning |
KR20220047469A (ko) * | 2020-10-08 | 2022-04-18 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07321227A (ja) | 1994-05-26 | 1995-12-08 | Toshiba Corp | 半導体装置及びその製造方法 |
JPH0982669A (ja) | 1995-09-14 | 1997-03-28 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
JP3080070B2 (ja) | 1998-06-12 | 2000-08-21 | 日本電気株式会社 | 半導体装置及び半導体装置の製造方法 |
JP2001036036A (ja) | 1999-07-21 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP3959032B2 (ja) | 2003-01-08 | 2007-08-15 | 松下電器産業株式会社 | 固体撮像装置の製造方法 |
JP2007036126A (ja) * | 2005-07-29 | 2007-02-08 | Fujitsu Ltd | 半導体装置とその製造方法 |
-
2006
- 2006-08-08 JP JP2006215632A patent/JP4167707B2/ja not_active Expired - Fee Related
-
2007
- 2007-08-06 US US11/890,425 patent/US7534695B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008041994A (ja) | 2008-02-21 |
US20080038897A1 (en) | 2008-02-14 |
US7534695B2 (en) | 2009-05-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4167707B2 (ja) | 半導体装置の製造方法 | |
JP4134199B2 (ja) | 半導体装置の製造方法 | |
KR100400033B1 (ko) | 다층 배선 구조를 갖는 반도체 소자 및 그의 제조방법 | |
US20110165756A1 (en) | Method for manufacturing semiconductor device | |
KR20040067315A (ko) | 반도체 장치 및 그 제조방법 | |
KR100434505B1 (ko) | 다마신 배선을 이용한 반도체 소자의 제조방법 | |
KR20110028971A (ko) | 사이즈가 구별되는 2종의 콘택 홀을 1회 포토 공정으로 형성하는 반도체 소자의 제조방법 | |
US8846485B2 (en) | Method for fabricating bottom electrode of capacitors of DRAM | |
KR20000017559A (ko) | 반도체 집적회로장치의 제조방법 | |
US11251188B2 (en) | Semiconductor memory device and a method of fabricating the same | |
JP2010016168A (ja) | 半導体装置およびその製造方法 | |
WO2014123170A1 (ja) | 半導体装置及びその製造方法 | |
JP5529365B2 (ja) | 半導体記憶装置及びその製造方法 | |
JPH11168199A (ja) | 半導体記憶装置及びその製造方法 | |
US20080251824A1 (en) | Semiconductor memory device and manufacturing method thereof | |
JP2000021983A (ja) | 半導体装置およびその製造方法 | |
JP2011066126A (ja) | 半導体記憶装置およびその製造方法 | |
US8253254B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2008177225A (ja) | 半導体装置およびその製造方法 | |
WO2014069213A1 (ja) | 半導体装置およびその製造方法 | |
US20100258907A1 (en) | Semiconductor device and method of manufacturing the same | |
JP3230512B2 (ja) | Cob構造のdram及びその製造方法 | |
KR100687882B1 (ko) | 비트라인을 구비한 반도체 소자 및 그 제조 방법 | |
JPH0997902A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2005311166A (ja) | 半導体記憶装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080710 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080722 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080801 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120808 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120808 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130808 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |