JP2005311166A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】 ソース／ドレイン拡散層のジャンクションの位置が変化することを回避可能な半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、半導体基板１の表面に形成されたトレンチの底部の周囲に形成された拡散層１１を含む。第１絶縁膜１２、１４はトレンチの内面上に配設される。導電膜１３は、第１絶縁膜を介してトレンチ内に埋め込まれ、第１部分１３ａと第１部分より高い上面を有する第２部分１３ｂとを有する。第１部分上に配設された第２絶縁膜１５上に、第１ゲート電極２２が配設される。第２ゲート電極２２は、第１ゲート電極と離れて半導体基板の上方に配設される。接続導電層３１は、半導体基板の表面に形成され且つ第２ゲート電極下方のチャネル領域を挟むソース／ドレイン拡散層２６の一方と導電膜との上に亘る。
【選択図】 図１

Description

本発明は、半導体記憶装置に関し、例えば、トレンチキャパシタを有するＤＲＡＭ（dynamic random access memory）およびその製造方法に関する。

ＤＲＡＭまたはＤＲＡＭ混載デバイス（以下、単にＤＲＡＭ）において、ディープトレンチ（deep trench : ＤＴ）内に形成されたキャパシタのストレージノードと、セルアレイトランジスタのソース／ドレイン拡散層との接続として、表面ストラップ（surface strap : ＳＳ）型のコンタクトが知られている。

図３３（ａ）、図３３（ｂ）は、従来のＤＲＡＭの製造工程の一部を示す断面図である。図３３ａ）と図３３ｂ）とは、図３３（ａ）のＸＸＸＩＩＩＢーＸＸＸＩＩＩＢ線において直交する関係を有している。図３３（ａ）、図３３（ｂ）に示すように、ストレージノード１０１、カラー酸化膜１０２、ストレージノード１０１上の酸化膜（trench top oxide : ＴＴＯ）１０３、素子分離絶縁膜１０４、ゲート電極（ワード線）１０５ａ、パッシングワード線１０５ｂ、ソース／ドレイン拡散層１０６が形成される。ストレージノード１０１の上面は、半導体基板１０７の表面よりやや低い位置に位置する。パッシングワード線１０５ｂは、図３３（ａ）と異なる断面において形成されたソース／ドレイン拡散層（図示せぬ）とともに、この断面の位置でセルアレイトランジスタを構成する。

次に、ＳＳ型のコンタクトの形成に先立ち、ストレージノード１０１を露出させるために、ＴＴＯ膜１０３がエッチング等により除去される必要がある。ＴＴＯ膜１０３の除去の際、素子分離絶縁膜１０４も同時にエッチングされることにより、図３３（ｂ）に示すように素子分離絶縁膜１０４の上方において半導体基板１０７の側壁が大きく露出する。この状態で、導電性ポリシリコン等のＳＳ型のコンタクト１０８を形成すると、コンタクト１０８が半導体基板１０７の側壁と接触し、この接触部を介してポリシリコンからの不純物が拡散する。この拡散により、セルアレイトランジスタのソース／ドレイン拡散層１０６のジャンクションの位置が、先にイオン注入により形成された位置より深くへと変化する。このため、セルアレイトラジスタの性能が変化する。この問題は、デザインルールの微細化が進むに連れ、より顕著となる。

この出願の発明に関連する先行技術文献情報としては次のものがある。
特開2001-345433号公報 特開平11-177043号公報 特開平6-209088号公報

本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、半導体基板の側壁に接触する導電膜によりソース／ドレイン拡散層のジャンクションの位置が変化することを回避可能な半導体記憶装置およびその製造方法を提供しようとするものである。

本発明の第１の視点による半導体記憶装置は、半導体基板と、前記半導体基板の表面に形成されたトレンチの底部の周囲に形成された拡散層と、前記トレンチの内面上に配設された第１絶縁膜と、前記第１絶縁膜を介して前記トレンチ内に埋め込まれ、且つ第１部分と前記第１部分より高い上面を有する第２部分とを有する、導電膜と、前記導電膜の前記第１部分上に配設され、且つ前記導電膜の前記第２部分と接し且つ前記導電膜の前記第２部分の表面より低い上面を有する第１部分と、前記半導体基板の表面より高い上面を有する第２部分と、を有する、第２絶縁膜と、前記第２絶縁膜上に配設された第１ゲート電極と、前記第１ゲート電極と離れて前記半導体基板の上方に配設された第２ゲート電極と、前記半導体基板の表面に形成され、且つ前記第２ゲート電極下方のチャネル領域を挟む、ソース／ドレイン拡散層と、前記導電膜上と、前記ソース／ドレイン拡散層のいずれか一方の上と、に亘る接続導電層と、を具備することを特徴とする。

本発明の第２の視点による半導体記憶装置の製造方法は、半導体基板の表面に形成されたトレンチの底部の周囲に拡散層を形成する工程と、前記トレンチの内面上に第１絶縁膜を形成する工程と、前記トレンチ内を、第１部分と前記第１部分より高い上面を有する第２部分とを有する導電膜により埋め込む工程と、前記導電膜の前記第１部分および前記導電膜の前記第２部分を覆う第２絶縁膜を形成する工程と、前記第２絶縁膜上および前記半導体基板上に、第１ゲート電極および第２ゲート電極をそれぞれ形成する工程と、前記導電膜の前記第２部分の前記上面を露出させる工程と、前記導電膜の前記第２部分と、前記半導体基板の表面に形成され且つ前記第２ゲート電極下方のチャネル領域を挟むソース／ドレイン拡散層と、を覆う接続導電層を形成する工程と、を具備することを特徴とする。

本発明によれば、ソース／ドレイン拡散層のジャンクションの位置が変化することを防止しつつ、ストレージノードとパッシングワード線のゲート電極とがショートを起こすことを回避できる半導体記憶装置を提供できる。

本発明者等は、本発明の開発の過程において、図３３（ａ）、図３３（ｂ）を参照して述べたような問題を回避可能なＤＲＡＭについて研究した。その結果、本発明者等は、以下に述べるような知見を得た。

まず、素子分離絶縁膜１０４の上面と半導体基板１０７の表面との高さの差（素子分離絶縁膜の落ち込み量）Ｈは、ストレージノード１０１の半導体基板１０７の表面からの落ち込み量Ｈａと、素子分離絶縁膜１０４のストレージノード１０１の表面からの落ち込み量Ｈｂと、の和で決定される。図に示すように、素子分離絶縁膜１０４の上面はストレージノード１０１の上面より低くに位置している。その理由は、ＴＴＯ膜１０３に対するエッチングが、ストレージノード１０１が確実に露出されるように、オーバーエッチング気味の条件で行われるからである。

上記した、露出した半導体基板１０７の側壁においてコンタクト１０８が広範囲に接触することに起因した問題を緩和するためには、半導体基板１０７の側壁が素子分離絶縁膜１０４上で露出する量を減少させることが有効である。素子分離絶縁膜１０４の落ち込み量を少なくするには、図３４（ａ）、図３４（ｂ）に示すように、ストレージノード１０１の半導体基板１０７の表面からの落ち込み量を少なくすることが考えられる。この結果、落ち込み量Ｈａが減少し、図３４（ａ）、図３４（ｂ）に示すように、素子分離絶縁膜１０４の落ち込み量が減少する（落ち込み量Ｈ´）。しかしながら、ストレージノード１０１とパッシングワード線１０５ｂとの距離が従来の構造より狭まり、これらの間でショートが発生する可能性が高まる。この結果、ＤＲＡＭ製品の歩留りが低下するため、この手法は好ましくない。

以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１実施形態）
図１（ａ）、図１（ｂ）は、本発明の第１実施形態に係る半導体記憶装置（ＤＲＡＭ）の断面構造を概略的に示している。図１（ａ）と図１（ｂ）とは、図１（ａ）のＩＢ−ＩＢ線において直交する関係を有している。

図１（ａ）、図１（ｂ）に示すように、半導体基板１の表面にウェル領域２が形成されている。半導体基板１の表面内にはトレンチキャパシタＣが形成され、半導体基板１（アクティブエリア）上には、ＭＯＳ（metal oxide semiconductor）トランジスタＴが形成される。キャパシタＣと、アレイトランジスタとして機能するトラジスタＴと、によりＤＲＡＭのメモリセルが構成される。

キャパシタＣは、プレート電極となる拡散層１１、キャパシタ絶縁膜１２、ストレージノード（導電膜）１３、カラー酸化膜１４等により構成される。拡散層１１は、ｎ型の不純物が拡散されることにより形成される。カラー酸化膜１４は、例えばシリコン酸化膜により構成され、トレンチの内面（半導体基板１の側面）において、キャパシタ絶縁膜１２の上端から半導体基板１の表面よりやや低い位置まで形成される。キャパシタ絶縁膜１２は、例えばシリコン窒化膜により構成される。カラー酸化膜１４は、例えばシリコン酸化膜により構成される。

ストレージノード１３は、トレンチ内部でキャパシタ絶縁膜１２およびカラー酸化膜１４（第１絶縁膜）上に設けられ、トレンチを埋め込む。ストレージノード１３は、例えばＡｓ等の不純物が注入されることにより導電性とされたアモルファスシリコンにより構成される。ストレージノード１３は、半導体基板の表面より低い上面を有する第１部分１３ａと、ストレージノード１３の端部に位置し、第１部分１３ａより高い上面を有する第２部分１３ｂとを有する。

ストレージノード１３の第２部分１３ｂの上面は、典型的には半導体基板１の表面と同じ高さに位置する。第１部分１３ａの上面は、第１部分１３ａの上面と後述するパッシングワード線ＰＷのゲート電極２２とがショートを起こさないように十分な距離を有するように決定される。具体的には、ストレージノード１３の第１部分１３ａの上面と後述するパッシングワード線ＰＷとの間の距離が３０ｎｍ〜８０ｎｍ、好ましくは５０ｎｍ〜６０ｎｍとなるように、第１部分１３ａの上面の位置が決定される。この値、および半導体基板１の表面とパッシングワード線ＰＷとの間の距離を考慮して、ストレージノード１３の第１部分１３ａの上面の位置が決定される。例えば半導体基板１の表面とパッシングワード線ＰＷとの間の距離が３０ｎｍであれば、半導体基板１の表面と第１部分１３ａとの間の距離は、３０ｎｍである。

また、ストレージノード１３の第２部分１３ｂの幅は、ストレージノード１３と接続導電層３１との接触面積を確保する観点から１０ｎｍ〜５０ｎｍとされる。

ストレージノード１３の第１部分１３ａ上には、例えばシリコン酸化膜からなるＴＴＯ膜（第２絶縁膜）１５が設けられる。ＴＴＯ膜１５は、ストレージノード１３の第２部分１３ｂ近傍の第１部分１５ａと、ストレージノード１３の中央寄りの第２部分１５ｂとを有する。第２部分１５ｂの厚さは、すなわち、ストレージノード１３の第１部分１３ａの上面と後述するパッシングワード線ＰＷとの間の距離である。

ＴＴＯ膜の第１部分１５ａの上面はカラー酸化膜１４の上面と同じ高さに位置する。ここで、同じ高さとは、共通の膜から形成された、または同じ高さを有するように平坦化が行われた、または共通のエッチング工程により同じ高さを有するように処理された等の結果、実質的に同じ高さであることを意味する。したがって、完全に同じ高さを有することを意味するものではない。このことは、本明細書、請求の範囲を通じて同様である。ＴＴＯ膜の第１部分１５ａの幅は、例えば０〜３０ｎｍである。

カラー酸化膜１４およびＴＴＯ膜の第１部分１５ａのそれぞれ上面は、ストレージノード１３の上面よりやや低い位置に位置する。これは、製造工程のある段階においてストレージノード１３を覆っているＴＴＯ膜１５が一部除去される際、ストレージノード１３の第２部分１３ｂが確実に露出するようにオーバーエッチング気味の条件下で除去され、このとき同時に上面がエッチバックされるためである。

半導体基板１の表面に素子分離絶縁膜１６が設けられる。素子分離絶縁膜１６は、ＳＴＩ（shallow trench isolation）構造を有し、例えばシリコン酸化膜により構成される。素子分離絶縁膜１６は、実際には、ＴＴＯ膜１５と一体に形成されている。

素子分離絶縁膜１６上および半導体基板１上に、図１（ａ）において紙面と垂直な方向に延在するパッシングワード線ＰＷ、ワード線Ｗがそれぞれ形成される。パッシングワード線ＰＷは、順に積み重ねられたゲート電極２２（第１ゲート電極）、シリサイド膜２３、キャップ絶縁膜２４からなるゲート構造と、このゲート構造の側壁を覆う側壁絶縁膜２５と、を有する。ワード線Ｗは、順に積み重ねられた、ゲート絶縁膜２１、ゲート電極２２（第２ゲート電極）、シリサイド膜２３、キャップ絶縁膜２４からなるゲート構造と、このゲート構造の側壁を覆う側壁絶縁膜２５と、を有する。パッシングワード線ＰＷの側壁絶縁膜２５の縁とＴＴＯ絶縁膜１５の第２部分１５ｂの縁は共通の直線上に位置する。

ゲート電極２２は、例えば不純物が導入されることにより導電性とされたポリシリコンから構成される。シリサイド膜２３は、例えばタングステンシリサイドから構成される。キャップ絶縁膜２４は、例えばシリコン窒化膜から構成される。

ワード線Ｗと、ワード線Ｗの下のチャネル領域を挟むように形成されたソース／ドレイン拡散層２６と、によりトランジスタＴが形成される。ソース／ドレイン拡散層２６は、ＬＤＤ（lightly doped drain）構造を有する。なお、ソース／ドレイン拡散層２６は、図１（ｂ）においては省略されている。図２（ｂ）〜図３２（ｂ）のうち、これらと対となって対応する図２（ａ）および図３２（ａ）においてソース／ドレイン拡散層２６が形成されている図面に関しても同じである。

ワード線Ｗとパッシングワード線ＰＷとの間には、表面ストラップ型の接続導電層３１が所定の高さまで埋め込まれる。すなわち、接続導電層３１は、半導体基板１上、カラー酸化膜１４上、ストレージノード１３の第２部分１３ｂ上、ＴＴＯ膜１５の第１部分１５ａ上に亘る。接続導電層３１は、例えば不純物が導入されることにより導電性とされた単結晶シリコンまたはポリシリコンにより構成され、ストレージノード１３とソース／ドレイン拡散層２６とを電気的に接続する。

接続導電層３１は、図１（ｂ）に示すように、素子分離絶縁膜１６の上方において露出する半導体基板１の側面と接する。接続導電層３１と素子分離絶縁膜１６とが面する部分の高さは、カラー酸化膜１４およびＴＴＯ膜１５の第１部分１５ａのそれぞれの上面と同じ高さに位置する。その理由は、カラー酸化膜１４とＴＴＯ膜１５の高さが、ストレージノード１３の上面より低くなる理由と同じである。

素子分離絶縁膜１６上に、絶縁材料からなるバリア膜３２が形成される。バリア膜３２は、例えばシリコン窒化膜からなり、例えば８ｎｍ程度の膜厚を有する。バリア膜３２はまた、パッシングワード線ＰＷの、隣接するパッシングワード線ＰＷ側の側壁絶縁膜２５上から、キャップ絶縁膜２４上の３／４程度までを覆う。

接続導電層３１上およびバリア膜３２上に、例えばＢＰＳＧ（borophosphosilicate glass）からなる層間絶縁膜３３が形成される。バリア膜３２および層間絶縁膜３３上に、例えばＴＥＯＳ（tetraethoxy silane）からなり、例えば膜厚が１５０ｎｍ程度の層間絶縁膜３４が形成される。層間絶縁膜３４上に、所定のパターンを有するメタル配線層３５が形成される。配線層３５は、層間絶縁膜３３、３４を貫通して接続導電層３１に達するコンタクト３６と接続される。

次に、図２（ａ）、図２（ｂ）〜図１３（ａ）、図１３（ｂ）を参照して、図１（ａ）、図１（ｂ）の半導体記憶装置の製造方法について、以下に説明する。図２（ａ）、図３（ａ）、図４（ａ）、図５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）は、図１（ａ）の構造の製造工程の一部を順に示している。図２（ｂ）、図３（ｂ）、図４（ｂ）、図５（ｂ）、図６（ｂ）、図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）は、図１（ｂ）の構造の製造工程の一部を順に示している。なお、図４（ａ）〜図１３（ａ）、図４（ｂ）〜図１３（ｂ）は、ウェル領域２より上の部分のみを示している。

図２（ａ）、図２（ｂ）に示すように、半導体基板１の表面に、イオン注入によりウェル領域２が形成される。次に、半導体基板１上の全面に、２２２ｎｍ程度のパッド絶縁膜が形成される。パッド絶縁膜４１は、例えば積層された２ｎｍ程度のシリコン酸化膜と２２０ｎｍ程度のシリコン窒化膜から構成される。次に、パッド絶縁膜４１上に、キャパシタＣの形成予定領域に開口を有するマスク材（図示せぬ）が形成される。次に、このマスク材を用いて、ＲＩＥ（reactive ion etching）等の異方性エッチングによりパッド絶縁膜４１および半導体基板１に、トレンチ４２が形成される。

次に、マスク材が除去された後、トレンチ４２内の表面から例えば１．５μｍより深い領域にｎ型の導電性を有する材料（図示せぬ）が埋め込まれる。この結果、トレンチ４２の底部近傍にｎ型不純物の拡散層が形成される。この後、トレンチ内の材料が除去される。

次に、図３（ａ）、図３（ｂ）に示すように、トレンチ４２の内面上にキャパシタ絶縁膜１２およびカラー酸化膜１４が形成される。カラー酸化膜１４の上面は、半導体基板１の表面よりやや高い位置に位置する。次に、カラー酸化膜１４を介して、トレンチ４２が、ストレージノード１３の材料膜（Ａｓが注入されたアモルファスシリコン）が埋め込まれる。ストレージノード１３は、ストレージノード１３の第２部分１３ｂが有すべき高さまで埋め込まれ、典型的には半導体基板１の表面まで埋め込まれる。

図３（ａ）、図３（ｂ）の工程は、例えば、以下の複数の工程により実現することも可能である。すなわち、まず、トレンチ４２の底面および側面上に、５ｎｍ程度の厚さを有するキャパシタ絶縁膜１２が堆積される。次に、ストレージノード１３の材料膜がトレンチ４２内に埋め込まれ、次いで、この材料膜が、例えばＲＩＥ法等により、半導体基板１の表面からの深さ１．３μｍ程度までエッチバックされる。このエッチバックによりトレンチ４２の側壁で露出されたキャパシタ絶縁膜１２が除去される。次に、キャパシタ絶縁膜１２が除去されたトレンチ４２の側壁上に、例えば熱酸化法により６ｎｍ程度のシリコン酸化膜が形成される。次に、このシリコン酸化膜上にシリコン酸化膜が堆積され、その後ＲＩＥ等により底部が除去されることによりカラー酸化膜１４が形成される。次に、ストレージノード１３の材料膜が、さらに、半導体基板１の表面と同じ高さまでトレンチ４２内に埋め込まれる。以上の工程により、図３（ａ）、図３（ｂ）と同じ状態が得られる。

次に、図４（ａ）、図４（ｂ）に示すように、トレンチ４２内で露出しているカラー酸化膜１４を覆うように、例えばＢＳＧ（boron silicate glass）からなるスペーサ４３が形成される。具体的には、まず、トレンチ４２の側壁上、カラー酸化膜１４上、ストレージノード１３上に、例えば５０ｎｍ程度のＢＳＧ膜が堆積される。次に、例えばＲＩＥ法等により、パッド絶縁膜４１の側面上およびストレージノード１３上のＢＳＧ膜が除去される。

次に、図５（ａ）、図５（ｂ）に示すように、スペーサ４３をマスクとして、ストレージノード１３がエッチバックされることにより、ストレージノード１３の上部に凹部が形成される。この凹部の底部がストレージノード１３の第１部分１３ａとなり、突起部分が第２部分１３ｂとなる。

次に、図６（ａ）、図６（ｂ）に示すように、スペーサ４３が除去され、次いで、素子分離絶縁膜１６が形成される領域のパッド絶縁膜４１が除去される。次に、リソグラフィ工程およびＲＩＥ法等のエッチングにより、素子分離絶縁膜１６が形成される位置の半導体基板１、ストレージノード１３、カラー酸化膜１４等が除去されることにより、トレンチが形成される。

次に、図７（ａ）、図７（ｂ）に示すように、半導体基板１上の全面に素子分離絶縁膜１６の材料膜が堆積され、この素子分離絶縁膜１６の上面が有すべき高さの位置までエッチバックされる。この結果、素子分離絶縁膜１６およびＴＴＯ膜１５が形成される。

次に、図８（ａ）、図８（ｂ）に示すように、ワード線Ｗ、パッシングワード線ＰＷ、ソース／ドレイン拡散層２６が形成される。すなわち、半導体基板１の表面上の全面に、例えば熱酸化法によりゲート絶縁膜２１の材料膜が形成される。次に、ＣＶＤ（chemical vapor deposition）法等により、ゲート電極２２、シリサイド膜２３、キャップ絶縁膜２４のそれぞれの材料膜が、半導体基板１上の全面に堆積される。次に、各材料膜が、リソグラフィ工程およびＲＩＥ法等の異方性エッチングにより、ゲート構造へとパターニングされる。次に、ゲート構造をマスクとしたイオン注入により、ソース／ドレインエクステンション層（図示せぬ）が形成される。次に、半導体基板１上の全面に側壁絶縁膜２５の材料膜が堆積され、次いでエッチングされることにより、側壁絶縁膜２５が形成される。次に、側壁絶縁膜２５およびゲート構造をマスクとしたイオン注入により、ソース／ドレイン拡散層２６が形成される。

次に、図９（ａ）、図９（ｂ）に示すように、半導体基板１上の全面にバリア膜３２が堆積される。次に、バリア膜３２上に層間絶縁膜３３が堆積される。層間絶縁膜３３は、ゲート構造上のバリア膜３２と同じ高さまで平坦化される。次に半導体基板１上の全面に例えばＴＥＯＳからなるマスク材５１が形成される。

次に、図１０（ａ）、図１０（ｂ）に示すように、マスク材５１上に、例えばフォトレジスト膜からなるマスク材５２が形成される。マスク材５２は、接続導電層３１が形成される領域に対応する開口を有する。次に、マスク材５２を用いたＲＩＥ法等のエッチングにより、マスク材５１がエッチングされる。次に、マスク材５１を用いたＲＩＥ法等のエッチングにより層間絶縁膜３３が一部除去される。

次に、図１１（ａ）、図１１（ｂ）に示すように、マスク材５２が除去された後、マスク材５１を用いたＲＩＥ法等のエッチングにより、バリア膜３２が一部除去される。次に、マスク材５１、ワード線Ｗ，パッシングワード線ＰＷを用いたＲＩＥ法等のエッチングにより、ＴＴＯ膜１５が一部除去される。この際のエッチングの条件は、ストレージノード１３の第２部分１３ｂが確実に露出するように、オーバーエッチング気味に設定される。すなわち、例えばＴＴＯ膜１５の上面からストレージノード１３の第２部分１３ｂまでの厚さを１００％とした場合、１２０％〜１５０％の厚さのＴＴＯ膜１５が除去される条件で行われる。この結果、ＴＴＯ膜１５の第１部分１５ａの上面は、半導体基板１の表面以下の高さへと後退する。しかしながら、ストレージノード１３の第２部分１３ｂが露出するまでに除去されるべきＴＴＯ膜１５の厚さは、従来の半導体記憶装置の構造の場合より薄い。このため、オーバーエッチング気味の条件下であっても、素子分離絶縁膜１６上で露出する半導体基板１の側面の量は、従来の構造の場合より大幅に減少する。エッチングの結果、カラー酸化膜１４も、ＴＴＯ膜１５の第１部分１５ａと同じ高さまで後退する。

次に、図１２（ａ）、図１２（ｂ）に示すように、半導体基板１上の全面に接続導電層３１の材料膜が堆積され、ゲート構造の上端よりやや低い位置までエッチバックされる。この結果、ワード線Ｗとパッシングワード線ＰＷとの間の半導体基板１上に接続導電層３１が形成される。この工程において、接続導電層３１は、素子分離絶縁膜１６上方で露出している半導体基板１の側面と接触する。しかしながら、この接触面積は、ストレージノード１３の第２部分１３ｂの上面（半導体基板１の表面）とＴＴＯ膜１５の第１部分１５ａの上面との高さの差程度であり、従来の構造の場合より少ない。

次に、図１３（ａ）、図１３（ｂ）に示すように、半導体基板１上の全面でバリア膜３２と同じ高さまで、層間絶縁膜３３の材料膜が堆積される。この結果、接続導電層３１上にも層間絶縁膜３３が形成される。

次に、図１（ａ）、図１（ｂ）に示すように、層間絶縁膜３３上に層間絶縁膜３４が堆積される。次に、層間絶縁膜３３、３４を貫通して接続導電層３１に達するコンタクト３６が形成され、層間絶縁膜３４上に配線層３５が形成される。

第１実施形態に係る半導体記憶装置によれば、ストレージノード１３は、第１部分１３ａと、第１部分１３ａの上面より高い上面を有する第２部分１３ｂとを有する。このため、第１部分１３ａおよび第２部分１３ｂの位置を独立に設定することができる。第２部分１３ｂの上面は、第２部分１３ｂが確実に露出するようにエッチングされるべきＴＴＯ膜１５の量が少なくなる位置に設定される。第２部分１３ｂの上面を半導体基板１の表面と同程度の高さとすれば、このエッチングの際に同時にエッチングされる素子分離絶縁膜１６の上面が、半導体基板１の表面から大幅に低く位置することを回避できる。よって、素子分離絶縁膜１６がエッチングされることにより露出された半導体基板１の側面と接続導電層３１とが接触する面積が小さくなる。この結果、接続導電層３１から拡散する不純物によりソース／ドレイン拡散層２６のジャンクションが深い位置へと変化することを回避できる。

一方、第１部分１３ａの上面は、ＴＴＯ膜１５上のゲート電極２２と十分な距離を有するように設定される。このため、ストレージノード１３とＴＴＯ膜１５上のゲート電極２２とがショートを起こすことを回避できる。

以上のように、第１実施形態によれば、ソース／ドレイン拡散層２６のジャンクションの位置が変化することを防止しつつ、ストレージノード１３とパッシングワード線ＰＷのゲート電極２２とがショートを起こすことを回避できる半導体記憶装置を提供できる。

（第２実施形態）
第２実施形態では、ストレージノード１３の第２部分１３ｃが第１実施形態の第２部分１３ｂより厚く形成されている。図１４（ａ）、図１４（ｂ）は、本発明の第２実施形態に係る半導体記憶装置の断面構造を概略的に示している。図１４（ａ）と図１４（ｂ）とは、図１４（ａ）のＸＩＶＢ−ＸＩＶＢ線において直交する関係を有している。

図１４（ａ）、図１４（ｂ）に示すように、ストレージノード１３の第２部分１３ｃは、ソース／ドレイン拡散層２６側に向かって、第１実施形態の第２部分１３ｂより突出しており、その厚さが厚くなっている。カラー酸化膜１４の上部は、ストレージノード１３の第２部分１３ｃが厚くなっている分、薄くなっている。その他の構成は、第１実施形態と同じである。

次に、図１５（ａ）、図１５（ｂ）〜図２４（ａ）、図２４（ｂ）を参照して、図１４（ａ）、図１４（ｂ）の半導体記憶装置の製造方法について、以下に説明する。図１５（ａ）、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）、図２１（ａ）、図２２（ａ）、図２３（ａ）、図２４（ａ）は、図１４（ａ）の構造の製造工程の一部を順に示している。図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）、図２１（ｂ）、図２２（ｂ）、図２３（ｂ）、図２４（ｂ）は、図１４（ｂ）の構造の製造工程の一部を順に示している。なお、図１５（ａ）〜図２４（ａ）、図１５（ｂ）〜図２４（ｂ）は、ウェル領域２より上の部分のみを示している。

まず、第１実施形態の図３（ａ）、図３（ｂ）までと同じ工程が行われる。次に、図１５（ａ）、図１５（ｂ）に示すように、ストレージノード１３の上面が、半導体基板１の表面から例えば６０ｎｍ程度低い位置までエッチバックされる。

次に、図１６（ａ）、図１６（ｂ）に示すように、例えばフッ酸系の薬液を用いたウェットエッチングにより、露出しているカラー酸化膜１４の厚さを、例えば１０ｎｍ程度の厚さまで後退させる。

次に、図１７（ａ）、図１７（ｂ）に示すように、ストレージノード１３の材料膜が再度トレンチ４２内に埋め込まれ、半導体基板１の表面と同じ高さまでエッチバックされる。

次に、図１８（ａ）、図１８（ｂ）に示すように、図４（ａ）、図４（ｂ）と同じ工程により、トレンチ４２の側壁上、カラー酸化膜１４上、ストレージノード１３上にスペーサ４３が形成される。

次に、図１９（ａ）、図１９（ｂ）に示すように、図５（ａ）、図５（ｂ）と同じ工程により、ストレージノード１３の上部に凹部が形成される。

次に、図２０（ａ）、図２０（ｂ）に示すように、図６（ａ）、図６（ｂ）、図７（ａ）、図７（ｂ）と同じ工程により、素子分離絶縁膜１６が形成される。

次に、図２１（ａ）、図２１（ｂ）に示すように、図８（ａ）、図８（ｂ）と同じ工程により、ワード線Ｗ、パッシングワード線ＰＷ、ソース／ドレイン拡散層２６が形成される。

次に、図２２（ａ）、図２２（ｂ）に示すように、図９（ａ）、図９（ｂ）、図１０（ａ）、図１０（ｂ）と同じ工程により、半導体基板１上の全面にバリア膜３２、層間絶縁膜３３、マスク材５１が堆積される。次に、接続導電層３１が形成される領域に開口を有するマスク材５２が形成される。次に、マスク材５２を用いてマスク材５１、および層間絶縁膜３３の一部が除去される。

次に、図２３（ａ）、図２３（ｂ）に示すように、図１１（ａ）、図１１（ｂ）と同じ工程により、マスク材５２の除去後、マスク材５１を用いて、バリア膜３２の一部、および層間絶縁膜３３（ＴＴＯ膜１５）の一部が除去される。この結果、ストレージノード１３の第２部分１３ｃが露出する。この工程も、オーバーエッチング気味の条件下で行われ、素子分離絶縁膜１６、ＴＴＯ膜１５の第１部分１５ａ、カラー酸化膜１４のそれぞれの上面は、半導体基板１の表面以下の高さへと後退する。

次に、図２４（ａ）、図２４（ｂ）に示すように、図１２（ａ）、図１２（ｂ）、図１３（ａ）、図１３（ｂ）と同じ工程により、ワード線Ｗとパッシングワード線ＰＷとの間の半導体基板１上に接続導電層３１が形成される。次に、接続導電層３１上に、層間絶縁膜３３が形成される。

次に、図１４（ａ）、図１４（ｂ）に示すように、図１（ａ）、図１（ｂ）と同じ工程により、層間絶縁膜３３、層間絶縁膜３４、コンタクト３６、配線層３５が形成される。

第２実施形態に係る半導体記憶装置によれば、ストレージノード１３は、第１実施形態と同じく第１部分１３ａと、第１部分の上面より高い上面を有する第２部分１３ｃとを有する。このため、第１実施形態と同じ効果を得られる。

さらに、第２実施形態によれば、ストレージノード１３の第２部分１３ｃは、第１実施形態のストレージノード１３の第２部分１３ｂより大きい幅を有する。このため、第１実施形態の場合より、ストレージノード１３と接続導電層３１との接触面積を大きく確保することができる。よって、この接触部分での抵抗値を減少させることができる。

（第３実施形態）
第３実施形態は、第１実施形態と半導体記憶装置の製造工程が異なり、これに付随して幾つかの付加的部分の構成が異なる。

図２５（ａ）、図２５（ｂ）は、本発明の第３実施形態に係る半導体記憶装置の断面構造を概略的に示している。図２５（ａ）と図２５（ｂ）とは、図２５（ａ）のＸＸＶＢ−ＸＸＶＢ線において直交する関係を有している。

図２５（ａ）、図２５（ｂ）に示すように、バリア膜３２は、接続導電層３１の上面および側面を覆う。パッシングワード線ＰＷ相互間の素子分離絶縁膜１６の上面は、凹部形状を有しており、この凹部の底面の高さは、ＴＴＯ膜１５の第１部分１５ａと同じ高さである。素子分離絶縁膜１６の凹部およびパッシングワード線ＰＷ相互間、および接続導電層３１上には、層間絶縁膜３３がゲート構造の上面まで形成されている。図２５（ｂ）の断面において、素子分離絶縁膜１６の上面は、ＴＴＯ膜１５第１部分１５ａ（または素子分離絶縁膜１６の凹部の底面）と同じ高さを有する。接続導電層３１が、素子分離絶縁膜１６の上方で露出している半導体基板１の側面と接触する面積は、第１実施形態と同じである。ストレージノード１３は、第１実施形態と同じ形状を有する。

次に、図２６（ａ）、図２６（ｂ）〜図２８（ａ）、図２８（ｂ）を参照して、図２５（ａ）、図２５（ｂ）の半導体記憶装置の製造方法について、以下に説明する。図２６（ａ）、図２７（ａ）、図２８（ａ）は、図２５（ａ）の構造の製造工程の一部を順に示している。図２６（ｂ）、図２７（ｂ）、図２８（ｂ）は、図２５（ｂ）の構造の製造工程の一部を順に示している。なお、図２６（ａ）〜図２８（ａ）、図２６（ｂ）〜図２８（ｂ）は、ウェル領域２より上の部分のみを示している。

まず、第１実施形態の図８（ａ）、図８（ｂ）までと同じ工程が行われる。次に、図２６（ａ）、（ｂ）に示すように、ワード線Ｗ、パッシングワード線ＰＷ、側壁絶縁膜２５をマスクとしたＲＩＥ法等のエッチングにより、素子分離絶縁膜１６が一部除去される。この結果、ストレージノード１３の第２部分１３ｂが露出する。この工程も、オーバーエッチング気味の条件下で行われ、素子分離絶縁膜１６、ＴＴＯ膜１５の第１部分１５ａ、カラー酸化膜１４のそれぞれの上面は、半導体基板１の表面以下の高さへと後退する。

次に、図２７（ａ）、図２７（ｂ）に示すように、半導体基板１上の全面に接続導電層３１の材料膜が堆積され、ゲート構造の上端よりやや低い位置までエッチバックされる。この工程において、接続導電層３１の材料膜は、素子分離絶縁膜１６上方で露出している半導体基板１の側面と接触する。しかしながら、この接触面積は、ストレージノード１３の第２部分１３ｂの上面（半導体基板１の表面）とＴＴＯ膜１５の第１部分１５ａの上面との高さの差程度であり、従来の構造の場合より少ない。

次に、図２８（ａ）、図２８（ｂ）に示すように、パッシングワード線ＰＷ相互間に開口を有するマスク材５３が、半導体基板１上の全面に形成される。次に、このマスク材５３をマスクとしたＲＩＥ法等のエッチングにより、接続導電層３１が一部除去される。この結果、ソース／ドレイン拡散層２６とストレージノード１３との上に亘る位置の接続導電層３１が残存する。

次に、図２５（ａ）、図２５（ｂ）に示すように、マスク材５３が除去された後、接続導電層３１を覆うようにバリア膜３２が形成される。次に、各ワード線Ｗおよびパッシングワード線ＰＷの間が層間絶縁膜３３により埋め込まれる。次に、半導体基板１上の全面に、層間絶縁膜３４が形成された後、コンタクト３６および配線層３５が形成される。

第３実施形態に係る半導体記憶装置によれば、ストレージノード１３は、第１実施形態と同じく第１部分１３ａと、第１部分１３ａの上面より高い上面を有する第２部分１３ｂとを有する。このため、第１実施形態と同じ効果を得られる。

（第４実施形態）
第４実施形態は、第２実施形態と半導体記憶装置の製造工程が異なり、これに付随して幾つかの付加的な部分の構成が異なる。この第２実施形態と異なる付加的な部分の構成は、第３実施形態と同じである。

図２９（ａ）、図２９（ｂ）は、本発明の第４実施形態に係る半導体記憶装置の断面構造を概略的に示している。図２９（ａ）と図２９（ｂ）とは、図２９（ａ）のＸＸＩＸＢ−ＸＸＩＸＢ線において直交する関係を有している。

図２９（ａ）、図２９（ｂ）に示すように、第４実施形態半導体記憶装置の構造は、第２実施形態と第３実施形態とを合わせた形状を有する。すなわち、第３実施形態の構造のストレージノード１３およびカラー酸化膜１４が、第２実施形態のものにより置換された構造を有する。その他の構成は、第３実施形態と同じである。

次に、図３０（ａ）、図３０（ｂ）〜図３２（ａ）、図３２（ｂ）を参照して、図２９（ａ）、図２９（ｂ）の半導体記憶装置の製造方法について、以下に説明する。図３０（ａ）、図３１（ａ）、図３２（ａ）は、図２９（ａ）の構造の製造工程の一部を順に示している。図３０（ｂ）、図３１（ｂ）、図３２（ｂ）は、図２９（ｂ）の構造の製造工程の一部を順に示している。なお、図３０（ａ）〜図３２（ａ）、図３０（ｂ）〜図３２（ｂ）は、ウェル領域２より上の部分のみを示している。

まず、第２実施形態の図２１（ａ）、図２１（ｂ）までと同じ工程が行われる。次に、図３０（ａ）、図３０（ｂ）に示すように、第３実施形態の図２６（ａ）、図２６（ｂ）と同じ工程が行われることにより、素子分離絶縁膜１６が一部除去される。この結果、ストレージノード１３の第２部分１３ｃが露出し、素子分離絶縁膜１６、ＴＴＯ膜１５の第１部分１５ａ、カラー酸化膜１４のそれぞれの上面が半導体基板１の表面以下の高さへと後退する。

次に、図３１（ａ）、図３１（ｂ）に示すように、第３実施形態の図２７（ａ）、図２７（ｂ）の工程と同じ工程が行われることにより、ゲート構造の上端よりやや低い位置まで接続導電層３１が形成される。

次に、図３２（ａ）、図３２（ｂ）に示すように、第３実施形態の図２８（ａ）、図２８（ｂ）の工程と同じ工程が行われることにより、ソース／ドレイン拡散層２６とストレージノード１３との上に亘る位置の接続導電層３１が残存する。

次に、図２９（ａ）、図２９（ｂ）に示すように、第３実施形態の図２５（ａ）、図２５（ｂ）の工程と同じ工程が行われることにより、マスク材５３が除去され、バリア膜３２が形成される。次に、各ワード線Ｗおよびパッシングワード線ＰＷの間が層間絶縁膜３３により埋め込まれ、層間絶縁膜３４が形成され、コンタクト３６および配線層３５が形成される。

本発明の第４実施形態に係る半導体記憶装置によれば、ストレージノード１３は、第１実施形態と同じく第１部分１３ａと、第１部分１３ａの上面より高い上面を有する第２部分１３ｂとを有する。このため、第１実施形態と同じ効果を得られる。

また、第４実施形態によれば、ストレージノード１３の第２部分１３ｃは、第２実施形態と同じく大きい幅を有する。このため、第２実施形態と同じ効果を得られる。

さらに、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明の第１実施形態に係る半導体記憶装置の断面構造を示す図。 図１の半導体記憶装置の製造工程の一部を示す図。 図２に続く工程を示す図。 図３に続く工程を示す図。 図４に続く工程を示す図。 図５に続く工程を示す図。 図６に続く工程を示す図。 図７に続く工程を示す図。 図８に続く工程を示す図。 図９に続く工程を示す図。 図１０に続く工程を示す図。 図１１に続く工程を示す図。 図１２に続く工程を示す図。 本発明の第２実施形態に係る半導体記憶装置の断面構造を示す図。 図１４の半導体記憶装置の製造工程の一部を示す図。 図１５に続く工程を示す図。 図１６に続く工程を示す図。 図１７に続く工程を示す図。 図１８に続く工程を示す図。 図１９に続く工程を示す図。 図２０に続く工程を示す図。 図２１に続く工程を示す図。 図２２に続く工程を示す図。 図２３に続く工程を示す図。 本発明の第３実施形態に係る半導体記憶装置の断面構造を示す図。 図２５の半導体記憶装置の製造工程の一部を示す図。 図２６に続く工程を示す図。 図２７に続く工程を示す図。 本発明の第４実施形態に係る半導体記憶装置の断面構造を示す図。 図２９の半導体記憶装置の製造工程の一部を示す図。 図３０に続く工程を示す図。 図３１に続く工程を示す図。 従来の半導体記憶装置の断面構造を示す図。 本発明の開発過程において考えられた半導体記憶装置の構造を示す図。

符号の説明

１…半導体基板、２…ウェル領域、１１…拡散層、１２…キャパシタ絶縁膜、１３…ストレージノード、１３ａ…ストレージノードの第１部分、１３ｂ、１３ｃ…ストレージノードの第２部分、１４…カラー酸化膜、１５…ＴＴＯ膜、１５ａ…ＴＴＯ膜の第１部分、１５ｂ…ＴＴＯ膜の第２部分、１６…素子分離絶縁膜、２１…ゲート絶縁膜、２２…ゲート電極、２３…シリサイド膜、２４…キャップ絶縁膜、２５…側壁絶縁膜、２６…ソース／ドレイン拡散層、３１…接続導電層、３２…バリア膜、３３、３４…層間絶縁膜、３５…配線層、３６…コンタクト、４１…パッド絶縁膜、４２…トレンチ、４３…スペーサ、５１、５２、５３…マスク材、Ｃ…トレンチキャパシタ、Ｔ…トランジスタ。

Claims (5)

1. 半導体基板と、
   前記半導体基板の表面に形成されたトレンチの底部の周囲に形成された拡散層と、
   前記トレンチの内面上に配設された第１絶縁膜と、
   前記第１絶縁膜を介して前記トレンチ内に埋め込まれ、且つ第１部分と前記第１部分より高い上面を有する第２部分とを有する、導電膜と、
   前記導電膜の前記第１部分上に配設され、且つ前記導電膜の前記第２部分と接し且つ前記導電膜の前記第２部分の表面より低い上面を有する第１部分と、前記半導体基板の表面より高い上面を有する第２部分と、を有する、第２絶縁膜と、
   前記第２絶縁膜上に配設された第１ゲート電極と、
   前記第１ゲート電極と離れて前記半導体基板の上方に配設された第２ゲート電極と、
   前記半導体基板の表面に形成され、且つ前記第２ゲート電極下方のチャネル領域を挟む、ソース／ドレイン拡散層と、
   前記導電膜上と、前記ソース／ドレイン拡散層のいずれか一方の上と、に亘る接続導電層と、
   を具備することを特徴とする半導体記憶装置。
2. 前記導電膜の前記第２部分は、前記半導体基板の表面と同じ高さに位置することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記接続導電層の前記半導体基板の側壁と接触する接触部の下面は前記半導体基板の表面に形成された前記第２絶縁膜と面し、前記接触部と前記第２絶縁膜とが面する部分は前記第２絶縁膜の前記第１部分と同じ高さに位置することを特徴とする請求項１に記載の半導体記憶装置。
4. 前記導電膜の前記第２部分は、前記第１絶縁膜に向かって張り出していることを特徴とする請求項１に記載の半導体記憶装置。
5. 半導体基板の表面に形成されたトレンチの底部の周囲に拡散層を形成する工程と、
   前記トレンチの内面上に第１絶縁膜を形成する工程と、
   前記トレンチ内を、第１部分と前記第１部分より高い上面を有する第２部分とを有する導電膜により埋め込む工程と、
   前記導電膜の前記第１部分および前記導電膜の前記第２部分を覆う第２絶縁膜を形成する工程と、
   前記第２絶縁膜上および前記半導体基板上に、第１ゲート電極および第２ゲート電極をそれぞれ形成する工程と、
   前記導電膜の前記第２部分の前記上面を露出させる工程と、
   前記導電膜の前記第２部分と、前記半導体基板の表面に形成され且つ前記第２ゲート電極下方のチャネル領域を挟むソース／ドレイン拡散層と、を覆う接続導電層を形成する工程と、
   を具備することを特徴とする半導体記憶装置の製造方法。

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