KR20030054054A - 강유전체 메모리소자의 캐패시터 제조방법 - Google Patents

강유전체 메모리소자의 캐패시터 제조방법 Download PDF

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KR20030054054A
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Abstract

본 발명은 강우전체 메모리소자의 캐패시터 형성방법에 관한 것으로 특히, 고온의 산소 분위기에서 수행되던 강유전체 형성을 위한 열처리 공정을 2단계로 진행하여 플러그의 열화를 방지한 발명이다. 이를 위한 본 발명은 기판상에 하부전극을 형성하는 단계; 상기 하부전극상에 BLT 유전체를 형성하는 단계; 상기 BLT 유전체를 플라즈마 처리하는 단계; 상기 플라즈마 처리된 BLT 유전체를 상기 플라즈마 처리보다 낮은 온도에서 열처리 하는 단계; 및 상기 BLT 유전체상에 상부전극을 형성하는 단계를 포함하여 이루어진다.

Description

강유전체 메모리소자의 캐패시터 제조방법{Method of fabricating Capacitor in ferroelectric semiconductor memory device}
본 발명은 강유전체 메모리소자의 캐패시터 제조방법에 관한 것으로 특히, 고온의 산소 분위기에서 수행되던 강유전체 형성을 위한 열처리 공정을 2단계로 진행하여 플러그의 열화를 방지한 발명이다
일반적으로, 반도체 메모리 소자에서 강유전체를 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다.
이러한 강유전체를 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함)는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
이러한 FeRAM 소자의 유전체로는 페로브스카이트(Perovskite) 구조를 갖는 (Bi,La)4Ti3O12(이하 BLT), SrBi2Ta2O9(이하 SBT), SrxBiy(TaiNbj)2O9(이하 SBTN), BaxSr(1-x)TiO3(이하, BST), Pb(Zr,Ti)O3(이하 PZT) 와 같은 강유전체가 주로 사용되며, 이러한 강유전체는 상온에서 유전상수가 수백에서 수천에 이르고 두 개의 안정한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다.
강유전체를 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스 (Hysteresis) 특성을 이용한다.
BLT, SBT, SBTN 과 같은 강유전체는 그 유전율이 매우 높아서 메모리 소자의 셀 캐패시터로 사용되는 경우에 작은 캐패시터 면적에서도 충분한 정전용량을 확보할 수 있는 장점이 있다. 이 때문에 수 기가(giga) 비트급 메모리소자에서 셀 캐패시터로서 BLT, SBT, SBTN 박막을 이용한 강유전체 캐패시터에 관한 개발이 많이 이루어지고 있다.
도1 내지 도6를 참조하여 종래의 강유전체 메모리소자의 캐패시터 제조공정에 대해 설명한다.
먼저, 도1은 폴리실리콘 플러그(7)가 증착되기 까지의 모습을 보인 도면으로 즉, 필드산화막(1)이 형성된 반도체 기판(0)에 게이트전극(2)과 스페이서(3)를 형성하고 드레인/소오스(미도시)와, 제1 층간절연막(4)을 이용하여 비트라인 (5)까지 형성한 후에, 제2 층간절연막(6)을 형성한 다음, 제2 층간절연막(6)상에 감광막을 이용한 콘택마스크를 형성하고, 이 콘택마스크로 제2 층간절연막(6)를 식각하여 반도체기판(0)의 소정 표면이 노출되는 콘택홀을 형성한 후, 콘택홀을 포함한 제2 층간절연막(6)상에 폴리실리콘(7)을 형성한다.
이후, 도2에 도시된 바와 같이 에치백(Etch back) 공정으로 소정 깊이만큼 리세스(recess)시켜 콘택홀의 소정 부분에 매립되는 폴리실리콘플러그(7)를 형성한다.
그리고, 전면에 티타늄(Ti)을 증착하고 급속열처리(Rapid Thermal Process; RTP)하여 폴리실리콘플러그(7)의 실리콘(Si) 원자와 티타늄(Ti)의 반응을 유발시켜 폴리실리콘플러그(7)상에 티타늄실리사이드(Ti-silicide)(미도시)를 형성한다. 이 때,티타늄실리사이드는 폴리실리콘플러그(7)와 후속 하부전극과의 오믹 콘택(Ohmic contact)을 형성해 준다.
계속해서, 티타늄실리사이드상에 티타늄질화막(TiN)(8)을 형성한 후, 제1 층간절연막(12)의 표면이 노출될때까지 티타늄질화막(8)을 화학적기계적연마 (Chemical Mechanical Polishing; CMP) 또는 에치백하여 콘택홀 내에만 잔류시킨다.
이 때, 티타늄질화막(8)은 후속 열처리공정시 하부전극으로부터 폴리실리콘플러그(7) 또는 반도체기판(0)으로의 물질들의 확산을 방지하는 역할을 하는 배리어 메탈이다.
이어서, 도3에 도시된 바와 같이 배리어 메탈(8)을 포함한 제2 층간절연막(6) 상에 하부전극(9)을 형성한다.
하부전극(9)으로 사용될 전도물질로는 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(IrO), 루테늄산화막(RuO), 백금합금(Pt-alloy) 등의 금속을 이용하여 하부전극을 형성한다.
하부전극은 산소배리어층, 접착층, 메탈층등의 여러층을 적층하여 사용할 수도 있는데 통상적으로 하부전극을 형성하는 금속층으로는 백금(Pt), 이리듐(Ir),루테늄(Ru), 텅스텐(W), 텅스테질화막(WN)등을 사용하며 접촉층으로는 이리듐산화막(IrOx), 루테늄산화막(RuOx), 텅스텐산화막(WOx)등을 사용하며 산소배리어층으로는 이리듐 또는 루테늄 등을 사용한다.
이와 같은 하부전극은 화학기상증착법 (Chemical Vapor Deposition:CVD), 물리기상증착법 (Physical Vapor Deposition:PVD), 단원자증착법 (Atomic Layer Deposition:ALD)을 이용하여 형성할 수 있다.
다음으로, 도4에 도시된 바와 같이 하부전극(9) 상에 강유전체(10)를 형성하는데 강유전체(10)는 스핀-온 방법, MOD (Metal Organic Deposition)방법, LSMCD (Liquid Source Mist Chemical Deposition) 방법, 스퍼터링법, CVD법 또는 ALD법을 이용하여 형성될 수 있다.
강유전체(10)를 MOD 방법으로 형성할 경우에는 액체상태의 강유전체 물질을 웨이퍼에 도포하고 이를 베이크(bake)하여 젤(gel) 상태로 변화시킨 후에 고온의 산소분위기에서 급속열처리를 수행한다.
이와 같이 급속열처리를 수행하는 경우에 강유전체를 구성하는 물질과 주입되는 산소와의 반응으로 결정화를 위한 핵이 생성되며 열과 산소가 계속 공급되므로 생성된 핵이 성장하기 시작한다. 이와 같이 핵이 일정크기 이상으로 성장하면 성장이 둔화되는데 이 때는 결정립 성장과 거대 결정립 성장을 위한 로(furnace) 열처리를 수행한다.
이상과 같이 강유전체(10)를 형성한 이후에 상기 BLT 유전체(10) 상에 상부전극(11)을 형성한다. 이후에 감광막을 이용한 노광, 식각공정을 수행하여 도6에도시된 메탈-강유전체-메탈 형태를 갖는 강유전체 메모리 소자의 캐패시터의 구조를 완성한다.
강유전체 메모리 소자의 캐패시터 제조에서 있어서 유전체를 형성한 후, 유전체를 결정화시키는 고온의 열공정이 필수적인데 이와 같은 결정화 공정이 필요한 이유는, 강유전체가 다결정질 (Polycrystal)의 구조를 갖는 경우에, 높은 유전상수와 잔류 분극성질 등 강유전체로서의 성질을 제대로 가질 수 있기 때문이다.
고집적 강유전체 메모리소자의 안정적인 동작을 위해서는 스토리지노드 플러그의 안정성이 뒷받침 되어야 하는데 이는 전술한 바와 같은 고온의 산소분위기에서 수행되는 결정화 공정과는 서로 양립할 수 없는 성질을 가지고 있다.
고온의 산소분위기에서 수행되는 결정화공정은 스토리지노드 플러그의 열화를 초래하고, 이를 억제하기 위해서 저온에서 결정화공정을 수행하는 경우에는 강유전체의 결정화가 제대로 이루어지지 않아, 원하는 만큼의 높은 분극값을 가질 수 없어 강유전체로서의 성질을 제대로 나타내지 못하기 때문이다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 플러그의 열화를 방지하며 높은 분극값을 갖는 강유전체 메모리 소자의 캐패시터 제조방법을 제공함을 그 목적으로 한다.
도1 내지 도6은 종래기술에 따른 강유전체 메모리소자의 캐패시터 제조공정을 도시한 도면,
도7 내지 도12는 본 발명의 일실시예에 따른 강유전체 메모리소자의 캐패시터 제조공정을 도시한 도면.
*도면의 주요부분에 대한 부호의 설명*
0 : 기판1 : 필드산화막
2 : 게이트전극3 : 스페이서
4 : 제1 층간절연막5 : 비트라인
6 : 제2 층간절연막7 : 폴리실리콘 플러그
8 : 배리어 메탈9 : 하부전극
10 : BLT 유전체12 : 상부전극
상기한 목적을 달성하기 위한 본 발명은, 기판상에 하부전극을 형성하는 단계; 상기 하부전극상에 BLT 유전체를 형성하는 단계; 상기 BLT 유전체를 플라즈마 처리하는 단계; 상기 플라즈마 처리된 BLT 유전체를 상기 플라즈마 처리보다 낮은 온도에서 열처리 하는 단계; 및 상기 BLT 유전체상에 상부전극을 형성하는 단계를 포함하여 이루어진다.
본 발명은 강유전체 메모리 소자의 캐패시터 제조방법에 있어서, 강유전체 형성을 위한 결정화 공정을 2단계로 수행하여 플러그의 열화를 방지하고 하부전극으로는 방향성이 우수한 루테늄을 사용하고 강유전체 물질로는 역시 배향성이 우수한 (Bi,La)4Ti3O12(이하, BLT)를 사용하여 높은 분극값을 갖는 강유전체 메모리 소자의 캐패시터 제조방법에 관한 발명이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도7 내지 도12는 본 발명의 일실시예에 따른 강유전체 메모리소자의 캐패시터 제조방법을 도시한 도면으로 이를 참조하여 설명하면, 하부전극을 형성하기까지의 공정은 종래기술과 유사하다.
즉, 필드산화막(1)이 형성된 반도체 기판(0)에 게이트전극(2)과 스페이서(3)를 형성하고 드레인/소오스(미도시)와, 제1 층간절연막(4)을 이용하여 비트라인 (5)까지 형성한 후에, 제2 층간절연막(6)을 형성한 다음, 제2 층간절연막(6)상에 감광막을 이용한 콘택마스크를 형성하고, 이 콘택마스크로 제2 층간절연막(6)를 식각하여 반도체기판(0)의 소정 표면이 노출되는 콘택홀을 형성한 후, 콘택홀을 포함한 제2 층간절연막(6)상에 폴리실리콘(7)을 형성한다.
이후, 도8에 도시된 바와 같이 에치백(Etch back) 공정으로 소정 깊이만큼 리세스(recess)시켜 콘택홀의 소정 부분에 매립되는 폴리실리콘플러그(7)를 형성한다.
그리고, 전면에 티타늄(Ti)을 증착하고 급속열처리(Rapid Thermal Process; RTP)하여 폴리실리콘플러그(7)의 실리콘(Si) 원자와 티타늄(Ti)의 반응을 유발시켜 폴리실리콘플러그(7)상에 티타늄실리사이드(Ti-silicide)(미도시)를 형성한다. 이 때,티타늄실리사이드는 폴리실리콘플러그(7)와 후속 하부전극과의 오믹 콘택(Ohmic contact)을 형성해 준다.
계속해서, 티타늄실리사이드상에 티타늄질화막(TiN)(8)을 형성한 후, 제1 층간절연막(12)의 표면이 노출될때까지 티타늄질화막(8)을 화학적기계적연마 (Chemical Mechanical Polishing; CMP) 또는 에치백하여 콘택홀 내에만 잔류시킨다.
이 때, 티타늄질화막(8)은 후속 열처리공정시 하부전극으로부터 폴리실리콘플러그(7) 또는 반도체기판(0)으로의 물질들의 확산을 방지하는 역할을 하는 배리어 메탈이다.
이어서, 도9에 도시된 바와 같이 배리어 메탈(8)을 포함한 제2 층간절연막() 상에 하부전극(9)을 형성한다. 본 발명에 따른 일실시예에서는 하부전극(9)으로 사용될 전도물질로는 루테늄(Ru)을 사용한다.
루테늄을 하부전극 물질로 사용하는 이유는 루테늄의 경우 후속 유전체 형성공정에서 유전체가 방향성을 가지고 성장하기가 용이하기 때문이다.
루테늄 하부전극(9)은 화학기상증착법 (Chemical Vapor Deposition:CVD), 물리기상증착법 (Physical Vapor Deposition:PVD), 단원자증착법 (Atomic Layer Deposition:ALD)을 이용하여 형성할 수 있으며 형성되는 두께는 100 ∼ 2000Å 으로 한다.
다음으로, 도10에 도시된 바와 같이 하부전극(9) 상에 BLT 강유전체(10)를 형성하는데 BLT 유전체(10)는 스핀-온 방법, MOD (Metal Organic Deposition)방법, LSMCD (Liquid Source Mist Chemical Deposition) 방법, 스퍼터링법, CVD법 또는 ALD법을 이용하여 형성될 수 있다.
MOD 법을 이용하여 BLT 유전체를 형성하는 경우에 대해 설명하면, 액체상태의 BLT 유전체를 스핀-온 방법을 이용하여 웨이퍼 표면에 골고루 도포한 후, 베이크(bake) 공정을 수행하여 젤(gel) 상태로 변화시켜 준다.
종래에는 베이크 공정이후에 핵 생성과 핵 성장을 위한 RTP 공정을 수행하였으나 본 발명에서는 베이크 공정이후에 플라즈마 활성화 에너지를 이용한 산화처리를 도입하여 핵 생성을 유도하였다.
즉, 베이크 공정이후에 산소가 포함된 O2, N2O, H2O, H2O2, O3등의 가스를 이용하여 플라즈마 산화처리를 수행하면 BLT 유전체를 구성하는 비스무스 성분과 란탄성분이 산소와 결합하여 결정화를 위한 핵이 생성된다.
플라즈마 처리를 이용하게 되면 급속열처리나 퍼니스 열처리와 비교하여 공정온도를 최고 300℃ 까지 낮추어 줄 수 있으며 또한, 플라즈마 에너지에 의해 생성된 산화제는 반응성이 매우 높아서 비스무스 성분 또는 란탄성분과 쉽게 결합하여 핵 생성을 용이하게 한다.
MOD 방법이외의 방법을 사용하는 경우에도 플라즈마 처리를 적용하게 되면 낮은 온도에서도 핵 생성이 가능하며 또한 반응가스를 플라즈마 형태를 사용하지 않는 경우와 비교하면 더욱 용이한 핵 생성이 가능한 장점이 있다.
본 발명의 일실시예에 따른 플라즈마 처리에 사용되는 플라즈마 파워는 25 ∼ 1000Watt를 사용하고 200 ∼ 400℃의 공정온도와 0.1 mTorr ∼ 10 Torr의 공정압력을 이용한다.
플라즈마 처리 이후에 핵 성장과 1차 결정립 성장을 위한 급속열처리 공정이 수행되는데 본 발명의 일실시예에서는 N2, O2, N2O, O2+N2등의 반응가스를 사용하며 공정온도는 550 ∼ 800℃ 의 온도범위에서 수행되며 승온속도(ramp-up rate)는 50 ℃/sec ∼ 300 ℃/sec 로 한다.
핵 생성과 핵 성장은 단속적인 시간간격을 두고 발생하는 현상이 아니라 두 현상이 혼합하여 발생되기 때문에 플라즈마 처리시에도 핵 성장이 진행될 수 있으며, 급속열처리시에도 핵 성장이 진행될 수 있다.
이후에, 거대 결정립성장을 위한 로(furnace) 열처리 공정이 수행되는데, 로 열처리는 500 ∼ 700℃의 온도범위와 상압에서 N2, Ar, Ne, He 등의 환원가스를 사용하여 수행된다.
이와 같은 강유전체(11)의 결정화를 위한 열처리 공정이후에 도12에 도시된 바와 같이 강유전체(11)상에 상부전극(12)을 형성한다.
상부전극(12)을 형성하는 금속층으로는 백금(Pt), 이리듐 (Ir), 이리듐산화막(IrOx), 루테늄(Ru), 루테늄산화막(RuOx) 텅스텐(W), 텅스텐질화막(WN), 텅스텐산화막(WOx) 또는 티타늄질화막(TiN)등을 사용하여 형성하는데 상부전극의 두께는 100 ∼ 2000Å으로 하고 유기금속화학증착법 (Metal Organic CVD), CVD법, PVD법, ALD법 또는 플라즈마 인핸스드CVD 법 등을 이용하여 형성한다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
본 발명을 강유전체 메모리 소자의 캐패시터에 적용하게 되면 높은 분극값을가지면서도 플러그의 열화를 방지한 캐패시터를 생산할 수 있어 메모리 소자의 신뢰성이 향상되는 효과가 있다.

Claims (11)

  1. 기판상에 하부전극을 형성하는 단계;
    상기 하부전극상에 BLT 유전체를 형성하는 단계;
    상기 BLT 유전체를 플라즈마 처리하는 단계;
    상기 플라즈마 처리된 BLT 유전체를 상기 플라즈마 처리보다 낮은 온도에서 열처리 하는 단계; 및
    상기 BLT 유전체상에 상부전극을 형성하는 단계
    를 포함하는 강유전체 메모리 소자의 캐패시터 제조방법.
  2. 제1항에 있어서,
    상기 BLT 유전체를 플라즈마 처리하는 단계에서 200 ∼ 400℃의 공정온도를 갖는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.
  3. 제1항에 있어서,
    상기 BLT 유전체를 플라즈마 처리하는 단계에서 산소가 포함된 가스를 사용하여 플라즈마 처리를 수행하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.
  4. 제2항에 있어서,
    상기 산소가 포함된 가스는 O2, N2O, H2O, H2O2, O3가스인 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.
  5. 제1항에 있어서,
    상기 BLT 유전체를 플라즈마 처리하는 단계에서 플라즈마 파워는 25 ∼ 1000Watt 이고 압력은 0.1 mTorr ∼ 10 Torr 인 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.
  6. 제1항에 있어서,
    상기 플라즈마 처리된 BLT 유전체를 상기 플라즈마 처리보다 낮은 온도에서 열처리 하는 단계는
    급속열처리를 수행한 후, 로 열처리를 수행하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.
  7. 제6항에 있어서,
    상기 급속열처리는 반응가스로 N2, O2, N2O 또는 O2+N2가스를 사용하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.
  8. 제6항에 있어서,
    상기 급속열처리는 550 ∼ 800℃ 의 온도범위에서 수행되며 승온속도(ramp-up rate)는 50 ℃/sec ∼ 300 ℃/sec 인 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.
  9. 제6항에 있어서
    상기 로 열처리는 500 ∼ 700℃의 온도범위에서 수행되는 것을 강유전체 메모리 소자의 캐패시터 제조방법.
  10. 제6항에 있어서,
    상기 로 열처리는 상압에서 N2, Ar, Ne, He 등의 환원가스를 사용하여 수행되는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.
  11. 제1항에 있어서,
    상기 하부전극을 형성하는 단계에서
    상기 하부전극은 루테늄을 이용하여 형성하되, 화학기상증착법, 물리기상증착법 또는 단원자증착법 이용하는 것을 특징으로 하는 강유전체 메모리 소자의 캐패시터 제조방법.
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