JP3543916B2 - 強誘電体キャパシタの形成方法及び不揮発性半導体記憶素子の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、強誘電体膜を有するキャパシタ（以下、「強誘電体キャパシタ」という。）の形成方法及びこの強誘電体キャパシタを備えた不揮発性半導体記憶素子の製造方法に関するものである。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶素子である、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ等は読み出し時間こそＤＲＡＭ並であるが、書き込み時間が長く、高速動作は期待できない。これに対して、強誘電体キャパシタを用いた不揮発性半導体記憶素子は読み出し、書き込み共にＤＲＡＭ並であり、高速動作の期待できる不揮発性メモリである。デバイス構造は、選択トランジスタ１つと強誘電体キャパシタ１つで１セル又は選択トランジスタ２つと強誘電体キャパシタ２つで１セルを構成するのが一般的である。
【０００３】
強誘電体キャパシタに用いる強誘電体材料として、これまで検討されてきたＰＺＴに比べて疲労特性が良く低電圧駆動が可能なＳｒＢｉ_２Ｔａ_２Ｏ_９が注目され、現在盛んに検討されている。
【０００４】
この材料は、ＰＺＴ等の強誘電体材料とは異なり、ＭＯＤ法、ゾルゲル法、ＭＯＣＶＤ法、スパッタリング法等のいずれかの形成方法においても、特開平８−２３０７３号公報や特開平９−３６３０９号公報に開示されているように、通常７００〜８００℃程度の高温における酸化性雰囲気中の熱処理で強誘電体の結晶化をさせている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述のような高温の酸化性雰囲気での熱処理は、比較的集積度の低い平面型構造の強誘電体キャパシタではそれほど問題にならないものの、強電体メモリを高集積化するために不可欠なスタック型構造においては、下部電極とのコンタクトに用いるポリシリコンプラグや、プラグと下部白金電極と間の拡散を防止するＴｉＮ又はＴａＳｉＮ等のバリアメタルの高温プロセスでの酸化が生じる。
【０００６】
このようなポリシリコンプラグやバリアメタルの酸化が起こると、プラグと下部電極間が導通しなくなったり、バリアメタルが膨張を起こして剥離してしまうという問題が生じる。
【０００７】
【課題を解決するための手段】
本発明の強誘電体キャパシタの形成方法は、下部電極上に、強誘電体を酸素含有雰囲気中で熱処理することにより強誘電体膜を形成する工程と、不活性ガス雰囲気中で熱処理することで上記強誘電体膜を結晶化する工程と、この結晶化工程の後に上記強誘電体膜上に上部電極を形成する工程とを有することを特徴とするものである。
また、本発明の強誘電体キャパシタの形成方法は、酸素含有雰囲気を用いたＭＯＣＶＤ法によって、下部電極上に強誘電体膜を形成する工程と、不活性ガス雰囲気中で熱処理することで上記強誘電体膜を結晶化する工程と、上記強誘電体膜上に上部電極を形成する工程とを有することを特徴とするものである。
【０００８】
好ましくは、上記結晶化工程後に、酸素雰囲気中で、上記下部電極の下地が酸化されない温度で上記強誘電体膜の酸素欠損補充のための熱処理をする工程を有する。
【０００９】
好ましくは、上記下部電極上に上記強誘電体膜を形成する工程が、塗布成膜法を用いて、強誘電体膜材料を所定の膜厚まで塗布した後、乾燥させる工程を繰り返し、所望の膜厚の強誘電体膜を形成する工程である。
【００１０】
また、本発明の強誘電体キャパシタの形成方法は、下部電極上に、強誘電体を酸素含有雰囲気中で熱処理することにより所定の膜厚の強誘電体膜を形成した後、不活性ガス雰囲気中で熱処理することで上記強誘電体膜を結晶化する工程を繰り返し、所望の膜厚の強誘電体膜を形成する工程と、形成された該強誘電体膜上に上部電極を形成する工程とを有することを特徴とするものである。
また、本発明の強誘電体キャパシタの形成方法は、酸素含有雰囲気を用いたＭＯＣＶＤ法によって、下部電極上に所定の膜厚の強誘電体膜を形成した後、不活性ガス雰囲気中で熱処理することで上記強誘電体膜を結晶化する工程を繰り返し、所望の膜厚の強誘電体膜を形成する工程と、該強誘電体膜上に上部電極を形成する工程とを有することを特徴とするものである。
【００１１】
好ましくは、上記所望の膜厚の強誘電体膜を形成した後、酸素雰囲気中で、上記下部電極の下地が酸化されない温度で上記強誘電体膜の酸素欠損補充のための熱処理をする工程を有する。
【００１２】
好ましくは、上記強誘電体膜を塗布成膜法を用いる。
【００１３】
好ましくは、上記酸素欠損補充のための熱処理を上記上部電極形成後に行う。
【００１４】
好ましくは、上記強誘電体膜がビスマス系層状構造化合物である。
【００１５】
好ましくは、上記ビスマス系層状構造化合物がＳｒＢｉ_２（Ｔａ_１−ｘＮｂ_ｘ）_２Ｏ_９（０≦ｘ≦１）である。
【００１６】
好ましくは、上記強誘電体膜の結晶化のための熱処理を６５０℃乃至８００℃の温度で行う。
【００１７】
本発明の不揮発性半導体記憶素子の製造方法は、半導体基板に選択トランジスタを形成し、該選択トランジスタ上に層間絶縁膜を形成した後、該層間絶縁膜に形成されたコンタクトホールにおいて上記半導体基板と電気的に接続するように導電性プラグ或いは該導電性プラグ及び導電性バリア層を形成し、該導電性プラグ或いは該導電性プラグ及び導電性バリア層と電気的に接続するように、上記下部電極を形成した後、強誘電体キャパシタを上記形成方法で形成することを特徴とするものである。
【００１８】
【発明の実施の形態】
以下、実施の形態に基づいて本発明について詳細に説明する。
【００１９】
本発明における強誘電体キャパシタを有する不揮発性半導体記憶素子に用いる基板は通常の半導体装置や集積回路等の基板として使用することができる基板であれば特に限定されるものではないが、シリコン基板が望ましい。
【００２０】
本発明において、強誘電体膜は、ビスマス系層状構造化合物、例えば、Ｂｉ_４Ｔｉ_３Ｏ_１２、ＳｒＢｉ_２Ｔａ_２Ｏ_９、ＳｒＢｉ_２Ｎｂ_２Ｏ_９、ＳｒＢｉ_２（Ｔａ_１−ｘＮｂ_ｘ）_２Ｏ_９、ＢａＢｉ_２Ｎｂ_２Ｏ_９、ＢａＢｉ_２Ｔａ_２Ｏ_９、ＰｂＢｉ_２Ｎｂ_２Ｏ_９、ＰｂＢｉ_２Ｔａ_２Ｏ_９、ＰｂＢｉ_４Ｔｉ_４Ｏ_１５、ＳｒＢｉ_４Ｔｉ_４Ｏ_１５、ＢａＢｉ_４Ｔｉ_４Ｏ_１５、Ｓｒ_２Ｂｉ_４Ｔｉ_５Ｏ_１８、Ｂａ_２Ｂｉ_４Ｔｉ_５Ｏ_１８、Ｐｂ_２Ｂｉ_４Ｔｉ_５Ｏ_１８、Ｎａ_０．５Ｂｉ_４．５Ｔｉ_４Ｏ_１５、Ｋ_０．５Ｂｉ_４．５Ｔｉ_４Ｏ_１５等が挙げられるが、中でもＳｒＢｉ_２Ｔａ_２Ｏ_９、ＳｒＢｉ_２（Ｔａ_１−ｘＮｂ_ｘ）_２Ｏ_９（０＜ｘ≦１）が好ましい。
【００２１】
これらの強誘電体膜は上記基板上にゾルゲル法、ＭＯＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）法等の塗布成膜法及びＭＯＣＶＤ法、スパッタリング法等によって形成される。
【００２２】
塗布成膜法においては、上記薄膜を構成する一部の元素の塩又は金属アルコキシド等を含む有機溶媒と、他の元素の塩又は金属アルコキシド等を含む有機溶媒とを混合することによって、原料溶液を調製し、この原料溶液をスピンコート等により、１回の塗布で２０〜１００ｎｍ程度の膜厚で塗布し、１００〜３００℃程度の乾燥工程を行う。
【００２３】
この塗布成膜法中で、ＭＯＤ法で用いる原料溶液の作成方法の一例を以下に説明する。
【００２４】
まず、溶液合成の出発原料として、タンタルエトキシド（Ｔａ（ＯＣ_２Ｈ_５）_５）、２−エチルヘキサン酸ビスマス（Ｂｉ（ＯＣＯＣ_７Ｈ_１５）_２）、及び２−エチルヘキサン酸ストロンチウム（Ｓｒ（ＯＣＯＣ_７Ｈ_１５）_２）を使用した。タンタルエトキシドを秤量し、２−エチルヘキサン酸中に溶解させ反応を促進さえるため、１００℃から最高温度１２０℃まで加熱しながら撹拌し、３０分間反応させた。
その後、１２０℃での反応によって生成したエタノールと水分とを除去した。この溶液に２０〜３０ｍｌのキシレンに溶解させた２−エチルヘキサン酸ストロンチウムをＳｒ／Ｔａ＝８／２０になるように適量加えて、１２５℃から最高温度１４０℃で３０分間加熱撹拌した。その後、この溶液に１０ｍｌのキシレンに溶解させた２−エチルヘキサン酸ビスマスをＳｒ／Ｂｉ／Ｔａ＝８／２４／２０になるように適量加え、１３０℃から最高温度１５０℃で１０時間加熱撹拌した。
【００２５】
次に、この溶液から低分子量のアルコールと水と溶媒として使用したキシレンとを除去するために、１３０〜１５０℃の温度で５時間蒸留した。その後溶液のＳｒＢｉ_２Ｔａ_２Ｏ_９の濃度が０．１ｍｏｌ／ｌになるように調整し、これを前駆体溶液とした。尚、これらの出発原料は上記のものに限定されるものではなく、原料中に酸素を含む有機金属であればよい。また、溶媒についても上記出発原料が十分に溶解するものであればよい。
【００２６】
従来の塗布成膜法では、その後の５００〜６００℃程度の仮焼成熱処理、６５０〜８００℃程度の強誘電体薄膜の結晶化を目的とした熱処理、上部電極形成、加工後における膜のリーク電流の抑制のための５００〜７００℃の熱処理等をすべて酸化性雰囲気中にて行っていた。
【００２７】
これに対し、本発明では、最も高温の熱処理を必要とする結晶化熱処理を窒素、アルゴン等の不活性雰囲気中で行うことを特徴としている。この不活性雰囲気中の結晶化熱処理は、結晶化熱処理温度とリーク電流密度との関係を示す図１７に示すように６５０〜８００℃程度で行うことが望ましい。尚、図１７のデータは、一括結晶化アニールを行ったものであり、Ｐｔ／ＴｉＯ_２／ＳｉＯ_２／Ｓｉの４層基板にＭＯＤ溶液を塗布し、結晶化を窒素雰囲気で６０分間、上部電極形成後酸素雰囲気で５５０℃、６０分間の熱処理を行った試料を用いたものである。
【００２８】
この際、塗布、乾燥等を繰り返して所望の厚さまで膜を堆積した後の一括の結晶化であっても良いし、塗布、乾燥工程毎の結晶化であってもよい。また、熱処理時間は特に限定せず、拡散炉による数分〜数時間の熱処理、又は、ＲＴＡによる数十秒〜数分の熱処理による十分な結晶化が可能な時間とする。
【００２９】
通常、酸化物の結晶化のための熱処理は酸素を十分供給する必要があるため、酸化性雰囲気中で行わなければならない。しかしながら、ゾルゲル法やＭＯＤ法等では金属アルコキシドや塩等の原料中に多くの酸素が含まれており、窒素、アルゴン等の不活性雰囲気中においても、結晶化が可能である。しかしながら、より強誘電特性を向上させるため及びリーク電流抑制のため、上部電極形成後、４００〜６５０℃程度の熱処理を行う。
【００３０】
また、ＭＯＣＶＤ法による強誘電体薄膜形成においては、酸素含有雰囲気中において、６５０℃以下の比較的低い基板温度で膜を堆積して、アモルファス又は弱い結晶状態とする。使用するソース原料、キャリアガス流量、酸素濃度、圧力等の成膜条件は、膜中に酸素が十分取り込まれ、ポストアニールで十分に結晶化させることができる条件とする。
【００３１】
その後、ポストアニールを窒素、アルゴン等の不活性雰囲気中で６５０〜８００℃程度で行い、強誘電体膜を結晶化させる。このような膜の堆積、ポストアニールの工程は、所望の膜厚まで堆積した後の一括のポストアニールでもよいし、膜の堆積、ポストアニールを数回繰り返して所望の膜厚を得る方法でも良い。上部電極形成後に、リーク電流抑制及び酸素欠損の補充を目的とした、４００〜６５０℃程度の熱処理を行う。
【００３２】
また、スパッタリング法による強誘電体薄膜形成においても、ＭＯＣＶＤ法と同様に、酸素含有雰囲気中において、６５０℃以下の比較的低い基板温度で膜を堆積して、アモルファス又は弱い結晶状態とする。使用するソース原料、キャリアガス流量、酸素濃度、圧力等の成膜条件は、膜中に酸素が十分取り込まれ、ポストアニールで十分に結晶化させることができる条件とする。
【００３３】
その後、ポストアニールを窒素、アルゴン等の不活性雰囲気中で６５０〜８００℃程度で行い、強誘電体膜を結晶化させる。このような膜の堆積、ポストアニールの工程は、所望の膜厚まで堆積した後の一括のポストアニールでもよいし、膜の堆積、ポストアニールを数回繰り返して所望の膜厚を得る方法でも良い。上部電極形成後は、リーク電流抑制及び酸素欠損の補充を目的とした、４００〜６５０℃程度の熱処理を行う。
【００３４】
上述のような方法を用いれば、通常最も高温を必要とする強誘電体薄膜の結晶化熱処理工程を窒素、アルゴン等の不活性雰囲気中で行うことにより、高温プロセスでの酸化が問題となるスタック型強誘電体記憶素子に対するダメージを十分抑制することが可能である。
【００３５】
（第１の実施例）
以下、図１及び図２を用いて、本発明の第１の実施例の強誘電体記憶素子の製造工程を説明する。
【００３６】
まず、シリコン基板１上に、水蒸気を含有させた酸素雰囲気中で１０５０℃、２０分の熱処理をすることにより、膜厚が２００ｎｍの熱酸化膜（ＳｉＯ_２膜）２を形成する。その後、シリコン基板１上にＴｉをＤＣパワーを２ｋＷ、基板温度を４００℃の条件でスパッタリングして膜厚が２０ｎｍのＴｉ膜を形成し、さらにこのＴｉ膜を熱酸化して膜厚４０ｎｍのＴｉＯ_２密着層３を形成した。その後、ＰｔをＤＣパワーを２ｋＷ、基板温度を５００℃の条件でスパッタリングし、膜厚が２００ｎｍの下部Ｐｔ電極４を形成し、Ｐｔ／ＴｉＯ_２／ＳｉＯ_２／Ｓｉ基板を準備した（図２（ａ））。
【００３７】
次に、このＰｔ／ＴｉＯ_２／ＳｉＯ_２／Ｓｉ基板上に、上述の原料溶液の作成方法によって作成された、強誘電体ＳｒＢｉ_２Ｔａ_２Ｏ_９のＭＯＤ溶液（組成比Ｓｒ／Ｂｉ／Ｔａ＝８／２４／２０）を１層が５０ｎｍ程度となるように塗布した後、２５０℃、５分の乾燥を行う工程後、常圧酸素雰囲気中において、基板温度を５００℃、時間３０分の仮焼成を行った。更に、常圧窒素雰囲気中での７００℃、６０分の熱処理により、ＳｒＢｉ_２Ｔａ_２Ｏ_９膜７を結晶化させた（図２（ｂ））。
【００３８】
これら塗布から窒素雰囲気中熱処理までの一連の工程を、塗布毎に繰り返し、４回の塗布で膜厚２００ｎｍ程度とした（図２（ｃ））。
【００３９】
また、このＳｒＢｉ_２Ｔａ_２Ｏ_９膜５上にＰｔをＤＣパワー２ｋＷ、基板温度５００℃の条件でスパッタリングにより形成し、さらに公知のドライエッチング法で加工して、上部Ｐｔ電極６とした（図２（ｄ））。ドライエッチングにはＥＣＲエッチャーを用い、使用ガスはＣ_２Ｆ_６、ＣＨＦ_３、Ｃｌ_２の混合ガスとした。
【００４０】
その後、リーク電流抑制のため、常圧窒素雰囲気中における基板温度５５０℃、時間６０分の熱処理を行う。
【００４１】
上記の方法で作製した強誘電体キャパシタ素子の上部電極面積は、１×１０^−４ｃｍ^２とした。
【００４２】
図３及び図４にそれぞれ、この強誘電体キャパシタ素子のヒステリシス特性（±３Ｖ印加時）、リーク電流特性を示す。強誘電特性はＰｒ＝４．９μＣ／ｃｍ^２、Ｖｃ＝０．４８Ｖ（または、Ｅｃ＝２４ｋＶ／ｃｍ）、また、＋３Ｖ印加時のリーク電流密度は３×１０^−８Ａ／ｃｍ^２、絶縁耐圧は２０Ｖ以上であった。これより、第１の実施例における素子は、上部Ｐｔ電極形成後の熱処理雰囲気のみが違う第３の実施の形態と比較して、Ｐｒが小さくなっているものの、リーク電流密度、絶縁耐圧が良好であることがわかる。
【００４３】
また、第１の実施例では、強誘電体薄膜の結晶化のための熱処理における不活性雰囲気は窒素雰囲気としたが、これをアルゴン雰囲気としても同様な結果が得られた。
【００４４】
また、上記強誘電体薄膜はＳｒＢｉ_２Ｔａ_２Ｏ_９を用いているが、Ｔａの一部をＮｂに置換したＳｒＢｉ_２（Ｔａ_１−ｘＮｂ_ｘ）_２Ｏ_９（ｘ＝０．４）を用いた場合、Ｐｒ＝６μＣ／ｃｍ^２、Ｖｃ＝０．７２Ｖ（またはＥｃ＝３５ｋＶ／ｃｍ）、また＋３Ｖ印加時のリーク電流密度は８×１０^−８Ａ／ｃｍ^２、絶縁耐圧は２０Ｖ以上であった。このように、ＳｒＢｉ_２（Ｔａ_１−ｘＮｂ_ｘ）_２Ｏ_９（ｘ＝０．４）についても、本実施例で用いた作製方法により良好な強誘電特性が得られることがわかる。この他、Ｎｂの添加濃度をさらに増やしても０＜ｘ≦１の範囲で良好な強誘電特性が得られた。
【００４５】
（第２の実施例）
以下、図５及び図６を用いて、本発明の第２の実施例の強誘電体記憶素子の製造工程を説明する。
【００４６】
まず、シリコン基板１上に、水蒸気を含有させた酸素雰囲気中で１０５０℃、２０分の熱処理をすることにより、膜厚が２００ｎｍの熱酸化膜（ＳｉＯ_２膜）２を形成する。その後、シリコン基板１上にＴｉをＤＣパワーを２ｋＷ、基板温度を４００℃の条件でスパッタリングして膜厚が２０ｎｍのＴｉ膜を形成し、さらにこのＴｉ膜を熱酸化して膜厚４０ｎｍのＴｉＯ_２密着層３を形成した。その後、ＰｔをＤＣパワーを２ｋＷ、基板温度を５００℃の条件でスパッタリングし、膜厚が２００ｎｍの下部Ｐｔ電極４を形成し、Ｐｔ／ＴｉＯ_２／ＳｉＯ_２／Ｓｉ基板を準備した（図６（ａ））。
【００４７】
次に、このＰｔ／ＴｉＯ_２／ＳｉＯ_２／Ｓｉ基板上に、第１の実施例と同様の方法で作成された強誘電体ＳｒＢｉ_２Ｔａ_２Ｏ_９のＭＯＤ溶液（組成比Ｓｒ／Ｂｉ／Ｔａ＝８／２４／２０）を１層が５０ｎｍ程度となるように塗布し、２５０℃、５分の乾燥工程を４回繰り返して所望の膜厚２００ｎｍ程度とし、常圧酸素雰囲気中において、基板温度を５００℃、時間３０分の熱処理によって膜中の残留有機物を分解するための仮焼成を行った（図６（ｂ））。
【００４８】
その後、常圧窒素雰囲気中において、基板温度７００℃、時間６０分の熱処理により、ＳｒＢｉ_２Ｔａ_２Ｏ_９膜５を結晶化させた。また、このＳｒＢｉ_２Ｔａ_２Ｏ_９膜５上にＰｔをＤＣパワー２ｋＷ、基板温度５００℃の条件でスパッタリングにより形成し、さらに公知のドライエッチング法で加工して、上部Ｐｔ電極６とした。ドライエッチングにはＥＣＲエッチャーを用い、使用ガスはＣ_２Ｆ_６、ＣＨＦ_３、Ｃｌ_２の混合ガスとした。その後、リーク電流の抑制及び酸素欠損の補充による強誘電特性の安定化を目的とした、常圧酸素雰囲気中における基板温度５５０℃、時間３０分の熱処理を行った（図６（ｃ））。尚、図６（ｃ）において、符号５ａは酸素雰囲気中でのアニール処理が行われたＳｒＢｉ_２Ｔａ_２Ｏ_９膜を示す。
【００４９】
上記の方法で作製した強誘電体キャパシタ素子の上部電極面積は、１×１０^−４ｃｍ^２とした。この工程で作製した強誘電体薄膜のＸＲＤパターンを図７に示す。図７により、ＳｒＢｉ_２Ｔａ_２Ｏ_９の（１０５）面、（１１０）面、（２００）面等の反射に対する強いピークが見られ、ＳｒＢｉ_２Ｔａ_２Ｏ_９が十分結晶化していることがわかる。
【００５０】
図８及び図９にそれぞれ、この強誘電体キャパシタ素子のヒステリシス特性（±３Ｖ印加時）、リーク電流特性を示す。強誘電特性はＰｒ＝１０．２μＣ／ｃｍ^２、Ｖｃ＝０．６８Ｖ（または、Ｅｃ＝３４．２ｋＶ／ｃｍ）、また、＋３Ｖ印加時のリーク電流密度は５×１０^−８Ａ／ｃｍ^２、絶縁耐圧は約１６Ｖであった。これより、第２の実施例における素子は、ヒステリシス特性、リーク電流密度、絶縁耐圧が良好であることがわかる。
【００５１】
また、第２の実施例では、強誘電体薄膜の結晶化のための熱処理における不活性雰囲気は窒素雰囲気としたが、これをアルゴン雰囲気としても同様な結果が得られた。
【００５２】
また、上記強誘電体薄膜はＳｒＢｉ_２Ｔａ_２Ｏ_９を用いているが、Ｔａの一部をＮｂに置換したＳｒＢｉ_２（Ｔａ_１−ｘＮｂ_ｘ）_２Ｏ_９（ｘ＝０．４）を用いた場合、Ｐｒ＝１３．５μＣ／ｃｍ^２、Ｖｃ＝０．８３Ｖ（またはＥｃ＝４１．７ｋＶ／ｃｍ）、また＋３Ｖ印加時のリーク電流密度は８×１０^−８Ａ／ｃｍ^２、絶縁耐圧は約１５Ｖであった。このように、ＳｒＢｉ_２（Ｔａ_１−ｘＮｂ_ｘ）_２Ｏ_９（ｘ＝０．４）についても、本実施例で用いた作製方法により良好な強誘電特性が得られることがわかる。この他、Ｎｂの添加濃度をさらに増やしても０＜ｘ≦１の範囲で良好な強誘電特性が得られた。
【００５３】
（第３の実施例）
以下、図１０及び図１１を用いて本発明の第３の実施例の強誘電体記憶素子の製造工程を説明する。
【００５４】
まず、第１の実施例と同様の方法で、Ｐｔ／ＴｉＯ_２／ＳｉＯ_２／Ｓｉ基板を準備した（図１１（ａ））。
【００５５】
次に、このＰｔ／ＴｉＯ_２／ＳｉＯ_２／Ｓｉ基板上に、第１の実施例と同様の方法で作成された強誘電体ＳｒＢｉ_２Ｔａ_２Ｏ_９のＭＯＤ溶液（組成比Ｓｒ／Ｂｉ／Ｔａ＝８／２４／２０）を１層が５０ｎｍ程度となるように塗布し、２５０℃、５分の乾燥工程の後、常圧酸素雰囲気中において、基板温度を５００℃、時間３０分の熱処理によって膜中の残留有機物を分解するための仮焼成を行った。その後、常圧窒素雰囲気中において、基板温度７００℃、時間６０分の熱処理により、ＳｒＢｉ_２Ｔａ_２Ｏ_９膜７を結晶化させた（図１１（ｂ））。これら塗布から窒素雰囲気中熱処理までの一連の工程を塗布毎に繰り返し、４回の塗布で２００ｎｍの膜厚とした（図１１（ｃ））。
【００５６】
また、このＳｒＢｉ_２Ｔａ_２Ｏ_９膜７上にＰｔをＤＣパワー２ｋＷ、基板温度５００℃の条件でスパッタリングにより形成し、さらに公知のドライエッチング法で加工して、上部Ｐｔ電極６とした。ドライエッチングにはＥＣＲエッチャーを用い、使用ガスはＣ_２Ｆ_６、ＣＨＦ_３、Ｃｌ_２の混合ガスとした。その後、リーク電流の抑制及び酸素欠損の補充による強誘電特性の安定化を目的とした、常圧酸素雰囲気中における基板温度５５０℃、時間３０分の熱処理を行った（図１１（ｄ））。尚、図１１（ｄ）において、符号７ａは酸素雰囲気中でのアニール処理が行われたＳｒＢｉ_２Ｔａ_２Ｏ_９膜を示す。
【００５７】
上記の方法で作製した強誘電体キャパシタ素子の上部電極面積は、１×１０^−４ｃｍ^２とした。この工程で作製した強誘電体薄膜のＸＲＤパターンを図１２に示す。図１２により、ＳｒＢｉ_２Ｔａ_２Ｏ_９の（１０５）面、（１１０）面、（２００）面等の反射に対する強いピークが見られ、第２の実施例と同様、ＳｒＢｉ_２Ｔａ_２Ｏ_９が十分結晶化していることがわかる。
【００５８】
図１３及び図１４にそれぞれ、この強誘電体キャパシタ素子のヒステリシス特性（±３Ｖ印加時）、リーク電流特性を示す。強誘電特性はＰｒ＝８．６μＣ／ｃｍ^２、Ｖｃ＝０．６９Ｖ（または、Ｅｃ＝３４．６ｋＶ／ｃｍ）、また、＋３Ｖ印加時のリーク電流密度は５×１０^−８Ａ／ｃｍ^２、絶縁耐圧は２０Ｖ以上であった。これより、第３の実施例における素子は、ヒステリシス特性、リーク電流密度、絶縁耐圧が良好であることがわかる。特に、第２の実施例では１６Ｖ程度であった耐圧が、第３の実施例では２０Ｖ以上を示しており、絶縁耐圧に優れた膜が得られることがわかる。また、第３の実施例では、強誘電体薄膜の結晶化のための熱処理における不活性雰囲気は窒素雰囲気としたが、これをアルゴン雰囲気としても同様な結果が得られた。
【００５９】
また、上記強誘電体薄膜はＳｒＢｉ_２Ｔａ_２Ｏ_９を用いているが、Ｔａの一部をＮｂに置換したＳｒＢｉ_２（Ｔａ_１−ｘＮｂ_ｘ）_２Ｏ_９（ｘ＝０．４）を用いた場合、Ｐｒ＝１０．２μＣ／ｃｍ^２、Ｖｃ＝０．８５Ｖ（またはＥｃ＝４２．８ｋＶ／ｃｍ）、また＋３Ｖ印加時のリーク電流密度は８×１０^−８Ａ／ｃｍ^２、絶縁耐圧は２０Ｖ以上であった。このように、ＳｒＢｉ_２（Ｔａ_１−ｘＮｂ_ｘ）_２Ｏ_９（ｘ＝０．４）についても、本実施例で用いた作製方法により良好な強誘電特性が得られることがわかる。この他、Ｎｂの添加濃度をさらに増やしても０＜ｘ≦１の範囲で良好な強誘電特性が得られた。
【００６０】
（第４の実施例）
以下、図１５及び図１６を用いて、本発明の第４の実施例の強誘電体記憶素子の製造工程を説明する。
【００６１】
まず、図１５（ａ）に示すように、スイッチング用トランジスタを公知のＭＯＳＦＥＴ形成工程により形成し、層間絶縁膜で覆った後、ビット線が基板の不純物拡散領域１１と接触する部分のみ公知のフォトリソグラフィ法とドライエッチング法を用いてコンタクトホール２７を形成し、不純物を拡散したポリシリコンを埋め込んだ後、公知のＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、図１５（ｂ）に示したように層間絶縁膜１４とポリシリコンプラグ１５表面を平坦化した。
次に、図１５（ｃ）に示すようにＴａＳｉＮバリアメタル層１６を公知のスパッタ法により膜厚２０００Å堆積した後、Ｉｒ膜１７、ＩｒＯ_２膜１８、Ｐｔ膜１９を公知のスパッタ法によりそれぞれ５００Å、１０００Å、５００Å堆積して、Ｐｔ／ＩｒＯ_２／Ｉｒ／ＴａＳｉＮという多層下部電極とした。ここで、Ｉｒ、ＩｒＯ_２は高温酸素雰囲気中での熱処理によるバリアメタルの酸化を防止するために設けられている。この下部電極上に強誘電体膜として、ＳｒＢｉ_２Ｔａ_２Ｏ_９膜２０を形成する。形成方法は、第３の実施例と同様に、各ＭＯＤ溶液塗布毎に強誘電体膜を結晶化させる方法とした。すなわち、第１の実施例と同様の方法で作成されたＭＯＤ溶液（組成比Ｓｒ／Ｂｉ／Ｔａ＝８／２４／２０）を１層が５０ｎｍ程度となるように塗布し、２５０℃、５分の乾燥工程の後、常圧酸素雰囲気中において、基板温度を５００℃、時間３０分の熱処理によって膜中の残留有機物を分解するための仮焼成を行った。その後、常圧窒素雰囲気中において、基板温度７００℃、時間６０分の熱処理により、ＳｒＢｉ_２Ｔａ_２Ｏ_９膜７を結晶化させた。これら塗布から窒素雰囲気中熱処理までの一連の工程を塗布毎に繰り返し、４回の塗布で２００ｎｍの膜厚とした。
【００６２】
次に、膜厚１０００Åの上部Ｐｔ電極２１を形成した後、公知のフォトリソグラフィ法とドライエッチング法を用いて１．７μｍ角の大きさに加工した。その後、リーク電流の抑制及び酸素欠損の補充による強誘電特性の安定化を目的とした、常圧酸素雰囲気中における基板温度５５０℃、時間３０分の熱処理を行った。
【００６３】
次に、ＳｒＢｉ_２Ｔａ_２Ｏ_９膜２０、Ｐｔ膜１９、ＩｒＯ_２膜１８、Ｉｒ膜１７及びＴａＳｉＮバリアメタル層１６を公知のフォトリソグラフィ法とドライエッチング法を用いて２．０μｍ角の大きさに加工して、図１５（ｃ）に示すような形状とした。ドライエッチングにはＥＣＲエッチャーを用い、使用ガスはＳｒＢｉ_２Ｔａ_２Ｏ_９膜２０に対してはＡｒとＣｌ_２とＣＦ_４との混合ガス、Ｐｔ膜１９、ＩｒＯ_２膜１８及びＩｒ膜１７に対してはＣ_２Ｆ_６とＣＨＦ_３とＣｌ_２との混合ガス、ＴａＳｉＮバリアメタル層１６に対してはＣｌ_２とした。
【００６４】
次に、図１５（ｄ）に示すように、膜厚３００ÅのＴｉＯ_２バリア絶縁膜２２を公知のスパッタ法を用いて堆積し、続いて、層間絶縁膜として膜厚１５００Åのシリコン酸化膜２３を公知のＣＶＤ法にて堆積し、その後、ＳｒＢｉ_２Ｔａ_２Ｏ_９膜上部に公知のフォトリソグラフィ法とドライエッチング法を用いて、１．２μｍ角のコンタクトホール２８を形成した。
【００６５】
次に、図１６（ａ）に示すように、膜厚４０００ÅのＡｌ電極２４を形成し、公知のフォトリソグラフィ法とドライエッチング法とを用いて加工してプレート線とした後、常圧窒素雰囲気中で、４００℃で３０分間の熱処理を行い電極界面を安定化させた。その後、図１６（ｂ）に示すように、公知の平坦化技術により、ＣＶＤ法を用いて層間絶縁膜２５を堆積し、平坦化を行い、公知のフォトリソグラフィ法とドライエッチング法とを用いてスイッチング用トランジスタのもう一方の不純物拡散層へのコンタクトホール２９を形成し、図１６（ｃ）に示すように、公知のＡｌ配線技術を用いてビット線２６を形成して、強誘電体記憶素子を完成した。
【００６６】
このようにして作製した不揮発性半導体記憶素子の強誘電特性（図１７及び図１８に示す）を測定したところ、印加電圧±３Ｖで、Ｐｒ＝７．５μＣ／ｃｍ^２、Ｅｃ＝３５．８ｋＶ／ｃｍという値が得られており、強誘電体キャパシタとして十分な動作が確認された。次に、強誘電体記憶素子のリーク電流密度を測定した。印加電流＋３Ｖでのリーク電流密度は、５×１０^−８Ａ／ｃｍ^２であり、また、印加電圧１０Ｖでも絶縁破壊が起こっていないため、強誘電体キャパシタとして十分な特性が確認された。
【００６７】
上記作製した強誘電体キャパシタの多層下部電極は、Ｐｔ／ＩｒＯ_２／Ｉｒ／ＴａＳｉＮとしたが、これに限らず、Ｉｒ／ＩｒＯ_２／Ｉｒ／ＴａＳｉＮ、ＩｒＯ_２／Ｉｒ／ＴａＳｉＮ、またはＰｔ／ＲｕＯ_２／Ｒｕ／ＴａＳｉＮ、Ｒｕ／ＲｕＯ_２／Ｒｕ／ＴａＳｉＮ、ＲｕＯ_２／Ｒｕ／ＴａＳｉＮ、Ｐｔ／ＩｒＯ_２／Ｉｒ／ｔｉＮ、Ｉｒ／ＩｒＯ_２／Ｉｒ／ＴｉＮ、ＩｒＯ_２／Ｉｒ／ＴｉＮ、Ｐｔ／ＲｕＯ_２／Ｒｕ／ＴｉＮ、Ｒｕ／ＲｕＯ_２／Ｒｕ／ＴｉＮ、ＲｕＯ_２／Ｒｕ／ＴｉＮ、さらに、Ｉｒ／ＴａＳｉＮ、Ｉｒ／ＴｉＮ、Ｒｕ／ＴａＳｉＮ、Ｒｕ／ＴｉＮ等、耐熱性に優れた多層電極であれば何でもよい。
【００６８】
また、本実施の形態では、強誘電体膜の結晶化のための熱処理における不活性雰囲気は窒素雰囲気としたが、これをアルゴン雰囲気としても同様な結果が得られた。また、上記強誘電体はＳｒＢｉＴａＯを用いているが、Ｔａの一部をＮｂに置換したＳｒＢｉ_２（Ｔａ_１−ｘＮｂ_ｘ）_２Ｏ_９（０＜ｘ≦１）でも同様の効果が得られた。
【００６９】
上記第４の実施の形態の比較例として、上記強誘電体記憶素子製造工程において、ＳｒＢｉ_２Ｔａ_２Ｏ_９膜形成時の結晶化熱処理工程を常圧窒素雰囲気中熱処理から、常圧酸素雰囲気中熱処理に変更した。まず、ＳｒＢｉ_２Ｔａ_２Ｏ_９の結晶化熱処理工程を酸素雰囲気中での６５０℃、６０分とした場合は、ウエハ面内各部にＴａＳｉＮの酸化による膜膨張が原因と見られる剥離が生じた。
【００７０】
また、ＳｒＢｉ_２Ｔａ_２Ｏ_９の結晶化熱処理工程を窒素雰囲気中での６５０℃、６０分とした場合は、剥離は生じなかったものの、ＳｒＢｉ_２Ｔａ_２Ｏ_９の結晶化が不十分で、作製した強誘電体記憶素子の強誘電体特性を測定しても、ヒステリシス特性は得られなかった。ＳｒＢｉ_２Ｔａ_２Ｏ_９の結晶化工程を酸素雰囲気中で行う場合、ヒステリシス特性が得られるようになる熱処理温度のあたりで剥離が生じるようになり、良好な強誘電体特性をもつ強誘電体記憶素子を作製することはできなかった。
【００７１】
【発明の効果】
以上、詳細に説明したように、本発明を用いることにより、下部電極の下地を酸化させることなく強誘電体膜を結晶化させることができるので、強誘電体特性の優れた強誘電体キャパシタ及び強誘電体キャパシタを備えたスタック型構造を有する不揮発性半導体記憶素子を歩留まり良く製造することができる。
【００７２】
また、本発明では、強誘電体膜の酸素欠損を補充することができるので、更に強誘電特性を向上させることができる。
【００７３】
また、本発明では、所望の厚さが厚い場合にも強誘電体膜を制御良く形成することができる。
【００７４】
また、本発明を用いることにより、モホロジーが良くなり、より絶縁耐圧を向上させることができる。
【００７５】
また、本発明では、強誘電体膜の酸素欠損補充のためのアニールを強誘電体膜と上部電極との界面におけるリーク電流抑制のためのアニールで兼用することができるので、工程数を増やすことなく、強誘電特性を向上させることができる。
【００７６】
また、請求項１０に記載の本発明を用いることにより、疲労特性がよく、低電圧駆動可能な強誘電体キャパシタを得ることができる。
【００７７】
また、請求項１１に記載の本発明を用いることにより、さらに疲労特性がよく、低電圧駆動可能な強誘電体キャパシタを得ることができる。
【００７８】
また、ＴａＳｉＮをバリアメタル層に用いた場合、特にバリアメタル層を酸化させることなく、強誘電体特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明における第１の実施例による強誘電体キャパシタの製造プロセスフローを示すである。
【図２】本発明における第１の実施例による強誘電体キャパシタの製造工程断面図である。
【図３】本発明における第１の実施例の強誘電体キャパシタのヒステリシス特性を示す図である。
【図４】本発明における第１の実施例の強誘電体キャパシタのリーク電流特性を示す図である。
【図５】本発明における第２の実施例による強誘電体キャパシタの製造プロセスフローを示すである。
【図６】本発明における第２の実施例による強誘電体キャパシタの製造工程断面図である。
【図７】本発明における第２の実施例の強誘電体膜のＸＲＤパターンを示す図である。
【図８】本発明における第２の実施例の強誘電体キャパシタのヒステリシス特性を示す図である。
【図９】本発明における第２の実施例の強誘電体キャパシタのリーク電流特性を示す図である。
【図１０】本発明における第３の実施例による強誘電体キャパシタの製造プロセスフローを示すである。
【図１１】本発明における第３の実施例による強誘電体キャパシタの製造工程断面図である。
【図１２】本発明における第３の実施例の強誘電体膜のＸＲＤパターンを示す図である。
【図１３】本発明における第３の実施例の強誘電体キャパシタのヒステリシス特性を示す図である。
【図１４】本発明における第３の実施例の強誘電体キャパシタのリーク電流特性を示す図である。
【図１５】本発明における第４の実施例の不揮発性半導体記憶素子の前半の製造工程を示す図である。
【図１６】本発明における第４の実施例の不揮発性半導体記憶素子の後半の製造工程を示す図である。
【図１７】本発明における第４の実施例の強誘電体キャパシタのヒステリシス特性を示す図である。
【図１８】本発明における第４の実施例の強誘電体キャパシタのリーク電流特性を示す図である。
【図１９】結晶化熱処理温度とリーク電流密度との関係を示す図である。
【符号の説明】
１ シリコン基板
２ 熱酸化膜
３ ＴｉＯ_２密着層
４ 下部Ｐｔ電極
５ 複数回塗布乾燥を繰り返した後、結晶化させた状態のＳｒＢｉ_２Ｔａ_２Ｏ_９膜
６、８、２１ 上部Ｐｔ電極
７ 一回塗布乾燥行った後、結晶化させた状態のＳｒＢｉ_２Ｔａ_２Ｏ_９膜
９ スイッチング用トランジスタのチャネル部
１０ 素子分離領域
１１、１２ スイッチング用トランジスタの不純物拡散領域
１３ スイッチング用トランジスタのゲート部
１４、２３、２５ 層間絶縁膜
１５ ポリシリコンプラグ
１６ ＴａＳｉＮバリアメタル層
１７ Ｉｒ層
１８ ＩｒＯ_２層
１９ Ｐｔ層
２０ ＳｒＢｉ_２Ｔａ_２Ｏ_９膜
２２ ＴｉＯ_２バリア絶縁層
２４ プレート線（Ａｌ配線）
２６ ビット線（Ａｌ配線）
２７ ポリシリコンプラグ用コンタクトホール
２８ プレート線用コンタクトホール
２９ ビット線用コンタクトホール

Claims (13)

1. 下部電極上に、強誘電体を酸素含有雰囲気中で熱処理することにより強誘電体膜を形成する工程と、不活性ガス雰囲気中で熱処理することで上記強誘電体膜を結晶化する工程と、この結晶化工程の後に上記強誘電体膜上に上部電極を形成する工程とを有することを特徴とする、強誘電体キャパシタの形成方法。
2. 酸素含有雰囲気を用いたＭＯＣＶＤ法によって、下部電極上に強誘電体膜を形成する工程と、不活性ガス雰囲気中で熱処理することで上記強誘電体膜を結晶化する工程と、上記強誘電体膜上に上部電極を形成する工程とを有することを特徴とする、強誘電体キャパシタの形成方法。
3. 上記結晶化工程後に、酸素雰囲気中で、上記下部電極の下地が酸化されない温度で上記強誘電体膜の酸素欠損補充のための熱処理をする工程を有することを特徴とする、請求項１又は請求項２に記載の強誘電体キャパシタの製造方法。
4. 上記下部電極上に上記強誘電体膜を形成する工程が、塗布成膜法を用いて、強誘電体膜材料を所定の膜厚まで塗布した後、乾燥させる工程を繰り返し、所望の膜厚の強誘電体膜を形成する工程であることを特徴とする、請求項１に記載の強誘電体キャパシタの形成方法。
5. 下部電極上に、強誘電体を酸素含有雰囲気中で熱処理することにより所定の膜厚の強誘電体膜を形成した後、不活性ガス雰囲気中で熱処理することで上記強誘電体膜を結晶化する工程を繰り返し、所望の膜厚の強誘電体膜を形成する工程と、形成された該強誘電体膜上に上部電極を形成する工程とを有することを特徴とする、強誘電体キャパシタの形成方法。
6. 酸素含有雰囲気を用いたＭＯＣＶＤ法によって、下部電極上に所定の膜厚の強誘電体膜を形成した後、不活性ガス雰囲気中で熱処理することで上記強誘電体膜を結晶化する工程を繰り返し、所望の膜厚の強誘電体膜を形成する工程と、該強誘電体膜上に上部電極を形成する工程とを有することを特徴とする、強誘電体キャパシタの形成方法。
7. 上記所望の膜厚の強誘電体膜を形成した後、酸素雰囲気中で、上記下部電極の下地が酸化されない温度で上記強誘電体膜の酸素欠損補充のための熱処理をする工程を有することを特徴とする、請求項５又は請求項６に記載の強誘電体キャパシタの形成方法。
8. 上記強誘電体膜を塗布成膜法を用いることを特徴とする、請求項５に記載の強誘電体キャパシタの形成方法。
9. 上記酸素欠損補充のための熱処理を上記上部電極形成後に行うことを特徴とする、請求項３、請求項４、請求項７又は請求項８に記載の強誘電体キャパシタの形成方法。
10. 上記強誘電体膜がビスマス系層状構造化合物であることを特徴とする請求項１乃至請求項９のいずれかに記載の強誘電体キャパシタの形成方法。
11. 上記ビスマス系層状構造化合物がＳｒＢｉ_２（Ｔａ_１−ｘＮｂ_ｘ）_２Ｏ_９（０≦ｘ≦１）であることを特徴とする請求項１０に記載の強誘電体キャパシタの形成方法。
12. 上記強誘電体膜の結晶化のための熱処理を６５０℃乃至８００℃の温度で行うことを特徴とする、請求項１乃至請求項１１のいずれかに記載の強誘電体キャパシタの形成方法。
13. 半導体基板に選択トランジスタを形成し、該選択トランジスタ上に層間絶縁膜を形成した後、該層間絶縁膜に形成されたコンタクトホールにおいて上記半導体基板と電気的に接続するように導電性プラグ或いは該導電性プラグ及び導電性バリア層を形成し、該導電性プラグ或いは該導電性プラグ及び導電性バリア層と電気的に接続するように、上記下部電極を形成した後、上記請求項１乃至請求項１２に記載の工程で強誘電体キャパシタを形成することを特徴とする、不揮発性半導体記憶素子の製造方法。

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