JP2008071825A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】強誘電体膜の配向を好ましい方向に制御することができる半導体装置及びその製造方法を提供する。
【解決手段】下部電極膜を構成するＰｔ膜２３上に、Ｌａ、Ｃａ、Ｓｒ、Ｓｉ及び／又はＮｂ等が添加されたアモルファス状の不純物添加ＰＺＴ膜２４を形成する。次いで、不純物添加ＰＺＴ膜２４に対する結晶化アニールを行う。次に、不純物添加ＰＺＴ膜２４上にＰＺＴ膜２５をＭＯＣＶＤ法により形成する。その後、ＰＺＴ膜２５上に、ＩｒＯ_X膜２６、ＩｒＯ_Y膜２７及びＩｒ膜２８を形成する。
【選択図】図１Ｎ

Description

本発明は、強誘電体メモリに好適な半導体装置及びその製造方法に関する。

近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。

そこで、半導体記憶装置に関しては、例えばＤＲＡＭの高集積化を実現するため、ＤＲＡＭを構成する容量素子の容量絶縁膜として、従来の珪素酸化物又は珪素窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術が広く研究開発され始めている。

また、より低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、容量絶縁膜として、自発分極特性を有する強誘電体膜を用いる技術も盛んに研究開発されている。このような半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ）とよばれる。

強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体メモリには強誘電体キャパシタが備えられており、強誘電体キャパシタは、強誘電体膜が１対の電極間に容量誘電体膜として挟み込まれて構成されている。強誘電体膜は電極間の印加電圧に応じて分極を生じ、印加電圧が取り去されても自発分極を有する。また、印加電圧の極性を反転すれば、自発分極の極性も反転する。従って、この自発分極を検出すれば、情報を読み出すことができる。強誘電体メモリは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みが可能である。そして、強誘電体メモリを備えたロジック混載チップ（ＳｏＣ：System on Chip）のＩＣカード等への使用が検討されている。

なお、強誘電体膜としては、ＰＺＴ系材料の膜及びＢｉ層状構造化合物の膜等が用いられる。ＰＺＴ系の材料としては、チタン酸ジルコン酸鉛（ＰＺＴ）そのもの、並びにＰＺＴ膜にＬａ、Ｃａ、Ｓｒ及び／又はＳｉがドープされたもの等が挙げられる。Ｂｉ層状構造化合物としては、ＳｒＢｉ₂Ｔａ₂Ｏ₉（ＳＢＴ、Ｙ１）、及びＳｒＢｉ₂（Ｔａ、Ｎｂ）₂Ｏ₉（ＳＢＴＮ、ＹＺ）等が挙げられる。強誘電体膜は、下部電極膜上に、ゾルゲル法又はスパッタ法等によってアモルファス状態又は微結晶の状態で形成された後、熱処理によって結晶化されている。また、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により下部電極上に、結晶化した状態で形成されることもある。

また、強誘電体キャパシタの書き込み動作及び読み出し動作を低電圧で且つ高速なものとするための研究が行われている。例えば、耐疲労特性及びリテンションを向上させるために、ＰＺＴに微量のＬａ又はＮｂを添加することについての研究が行われている（非特許文献１、非特許文献２、非特許文献３）。これらの文献には、Ｌａ又はＮｂの添加により、抗電圧が低下して低電圧動作が可能となること、並びに、耐疲労特性及びインプリント特性が向上することが記載されている。また、特許文献１及び特許文献２には、強誘電体膜ＰＺＴにＣａ、Ｓｒ又はＬａを添加することが記載されている。

一般的に、強誘電体材料にＬａ又はＮｂを添加することにより、強誘電体キャパシタのリーク電流を低減でき、耐疲労特性を向上することができる。また、Ｃａを添加することにより、印加電圧が低くても十分な分極量が得られるようになる。また、Ｓｒを添加することにより、リテンション特性を向上することができる。しかしながら、これらの元素を添加し過ぎると、スイッチング電荷量が低下してしまう。

電気的特性がよく、製品歩留まりの高い強誘電体メモリを作製するためには、強誘電体膜を構成する結晶の配向性を高めることが重要である。特許文献３には、結晶の配向性が高い強誘電体膜を得るために、Ｉｒからなる下部電極の上にスパッタ法によりＰＺＴ膜を形成した後、更に、ＭＯＣＶＤ法によりＰＺＴ膜を更に形成することが記載されている。ＭＯＣＶＤ法によりＰＺＴ膜を形成した場合、高いスイッチング電荷量を得ることができる。

しかしながら、この技術によれば所期の目的は達成されるものの、ＭＯＣＶＤ法により形成したＰＺＴ膜の表面は（１００）面及び（１０１）面に非常に強く配向しており、（１１１）面への配向が弱い。このことは、特許文献３の図１１からも把握できる。このため、電気的特性が十分とはいえない。

他に、特許文献４〜１０にも、強誘電体膜の形成方法に関する技術が記載されているが、これまでのところ、十分な配向が得られる技術は確立されていない。

米国特許第６２８７６３７号明細書 米国特許第６６１７６２６号明細書 特開２００３−２１８３２５号公報 米国特許第６６２７９３０号明細書 特開２００１−２８４２６号公報 特開平８−２７３４３６号公報 特開２０００−３１４０７号公報 特開２００２−１５１６５６号公報 特開２００２−３６８２００号公報 特開２００３−４６０６４号公報 Appl. Phys. Lett., Vol. 77, No. 19, Ｐ.3036 (2000)） Jpn. J. Appl. Phys. Lett., Vol. 32, No. 9B, Ｐ.4168 (1993) Jpn. J. Appl. Phys. Lett., Vol. 33, No. 9B, Ｐ.5211 (1994)

本発明は、強誘電体膜の配向を好ましい方向に制御することができる半導体装置及びその製造方法を提供することを目的とする。

従来、ＭＯＣＶＤ法によりＰＺＴ膜等の強誘電体膜を形成する場合、下部電極膜を形成した後に、アルゴン雰囲気のＭＯＣＶＤチャンバ内で昇温している。この方法に対し、単にＰＺＴ膜の配向を制御するだけであれば、アルゴン雰囲気中での昇温を酸素雰囲気中での昇温に変えればよい。しかしながら、酸素雰囲気中で昇温すると、ＰＺＴ膜の表面の（１１１）面への配向が大きくばらつくと共に、表面が荒れやすくなる。特に、半導体基板の周辺部に非常に大きな凸部が発生したり、表面荒れが発生しやすくなる。この理由は、昇温の際に、下部電極膜の最表面、例えばＩｒ膜の表面が異常酸化しているからであると考えられる。Ｉｒが異常酸化するとＩｒＯ_Xが生成され、ＭＯＣＶＤの溶媒であるＴＨＦ（Tetra Hydro Furan：Ｃ₄Ｈ₈Ｏ）又は酢酸ブチルがＩｒＯ_Xを還元することとなる。そして、この還元の際に異相が生成されて、その直後に形成されるＰＺＴ膜の結晶性が低下するのである。また、表面荒れが生じると、リーク電流が増加するという問題も生じる。更に、ＰＺＴ膜を下部電極上に形成した場合、十分な配向を得られないことが多い。

そして、本願発明者は、これらの課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。

本願発明に係る半導体装置には、基板の上方に形成された下部電極と、前記下部電極上に形成され、構造がＡＢＯ₃型の結晶からなり、不純物が添加された不純物添加強誘電体膜と、が設けられている。更に、前記不純物添加強誘電体膜上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極と、が設けられている。

本願発明に係る半導体装置の製造方法では、基板の上方に下部電極を形成した後、前記下部電極上に、構造がＡＢＯ₃型の結晶からなり、不純物が添加された不純物添加強誘電体膜を形成する。次に、前記不純物添加強誘電体膜に対してアニールを行う。次いで、前記不純物添加強誘電体膜上に強誘電体膜を形成する。その後、前記強誘電体膜上に上部電極を形成する。

本発明によれば、強誘電体膜の配向を良好なものとして、高いスイッチング電荷量を得ることができる。また、不純物添加強誘電体膜中の不純物の種類に応じた効果も得られる。例えば、耐疲労特性が向上したり、耐インプリント特性が向上したり、リーク電流が低減する。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。

（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１Ａ乃至図１Ｑは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

第１の実施形態では、先ず、図１Ａに示すように、ｎ型又はｐ型のシリコン基板１の表面に、トランジスタの活性領域を画定するＳＴＩ（Shallow Trench Isolation）用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込むことにより、素子分離絶縁膜２を形成する。なお、ＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離絶縁膜を形成してもよい。

次いで、活性領域にｐ型不純物を導入することにより、ｐウェル３を形成する。次に、活性領域の表面を熱酸化することにより、ゲート絶縁膜４を形成する。続いて、シリコン基板１の上側全面に、非晶質又は多結晶のシリコン膜を形成し、これをフォトリソグラフィ技術によりパターニングすることにより、ゲート電極５を形成する。このとき、ｐウェル３上に、２つのゲート電極５を互いに平行に配置する。これらのゲート電極５は、メモリのワード線の一部として機能する。

次いで、ゲート電極５をマスクとして用いて、ｎ型不純物の導入（イオン注入）を行うことにより、エクステンション層６をゲート電極５の両脇に形成する。その後、シリコン基板１の上側全面に絶縁膜を形成し、これをエッチバックすることにより、ゲート電極５の横に絶縁性のサイドウォール８を形成する。絶縁膜としては、例えばシリコン酸化膜をＣＶＤ法により形成する。

続いて、サイドウォール８及びゲート電極５をマスクとして用いて、ｎ型不純物の導入（イオン注入）を行うことにより、不純物拡散層７をゲート電極５の両脇に形成する。２組のエクステンション層６及び不純物拡散層７から、ＭＯＳトランジスタのソース及びドレインが構成される。

次に、シリコン基板１の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成し、この高融点金属層を加熱してシリコンと反応させる。この結果、ゲート電極５上に高融点金属のシリサイド層９が形成され、不純物拡散層７上に高融点金属のシリサイド層１０が形成される。そして、素子分離絶縁膜２上等にある未反応のる高融点金属層をウェットエッチングにより除去する。

次に、例えば、プラズマＣＶＤ法により厚さが約２００ｎｍのシリコン酸窒化膜１１をシリコン基板１の上側全面に形成する。次いで、シリコン酸窒化膜１１上に、例えば、原料ガスとしてＴＥＯＳガスを用いたプラズマＣＶＤ法により、厚さが約１０００ｎｍのシリコン酸化膜１２を形成する。その後、シリコン酸化膜１２の上面をＣＭＰ（Chemical Mechanical Polishing）法により研磨して平坦化する。この平坦化では、シリコン酸化膜１２の厚さを、シリコン基板１の上面上から約７００ｎｍとする。

次に、フォトリソグラフィ技術によりシリコン酸化膜１２及びシリコン酸窒化膜１１をパターニングすることにより、シリサイド層１０を露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば０．２５μｍとする。次いで、コンタクトホールの底部及び側部に、厚さが約３０ｎｍのＴｉ膜及び厚さが約２０ｎｍのＴｉＮ膜を順次形成することにより、グルー膜（密着膜）１３を形成する。その後、コンタクトホール内及びシリコン酸化膜１２上にタングステン膜（Ｗ膜）１４を形成する。Ｗ膜１４の厚さは、シリコン酸化膜１２の上面から約３００ｎｍとする。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜１３及びＷ膜１４を残す。これらからコンタクトプラグが構成される。このＣＭＰでは、オーバー研磨を行うことにより、シリコン酸化膜１２上のグルー膜１３及びＷ膜１４を完全に除去する。

次に、例えば、プラズマＣＶＤ法により厚さが約１３０ｎｍのシリコン酸窒化膜１５を酸化防止膜としてシリコン酸化膜１２及びコンタクトプラグ上に形成する。更に、シリコン酸窒化膜１５上に、例えば、原料ガスとしてＴＥＯＳガスを用いたたプラズマＣＶＤ法により、厚さが約３００ｎｍのシリコン酸化膜１６を形成する。なお、酸化防止膜として、シリコン酸窒化膜１５の代わりに、シリコン窒化膜又はアルミニウム酸化膜を形成してもよい。

次いで、図１Ｂに示すように、フォトリソグラフィ技術によりシリコン酸化膜１６及びシリコン酸窒化膜１５をパターニングすることにより、シリサイド層１０を露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば０．２５μｍとする。次いで、コンタクトホールの底部及び側部に、厚さが約３０ｎｍのＴｉ膜及び厚さが約２０ｎｍのＴｉＮ膜を順次形成することにより、グルー膜（密着膜）１７を形成する。その後、コンタクトホール内及びシリコン酸化膜１６上にタングステン膜（Ｗ膜）１８を形成する。Ｗ膜１８の厚さは、シリコン酸化膜１６の上面から約３００ｎｍとする。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜１７及びＷ膜１８を残す。これらからコンタクトプラグが構成される。なお、このＣＭＰでは、オーバー研磨を行うことにより、シリコン酸化膜１６上のグルー膜１７及びＷ膜１８を完全に除去する。

次に、シリコン酸化膜１６の表面に対してＮＨ₃プラズマ処理を行うことにより、シリコン酸化膜１６の表面の酸素原子にＮＨ基を結合させる。このプラズマ処理では、例えば、シリコン基板１から約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極が設けられた平行平板型のプラズマ処理装置を使用する。そして、シリコン基板１の設定温度を４００℃とし、チャンバ内圧力を２６６Ｐａ（２Ｔｏｒｒ）とした状態で、チャンバ内にアンモニアガスを３５０ｓｃｃｍの流量で供給する。また、シリコン基板１側に１３．５６ＭＨｚの高周波を１００Ｗのパワで供給すると共に、対向電極に３５０ｋＨｚの高周波を５５Ｗのパワで供給し、これらを６０秒間継続する。

次いで、シリコン酸化膜１６及びコンタクトプラグ上に厚さが約２０ｎｍのＴｉ膜を形成する。このＴｉ膜の形成では、例えば、シリコン基板１から約６０ｍｍ離間した位置にターゲットが設けられたスパッタリング装置を使用する。そして、シリコン基板１の設定温度を２０℃とし、チャンバ内圧力を０．１５Ｐａとし、チャンバ内の雰囲気をＡｒ雰囲気とした状態で、２．６ｋＷのスパッタＤＣパワを５秒間供給する。本実施形態では、Ｔｉ膜の形成前に、シリコン酸化膜１６の表面にＮＨ₃プラズマ処理を行っているので、その上に堆積したＴｉ原子は酸素原子に捕獲されることなく、シリコン酸化膜１６の表面を自在に移動することができる。この結果、Ｔｉ膜は自己組織化され、その表面が（００２）面に強く配向したものとなる。その後、窒素雰囲気中で６５０℃、６０秒間のＲＴＡ（Rapid Thermal Annealing）を行うことにより、図１Ｃに示すように、Ｔｉ膜を、その表面が（１１１）面に強く配向したＴｉＮ膜２１とする。

続いて、ＴｉＮ膜２１上に、例えば反応性スパッタ法により厚さが約１００ｎｍのＴｉＡｌＮ膜２２を酸素拡散バリア膜として形成する。このとき、例えば、Ｔｉ及びＡｌを合金化したターゲットを使用する。また、シリコン基板１の設定温度を４００℃とし、チャンバ内圧力を２５３．３Ｐａとし、チャンバ内に、Ａｒを４０ｓｃｃｍの流量で供給すると共に、Ｎ₂を１０ｓｃｃｍの流量で供給する。また、スパッタパワは、例えば１．０ｋＷとする。

次に、ＴｉＡｌＮ２２上に、例えばスパッタ法により厚さが約１００ｎｍのＰｔ膜２３を貴金属膜として形成する。このとき、シリコン基板１の設定温度を４００℃とし、チャンバ内圧力を０．２Ｐａとし、チャンバ内雰囲気をＡｒ雰囲気とする。また、スパッタパワは、例えば０．５ｋＷとする。なお、貴金属膜として、Ｐｔ膜２３の代わりに、Ｐｄ膜、Ｐｔ合金膜又はＰｄ合金膜を形成してもよい。また、Ｐｔ膜２３の代わりに、構造がペロブスカイト型の結晶からなる酸化物導電膜として、ＳＲＯ膜（ＳｒＲｕＯ₃膜）又はＬＳＣＯ膜（ＬａＳｒＣｏＯ₃膜）等を形成してもよい。つまり、格子定数がＰＺＴと近い膜を用いることができる。

次いで、Ａｒ雰囲気中で６５０℃以上、６０秒間のＲＴＡを行う。この結果、Ｐｔ膜２３、ＴｉＡｌＮ膜２２及びＴｉＮ膜２１間の密着性が向上すると共に、Ｐｔ膜２３の結晶性が向上する。

次に、図１Ｄに示すように、Ｐｔ膜２３上に、例えば室温でのスパッタ法によりアモルファス状の不純物添加ＰＺＴ膜２４を不純物添加強誘電体膜として形成する。不純物添加ＰＺＴ膜２４としては、Ｌａ、Ｃａ、Ｓｒ、Ｓｉ及び／又はＮｂ等が添加されたＰＺＴ膜を形成する。例えば、Ｃａが５ｍｏｌ％、Ｌａが２ｍｏｌ％、Ｓｒが２ｍｏｌ％を添加されたＰＺＴ膜を形成する。

なお、結晶構造がＡＢＯ₃型のペロブスカイト構造となり、不純物が添加された強誘電体膜であれば、不純物添加ＰＺＴ膜２４の代わりに、不純物添加強誘電体膜として用いることができる。ＡＢＯ₃型のペロブスカイト構造では、Ａサイトに、Ｂｉ、Ｐｂ、Ｌａ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ及び希土類元素等の原子が配置され得る。一方、Ｂサイトには、Ｔｉ、Ｚｒ、Ｎｂ、Ｓｉ、Ｉｒ、Ｒｕ、Ｔａ、Ｗ、Ｍｎ、Ｆｅ、Ｃｏ及びＣｒ等の原子が配置され得る。なお、１単位のペロブスカイト構造には複数のＡサイトが存在するが、各Ａサイトに配置される原子が各単位で全て同一である必要はない。これは、Ｂサイトに配置される原子についても同様である。

また、ＡＢＯ₃型のＢｉ層状構造の強誘電体膜も、ＡＢＯ₃型のペロブスカイト構造に含まれる。これは、１単位としてみれば、ＡＢＯ₃型のペロブスカイト構造と等価であるからである。ＡＢＯ₃型のＢｉ層状構造の強誘電体としては、（Ｂｉ_1-xＲ_x）Ｔｉ₃Ｏ₁₂（Ｒは希土類元素：０＜ｘ＜１）、ＳｒＢｉ₂Ｔａ₂Ｏ₉及びＳｒＢｉ₄Ｔｉ₄Ｏ₁₅等が挙げられる。

不純物添加ＰＺＴ膜２４の形成後には、不純物添加ＰＺＴ膜２４に対して、不活性ガスの雰囲気、又は酸化性ガス及び不活性ガスを含有する雰囲気中でのＲＴＡを行う。例えば、熱処理温度を５００℃以上（例えば５８０℃）とし、熱処理時間を３０秒間〜１２０秒間（９０秒間）とし、Ｏ₂の流量を２５ｓｃｃｍ以下とし、Ａｒの流量を２０００ｓｃｃｍとする。この結果、不純物添加ＰＺＴ膜２４が結晶化する。なお、熱処理温度は、不純物添加ＰＺＴ膜２４の材料に応じて相違し、例えば、ＰＺＴ系材料の場合は６００℃以下が好ましく、ＢＬＴ系材料の場合は７００℃以下が好ましく、ＳＢＴ系材料の場合は８００℃以下が好ましい。

不活性ガスとしては、例えばＡｒガス、Ｎ₂ガス及び／又はＨｅガスを用いることができる。酸化性ガスとしては、Ｏ₂ガス、Ｏ₃ガス及び／又はＮ₂Ｏガスを用いることができる。但し、後述のように、酸化性ガスの流量は２５ｓｃｃｍ以下、特に１０ｓｃｃｍ以下とすることが好ましい。

次に、図１Ｅに示すように、不純物添加ＰＺＴ膜２４上に、例えばＭＯＣＶＤ法により厚さが約８０ｎｍのＰＺＴ膜２５を形成する。このとき、Ｐｂの原料としてＰｂ（Ｃ₁₁Ｈ₁₉Ｏ₂）₂を用いる。Ｐｂ（Ｃ₁₁Ｈ₁₉Ｏ₂）₂はＰｂ（ＤＰＭ）₂と表記されることがある。また、Ｚｒの原料としてＺｒ（Ｃ₉Ｈ₁₅Ｏ₂）₄を用いる。Ｚｒ（Ｃ₉Ｈ₁₅Ｏ₂）₄はＺｒ（ＤＭＨＤ）₄と表記されることがある。また、Ｔｉの原料としてＴｉ（Ｃ₃Ｈ₇Ｏ）₂（Ｃ₁₁Ｈ₁₉Ｏ₂）₂を用いる。Ｔｉ（Ｃ₃Ｈ₇Ｏ）₂（Ｃ₁₁Ｈ₁₉Ｏ₂）₂はＴｉ（Ｏ−ｉＯｒ）₂（ＤＰＭ）₂と表記されることがある。そして、これらをＴＨＦ溶媒中にいずれも０．３ｍｏｌ／リットルの濃度で溶解し、３種類の液体原料とする。そして、これらの液体原料を、ＭＯＣＶＤ装置の気化器に、流量が０．４７４ｍｌ／分のＴＨＦ溶媒と共に、それぞれ０．３２６ｍｌ／分、０．２００ｍｌ／分、０．２００ｍｌ／分の流量で供給し、気化させる。このようにして、Ｐｂ、Ｚｒ及びＴｉの原料ガスが得られる。

なお、ＰＺＴ膜２５の代わりに、ＳｒＢｉ₂Ｔａ₂Ｏ₉膜、Ｂｉ₄Ｔｉ₃Ｏ₉膜、（Ｂｉ，Ｌａ）₄Ｔｉ₃Ｏ₁₂膜、ＢｉＦｅＯ₃膜又はＢａＢｉ₂Ｔａ₂Ｏ₉膜等を形成してもよい。例えば、結晶構造がＢｉ層状構造又はペロブスカイト構造の膜を形成することができる。このような膜としては、ＰＺＴ膜の他、Ｌａ、Ｃａ、Ｓｒ及び／又はＳｉ等を微量ドープしたＰＺＴ、ＳＢＴ、ＢＬＴ並びにＢｉ系層状化合物などの一般式ＡＢＯ₃で表される膜が挙げられる。但し、これらの膜には、不純物が添加されていないことが好ましい。これは、高いスイッチング電荷量を確保するためである。

更に、ＭＯＣＶＤチャンバ内の圧力を６６５Ｐａ（５Ｔｏｒｒ）とし、シリコン基板１の設定温度を６２０℃とし、Ｐｂ、Ｚｒ及びＴｉの原料ガスを、ＭＯＣＶＤチャンバ内に、例えば６２０秒間供給する。

次いで、図１Ｆに示すように、ＰＺＴ膜２５上に、例えばスパッタ法により厚さが５０ｎｍのＩｒＯ_X膜２６を形成する。ＩｒＯ_X膜２６として、結晶化したものを形成する。このとき、シリコン基板１の設定温度を３００℃とし、チャンバ内に、Ａｒ及びＯ₂をいずれも１００ｓｃｃｍの流量で供給する。また、スパッタパワは、例えば１ｋＷ〜２ｋＷ程度とする。次に、チャンバ内に、Ｏ₂を２０ｓｃｃｍの流量で供給すると共に、Ａｒを２０００ｓｃｍの流量で供給しながら、７２５℃、６０秒間のＲＴＡを行うことにより、ＰＺＴ膜２５を完全に結晶化させる。また、このＲＴＡにより、ＩｒＯ_X膜２６のプラズマダメージが回復され、不純物添加ＰＺＴ膜２４及びＰＺＴ膜２５中の酸素欠損が補償される。

その後、ＩｒＯ_X膜２６上に、例えばスパッタ法により厚さが１００ｎｍ〜３００ｎｍのＩｒＯ_Y膜２７を形成する。チャンバ内雰囲気をＡｒ雰囲気とし、チャンバ内圧力を０．８Ｐａとし、スパッタパワを１．０ｋＷとした場合、７９秒間程度で、ＩｒＯ_Y膜２７の厚さは２００ｎｍ程度となる。なお、ＩｒＯ_Yの組成はＩｒＯ_Xの組成よりもＩｒＯ₂の化学量論組成に近い組成（Ｘ＜Ｙ＜２）とすることが好ましい。これは、このような組成とすることにより、水素に対する触媒作用が抑えられ、ＰＺＴ膜２５が水素ラジカルにより還元されるという問題が抑制され、強誘電体キャパシタの水素耐性が向上するからである。なお、ＩｒＯ_X膜２６及び／又はＩｒＯ_Y膜２７の代わりに、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ若しくはＰｄからなる膜、又はこれらの酸化物膜を形成してもよい。また、ＳｒＲｕＯ₃等の導電性酸化物を形成してもよい。更に、これらの膜を積層したものを用いてもよい。

次に、ＩｒＯ_Y膜２７上に、例えばスパッタ法により厚さが５０ｎｍ〜１００ｎｍのＩｒ膜２８を水素バリア膜及び導電性向上膜として形成する。このとき、チャンバ内雰囲気をＡｒ雰囲気とし、チャンバ内圧力を１Ｐａとし、スパッタパワを１．０ｋＷとする。なお、Ｉｒ膜２７の代わりに、Ｒｕ膜、Ｒｈ膜又はＰｄ膜を形成してもよい。

その後、背面洗浄を行う。続いて、図１Ｇに示すように、Ｉｒ膜２８上に窒化チタン膜（ＴｉＮ膜）３１及びシリコン酸化膜３２を順次形成する。ＴｉＮ膜３１は、例えばスパッタ法により形成する。シリコン酸化膜３２は、例えばＴＥＯＳガスを用いたＣＶＤ法により形成する。

次いで、図１Ｈに示すように、シリコン酸化膜３２を島状にパターニングする。

次に、図１Ｉに示すように、シリコン酸化膜３２をマスクとして用いて、ＴｉＮ膜３１をエッチングする。この結果、島状のＴｉＮ膜３１及びシリコン酸化膜３２からなるハードマスクが形成される。

次に、ＴｉＮ膜３１及びシリコン酸化膜３２をマスクとして用いて、ＨＢｒ、Ｏ₂、Ａｒ、及びＣ₄Ｆ₈の混合ガスをエッチングガスとするプラズマエッチングを、Ｉｒ膜２８、ＩｒＯ_Y膜２７、ＩｒＯ_X膜２６、ＰＺＴ膜２５、不純物添加ＰＺＴ膜２４及びＰｔ膜２３に対して行う。この結果、上部電極３３及び容量絶縁膜３４が形成される。

続いて、図１Ｊに示すように、ドライエッチング又はウェットエッチによりシリコン酸化膜３２を除去する。

次に、図１Ｋに示すように、Ｉｒ膜２８等をマスクとして用いて、ドライエッチングを行うことにより、ＴｉＡｌＮ膜２２及びＴｉＮ膜２１をパターニングする。本実施形態では、Ｐｔ膜２３、ＴｉＡｌＮ膜２２及びＴｉＮ膜２１から下部電極３０が構成される。但し、Ｐｔ膜２３のみを下部電極とみなすことも可能である。また、下部電極３０には、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ及びＰｄを含有する導電膜（酸化物導電膜を含む）が含まれていてもよい。

次いで、図１Ｌに示すように、強誘電体キャパシタを覆う保護膜３５をシリコン酸化膜１６上に形成する。保護膜３５としては、例えばスパッタ法により厚さが約２０ｎｍのアルミニウム酸化膜を形成する。

その後、図１Ｍに示すように、誘電体膜キャパシタのダメージを回復させるために、酸素含有雰囲気中で回復アニールを行う。この回復アニールの条件は特に限定されないが、例えばシリコン基板１の設定温度を５５０℃〜７００℃とする。特に、本実施形態のように、強誘電体膜としてＰＺＴ膜２５が形成されている場合には、酸素雰囲気中で６５０℃、６０分間の回復アニールを行う。

その後、図１Ｎに示すように、保護膜３５上に新たな保護膜３６を形成する。保護膜３６としては、例えばＣＶＤ法により厚さが約２０ｎｍのアルミニウム酸化膜を形成する。

次に、図１Ｏに示すように、保護膜３６上に、例えばプラズマＴＥＯＳＣＶＤ法により厚さが約１５００ｎｍのシリコン酸化物３７を層間絶縁膜として形成する。このとき、原料ガスとして、例えば、ＴＥＯＳガス、酸素ガス及びヘリウムガスからなる混合ガスを用いる。その後、シリコン酸化物３７の表面を、例えばＣＭＰ法により平坦化する。なお、層間絶縁膜として、例えば、絶縁性を有する無機膜等を形成してもよい。

続いて、Ｎ₂Ｏガス又はＮ₂ガス等を用いて発生させたプラズマ雰囲気中で、熱処理を行う。この結果、シリコン酸化物３７中の水分が除去されると共に、シリコン酸化物３７の膜質が変化し、シリコン酸化物３７中に水分が入りにくくなる。

その後、シリコン酸化物３７上に、例えばスパッタ法又はＣＶＤ法により、保護膜（バリア膜）３８を形成する。保護膜３８としては、例えば厚さが２０ｎｍ〜１００ｎｍのアルミニウム酸化膜を形成する。平坦化されたシリコン酸化物３７上に保護膜３８が形成されるため、保護膜３８も平坦となる。

次に、保護膜３８上に、例えばプラズマＴＥＯＳＣＶＤ法により厚さが３００ｎｍ〜５００ｎｍのシリコン酸化物３９を層間絶縁膜として形成する。その後、シリコン酸化物３９の表面を、例えばＣＭＰ法により平坦化する。なお、層間絶縁膜として、シリコン酸窒化膜又はシリコン窒化膜等を形成してもよい。

次いで、図１Ｐに示すように、フォトリソグラフィ技術により、シリコン酸化膜３９、保護膜３８及びシリコン酸化膜３７をパターニングすることにより、上部電極３３を露出するコンタクトホールを形成する。また、フォトリソグラフィ技術により、シリコン酸化膜３９、保護膜３８、シリコン酸化膜３７、保護膜３６、保護膜３５、シリコン酸化膜１６及びシリコン酸窒化膜１５をパターニングすることにより、グルー膜１３及びＷ膜１４からなるコンタクトプラグを露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば０．２５μｍとする。その後、５５０℃の酸素雰囲気中で熱処理を行うことにより、コンタクトホールの形成の際に不純物添加ＰＺＴ膜２４及びＰＺＴ膜２５に生じた酸素欠損を回復させる。

次いで、コンタクトホールの底部及び側部に、厚さが約３０ｎｍのＴｉ膜及び厚さが約２０ｎｍのＴｉＮ膜を順次形成することにより、グルー膜（密着膜）４０を形成する。このとき、例えば、Ｔｉ膜をスパッタ法により形成し、その上にＴｉＮ膜をＭＯＣＶＤ法により形成する。但し、ＴｉＮ膜をＭＯＣＶＤ法により形成する場合には、ＴｉＮ膜から炭素を除去するために、窒素及び水素の混合ガスのプラズマ中での処理が必要とされる。本実施形態では、上部電極３３の最表面がＩｒ膜２８となっているため、このプラズマ処理が行われても、上部電極３３は還元されない。また、グルー膜４０として、ＴｉＮ膜のみを形成してもよい。

その後、コンタクトホール内及びシリコン酸化膜３９上にタングステン膜（Ｗ膜）４１を形成する。Ｗ膜４１の厚さは、シリコン酸化膜３９の上面から約３００ｎｍとする。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜４０及びＷ膜４１を残す。これらからコンタクトプラグが構成される。なお、このＣＭＰでは、オーバー研磨を行うことにより、シリコン酸化膜３９上のグルー膜４０及びＷ膜４１を完全に除去する。

続いて、シリコン酸化膜３９及びコンタクトプラグ上に、Ｔｉ膜４２、ＴｉＮ膜４３、ＡｌＣｕ膜４４、ＴｉＮ膜４５及びＴｉ膜４６からなる配線を形成する。配線の形成に当たっては、例えばスパッタ法により、厚さが６０ｎｍのＴｉ膜、厚さが３０ｎｍのＴｉＮ膜、厚さが３６０ｎｍのＡｌＣｕ膜、厚さが５ｎｍのＴｉ膜、及び厚さが７０ｎｍのＴｉＮ膜を順次形成し、フォトリソグラフィ技術を用いて、これらをパターニングする。

その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

このような第１の実施形態では、容量絶縁膜３４の最下部に不純物添加ＰＺＴ膜２４を形成しているので、強誘電体キャパシタの耐疲労特性及びインプリント特性が良好なものなると共に、低電圧動作が可能となる。また、リーク電流も低減される。更に、不純物添加ＰＺＴ膜２４よりも厚いＰＺＴ膜２５を不純物添加ＰＺＴ膜２４上に形成しているため、十分なスイッチング電荷量が確保される。また、スイッチング電荷量を確保するためにＰＺＴ膜２５をＭＯＣＶＤ法により形成しているが、不純物添加ＰＺＴ膜２４は室温でスパッタ法により形成しているため、不純物添加ＰＺＴ膜２４と下部電極膜との反応が抑制される。なお、特許文献３に記載の方法では、Ｉｒ膜上に強誘電体膜をスパッタ法により形成しているのに対し、本実施形態では、下部電極膜の最上部をＰｔ膜２３としている。このため、より一層反応が生じにくくなっている。

なお、不純物添加強誘電体膜の厚さは、１ｎｍ〜５０ｎｍであることが好ましく、特に２０ｎｍ〜３０ｎｍであることが好ましい。下限未満であると、その上に形成される強誘電体膜の配向を十分に制御できないことがあったり、リーク電流の抑制等が不足したりする。一方、上限を超えると、スイッチング電荷量が不足したり、低電圧動作が困難になったりする。

また、添加物の量は、元素毎に０．１ｍｏｌ％〜５％ｍｏｌであることが好ましい。下限未満であると、添加に伴う十分な効果が得られないことがある。一方、上限を超えると、スイッチング電荷量が不足することがある。

なお、強誘電体キャパシタではなく、高誘電率のキャパシタが必要な場合には、不純物添加強誘電体膜及び強誘電体膜の代わりに、不純物添加高誘電体膜及び高誘電体膜を用いればよい。この場合、例えば、酸化Ｚｒ系又はＰｂ系の高誘電体材料を用いればよい。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図２Ａ乃至図２Ｃは、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

第２の実施形態では、先ず、第１の実施形態と同様に、シリコン酸化膜１６の表面に対するＮＨ₃プラズマ処理までの処理を行う。但し、グルー膜１７及びＷ膜１８からなるコンタクトプラグの形成に当たっては、図２Ａに示すように、コンタクトプラグの表面にリセス５０が形成されることがある。リセス５０の深さは、例えば２０ｎｍ〜５０ｎｍ程度である。

このようなリセス５０が存在したままで第１の実施形態と同様の処理を行うと、ＴｉＮ膜２１等の表面に、リセス５０を反映した凹部が形成され、不純物添加ＰＺＴ膜２４及びＰＺＴ膜２５の配向が低下してしまう。そこで、第２の実施形態では、図２Ｂに示すように、シリコン酸化膜１６及びコンタクトプラグ上に厚さが約１００ｎｍのＴｉ膜５１を形成する。このＴｉ膜５１の形成では、例えば、シリコン基板１から約６０ｍｍ離間した位置にターゲットが設けられたスパッタリング装置を使用する。そして、シリコン基板１の設定温度を２０℃とし、チャンバ内圧力を０．１５Ｐａとし、チャンバ内の雰囲気をＡｒ雰囲気とした状態で、２．６ｋＷのスパッタＤＣパワを３５秒間供給する。本実施形態でも、Ｔｉ膜５１の形成前に、シリコン酸化膜１６の表面にＮＨ₃プラズマ処理を行っているので、その上に堆積したＴｉ原子は酸素原子に捕獲されることなく、シリコン酸化膜１６の表面を自在に移動することができる。この結果、Ｔｉ膜５１は自己組織化され、その表面が（００２）面に強く配向したものとなる。

その後、例えばＣＭＰ法によりＴｉ膜５１の表面を平坦化する。平坦化後のＴｉ膜５１の厚さは、例えばシリコン酸化膜１６の表面から５０ｎｍ〜１００ｎｍとする。この厚さの制御は、例えば時間制御により行う。

続いて、Ｔｉ膜５１の表面をＮＨ₃プラズマにさらす。Ｔｉ膜５１の表面の結晶には、平坦化処理によって歪が生じているが、このプラズマ処理により、歪が緩和される。このため、その上に形成される膜の結晶性の低下を未然に回避することができる。

次に、Ｔｉ膜５１上に、厚さが約２０ｎｍのＴｉ膜を形成する。次いで、第１の実施形態と同様に、窒素雰囲気中で６５０℃、６０秒間のＲＴＡを行うことにより、図２Ｃに示すように、Ｔｉ膜を、その表面が（１１１）面に強く配向したＴｉＮ膜２１とする。

その後、第１の実施形態と同様に、ＴｉＡｌＮ膜２２の形成以降の処理を行う。

このような第２の実施形態によれば、リセス５０が形成された場合であっても、良好な特性の強誘電体キャパシタを得ることができる。

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図３Ａ及び図３Ｂは、本発明の第３の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

第３の実施形態では、先ず、第２の実施形態と同様に、Ｔｉ膜５１の形成までの処理を行う。その後、図３Ａに示すように、例えばＣＭＰ法により、シリコン酸化膜１６の表面が露出するまでＴｉ膜５１の表面を平坦化する。つまり、第２の実施形態とは異なり、シリコン酸化膜１６上のＴｉ膜５１を完全に除去する。

続いて、第２の実施形態と同様に、Ｔｉ膜５１の表面をＮＨ₃プラズマにさらす。Ｔｉ膜５１の表面の結晶には、平坦化処理によって歪が生じているが、このプラズマ処理により、歪が緩和される。このため、その上に形成される膜の結晶性の低下を未然に回避することができる。

次に、Ｔｉ膜５１上に、厚さが約２０ｎｍのＴｉ膜を形成する。次いで、第１及び第２の実施形態と同様に、窒素雰囲気中で６５０℃、６０秒間のＲＴＡを行うことにより、図３Ｂに示すように、Ｔｉ膜を、その表面が（１１１）面に強く配向したＴｉＮ膜２１とする。

その後、第１及び第２の実施形態と同様に、ＴｉＡｌＮ膜２２の形成以降の処理を行う。

このような第３の実施形態によっても、第２の実施形態と同様の効果が得られる。

（第４の実施形態）
次に、本発明の第４の実施形態について説明する。図４Ａ乃至図４Ｃは、本発明の第４の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

第４の実施形態では、先ず、図４Ａに示すように、第１の実施形態と同様に、グルー膜１３及びＷ膜１４からなるコンタクトプラグの形成までの処理を行う。

次に、シリコン酸化膜１２の表面に対してＮＨ₃プラズマ処理を行うことにより、シリコン酸化膜１２の表面の酸素原子にＮＨ基を結合させる。このプラズマ処理では、例えば、シリコン基板１から約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極が設けられた平行平板型のプラズマ処理装置を使用する。そして、シリコン基板１の設定温度を４００℃とし、チャンバ内圧力を２６６Ｐａ（２Ｔｏｒｒ）とした状態で、チャンバ内にアンモニアガスを３５０ｓｃｃｍの流量で供給する。また、シリコン基板１側に１３．５６ＭＨｚの高周波を１００Ｗのパワで供給すると共に、対向電極に３５０ｋＨｚの高周波を５５Ｗのパワで供給し、これらを６０秒間継続する。

次いで、図４Ｂに示すように、ＴｉＮ膜２１をシリコン酸化膜１２及びコンタクトプラグ上に形成する。ＴｉＮ膜２１の形成方法は、第１の実施形態と同様である。その後、ＴｉＡｌＮ膜２２の形成から保護膜３６の形成までの処理を行う。

その後、図４Ｃに示すように、第１の実施形態と同様にして、シリコン酸化膜３７の形成及び平坦化を行う。次に、２つのＭＯＳトランジスタに共有されているシリサイド層１０まで到達するコンタクトホールを、シリコン酸化膜３７、保護膜３６、保護膜３５、シリコン酸化膜１２及びシリコン酸窒化膜１１に形成する。そして、このコンタクトホール内に、グルー膜４０及びＷ膜４１からなるコンタクトプラグを形成する。更に、コンタクトプラグを酸化防止膜（図示せず）等により覆った状態で、上部電極３３を露出する孔を形成する。

続いて、シリコン酸化膜３７上、コンタクトプラグ上及び孔内に、Ｔｉ膜４２、ＴｉＮ膜４３、ＡｌＣｕ膜４４、ＴｉＮ膜４５及びＴｉ膜４６からなる配線及びパッドを形成する。配線及びパッドの形成に当たっては、例えばスパッタ法により、厚さが６０ｎｍのＴｉ膜、厚さが３０ｎｍのＴｉＮ膜、厚さが３６０ｎｍのＡｌＣｕ膜、厚さが５ｎｍのＴｉ膜、及び厚さが７０ｎｍのＴｉＮ膜を順次形成し、フォトリソグラフィ技術を用いて、これらをパターニングする。

その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

このような第４の実施形態によれば、第１の実施形態よりも少ない工程で強誘電体キャパシタを完成させることができる。

なお、強誘電体キャパシタの構造をスタック構造ではなく、プレーナ構造としてもよい。

また、不純物添加強誘電体膜の形成は、５００℃以下、特に１００℃以下で行うことが好ましく、このような方法としては、スパッタ法の他に、ゾル−ゲル法が挙げられる。また、強誘電体膜の形成方法としては、ＭＯＣＶＤ法の他に、スパッタ法、ゾル−ゲル法、有機金属分解（ＭＯＤ）法、ＣＳＤ（Chemical Solution Deposition）法、化学気相蒸着（ＣＶＤ）法及びエピタキシャル成長法等が挙げられる。

また、密着膜として、ＴｉＮ膜２１に代えて、Ｔｉ膜、Ａｌ酸化膜、Ａｌ窒化膜、ＴｉＡｌＮ膜、Ｔａ酸化膜、Ｔｉ酸化膜又はＺｒ酸化膜等を用いてもよい。但し、絶縁膜を用いる場合には、強誘電体キャパシタの構造は、プレーナ構造とする。また、酸素バリア膜として、ＴｉＡｌＮ膜２２に代えて、Ｉｒ膜又はＲｕ膜等を用いてもよい。また、Ｐｔ膜２３に代えて、Ｒｈ膜、Ｐｄ膜又はＲｕ膜等を用いてもよい。また、ＩｒＯ_X膜２４に代えて、Ｒｈ酸化膜、Ｐｄ酸化膜又はＲｕ酸化膜等を用いてもよい。また、結晶性向上膜として、Ｔｉ膜５１に代えて、Ｐｔ膜、Ｉｒ膜、Ｒｅ膜、Ｒｕ膜、Ｐｄ膜又はＯｓ膜等を用いてもよく、これらの酸化膜を用いてもよい。

次に、本願発明者が行った実験の結果について説明する。

（第１の実験）
第１の実験では、ＰＺＴ膜の表面を観察した。図５Ａ及び図５Ｂは、第１の実施形態に倣ってＭＯＣＶＤ法により形成したＰＺＴ膜の表面の走査型電子顕微鏡写真である。ここで、図５Ａは、低倍率での顕微鏡写真であり、図５Ｂは、高倍率での顕微鏡写真である。また、図６は、不純物添加ＰＺＴ膜を形成せずにＩｒ膜を最表面とする下部電極上にＭＯＣＶＤ法により形成したＰＺＴ膜の表面の走査型電子顕微鏡写真である。ここで、図６に示すＳＥＭ写真の倍率は、図５Ａに示すＳＥＭ写真の倍率と同等である。

図６に示す試料の作製に際しては、Ｉｒ膜を形成した後、その上に、酸素雰囲気のＭＯＣＶＤチャンバ内で昇温し、ＰＺＴ膜を形成した。このため、昇温中に、制御不能なＩｒ膜に異常酸化が発生し、その後に還元されているものの、結晶性が低下すると共に、図６に示すように、凹凸が生じた。これに対し、第１の実施形態に倣った場合には、図５Ａ及び図５Ｂに示すように、凹凸が発生しなかった。このことから、結晶性の低下もほとんどないと考えられる。

（第２の実験）
第２の実験では、図６にＳＥＭ写真を示す試料と同様の方法で形成したＰＺＴ膜の配向の再現性について調査した。ここでは、ＰＺＴ膜の形成を２４枚のウェハに対して行った。この結果を図７Ａ乃至図７Ｄに示す。ここで、図７Ａの縦軸は、ウェハの中心部におけるＰＺＴ膜の（１１１）面への配向の積分強度を表している。図７Ｂの縦軸は、ウェハの周辺部におけるＰＺＴ膜の（１１１）面への配向の積分強度を表している。図７Ｃは、ウェハの中心部におけるＰＺＴ膜の（２２２）面への配向率を表している。図７Ｄは、ウェハの周辺部におけるＰＺＴ膜の（２２２）面への配向率を表している。なお、（２２２）面への配向率は、（２２２）面への配向の積分強度をＩ₂₂₂、（１００）面への配向の積分強度をＩ₁₀₀、（１０１）面への配向の積分強度をＩ₁₀₁としたとき、「Ｉ₂₂₂／（Ｉ₁₀₀＋Ｉ₁₀₁＋Ｉ₂₂₂）」で表される。

図７Ａ乃至図７Ｄに示すように、（１１１）面への配向の積分強度及び（２２２）面への配向率のいずれもが不安定であった。特に、図７Ｂ及び図７Ｄに示すように、ウェハの周辺部におけるばらつきが大きかった。

（第３の実験）
第３の実験では、不純物添加ＰＺＴ膜に対するＲＴＡの条件（雰囲気）とその上にＭＯＣＶＤ法により形成されるＰＺＴ膜の結晶性との関係について調査した。ここでは、不純物添加ＰＺＴ膜として、第１の実施形態と同様の不純物が添加された厚さが２０ｎｍの膜（ＣＳＰＬＺＴ膜）をスパッタ法により形成した後に、表１に示す雰囲気でＲＴＡを行った。そして、その上にＭＯＣＶＤ法により厚さが８０ｎｍのＰＺＴ膜を形成し、その配向を測定した。なお、条件Ｄでは、スパッタ法によるＣＳＰＬＺＴ膜の形成を行わず、ＭＯＣＶＤ法により厚さが１００ｎｍのＰＺＴ膜を形成した。

この結果を図８Ａ乃至図８Ｃに示す。図８Ａは、ＰＺＴ膜の表面の（１００）面への配向の積分強度を示し、図８Ｂは、（１０１）面への配向の積分強度を示し、図８Ｃは、（１１１）面への配向の積分強度を示している。

図８Ａ乃至図８Ｃに示すように、条件Ｄで作製した試料では、（１１０）面への配向が高くなってしまった。これに対し、条件Ａ〜Ｃで作製した試料では、（１１０）面への配向がほとんどなかった。なお、図８Ａに示すように、Ａｒの他にＯ₂を供給した場合には、ウェハの中心部において、（１００）面への配向が強くなった。また、図８Ｃに示すように、Ａｒのみを供給した場合には、全体的に、（１１１）面への配向が強くなった。従って、Ｏ₂を全く供給しないことが好ましいと考えられる。

（第４の実験）
第４の実験では、第３の実験と同じ４種の条件で試料を作製し、それらにおけるＰＺＴ膜の表面の配向について調査した。この結果を図９Ａ及び図９Ｂに示す。図９Ａは、（２２２）面への配向率を示し、図９Ｂは、（１１１）面への配向のロッキング半値幅を示す。

図９Ａに示すように、Ａｒのみを供給した場合、（２２２）面への配向が強くると共に、ばらつきが極めて抑制された。また、図９Ｂに示すように、Ａｒのみを供給した場合には、ロッキング半値幅が低く抑えられた。つまり、極めて良好な結晶性が得られた。この点からも、Ｏ₂を全く供給しないことが好ましいと考えられる。

なお、スパッタ法により形成した不純物添加強誘電体膜のアニールの好ましい条件は、その厚さにも依存する。そこで、第３及び第４の実験の結果から、酸化性ガスを供給する場合、その流量は２５ｓｃｃｍ以下、特に１０ｓｃｃｍとすることが好ましいと考えられる。

（第５の実験）
第５の実験では、第１の実施形態に倣って形成したＰＺＴ膜の配向の再現性について調査した。ここでは、スパッタ法により厚さが２０ｎｍ又は３０ｎｍの不純物添加ＰＺＴ膜（ＣＳＰＬＺＴ膜）を形成した後、Ａｒ雰囲気中で結晶化させた。そして、その上に、ＭＯＣＶＤ法によりＰＺＴ膜を形成した。そして、その表面の配向を調査した。この結果を図１０Ａ乃至図１０Ｃに示す。図１０Ａの縦軸は、ＰＺＴ膜の表面の（１１１）面への配向の積分強度を示している。図１０Ｂの縦軸は、（２２２）面への配向率を示している。図１０Ｃの縦軸は、（１１１）への配向のロッキング半値幅を示している。

図１０Ａ乃至図１０Ｃに示すように、特に不純物添加ＰＺＴ膜の厚さを３０ｎｍとした場合に、ばらつきが低く、再現性が非常に高くなった。なお、他の実験の結果から、Ｏ₂を供給する場合には、不純物添加強誘電体膜が厚くなるほど、その上に形成する強誘電体膜が（１１１）面に配向しにくいことがわかっている。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
基板の上方に形成された下部電極と、
前記下部電極上に形成され、構造がＡＢＯ₃型の結晶からなり、不純物が添加された不純物添加強誘電体膜と、
前記不純物添加強誘電体膜上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極と、
を有することを特徴とする半導体装置。

（付記２）
前記下部電極の最表面に、Ｐｔ又はＰｄを含む導電膜が形成されていることを特徴とする付記１に記載の半導体装置。

（付記３）
前記下部電極の最表面に、構造がペロブスカイト型の結晶からなる酸化物導電膜が形成されていることを特徴とする付記１に記載の半導体装置。

（付記４）
前記不純物は、Ｌａ、Ｓｉ、Ｓｒ、Ｃａ、Ｂａ、Ｎａ、Ｋ、Ｎｂ、Ｔａ、Ｗ、Ｍｎ、Ｆｅ、Ｃｏ、Ｉｒ、Ｒｕ、Ｃｒ及び希土類元素からなる群から選択された少なくとも１種であることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。

（付記５）
前記強誘電体膜は、前記不純物添加強誘電体膜よりも厚いことを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。

（付記６）
前記不純物添加強誘電体膜の厚さは、１ｎｍ乃至５０ｎｍであることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。

（付記７）
前記不純物添加強誘電体膜は、Ｓｒ、Ｃａ、Ｎｂ、Ｉｒ及びＬａからなる群から選択された少なくとも１種が添加されたＰｂ（Ｚｒ，Ｔｉ）Ｏ₃から構成されていることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。

（付記８）
前記不純物の添加量は、元素毎に５ｍｏｌ％以下であることを特徴とする付記７に記載の半導体装置。

（付記９）
基板の上方に下部電極を形成する工程と、
前記下部電極上に、構造がＡＢＯ₃型の結晶からなり、不純物が添加された不純物添加強誘電体膜を形成する工程と、
前記不純物添加強誘電体膜に対してアニールを行う工程と、
前記不純物添加強誘電体膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記１０）
前記不純物添加強誘電体膜を５００℃以下で形成することを特徴とする付記９に記載の半導体装置の製造方法。

（付記１１）
前記不純物添加強誘電体膜をスパッタ法により形成することを特徴とする付記９又は１０に記載の半導体装置の製造方法。

（付記１２）
前記下部電極を形成する工程は、その最表面に、Ｐｔ又はＰｄを含む導電膜を形成する工程を有することを特徴とする付記９乃至１１のいずれか１項に記載の半導体装置の製造方法。

（付記１３）
前記下部電極を形成する工程は、その最表面に、構造がペロブスカイト型の結晶からなる酸化物導電膜を形成する工程を有することを特徴とする付記９乃至１１のいずれか１項に記載の半導体装置の製造方法。

（付記１４）
前記不純物として、Ｌａ、Ｓｉ、Ｓｒ、Ｃａ、Ｂａ、Ｎａ、Ｋ、Ｎｂ、Ｔａ、Ｗ、Ｍｎ、Ｆｅ、Ｃｏ、Ｉｒ、Ｒｕ、Ｃｒ及び希土類元素からなる群から選択された少なくとも１種を用いることを特徴とする付記９乃至１３のいずれか１項に記載の半導体装置の製造方法。

（付記１５）
前記強誘電体膜を、前記不純物添加強誘電体膜よりも厚くすることを特徴とする付記９乃至１４のいずれか１項に記載の半導体装置の製造方法。

（付記１６）
前記不純物添加強誘電体膜の厚さを、１ｎｍ乃至５０ｎｍとすることを特徴とする付記９乃至１５のいずれか１項に記載の半導体装置の製造方法。

（付記１７）
前記不純物添加強誘電体膜として、Ｓｒ、Ｃａ、Ｎｂ、Ｉｒ及びＬａからなる群から選択された少なくとも１種が添加されたＰｂ（Ｚｒ，Ｔｉ）Ｏ₃から構成された膜を形成することを特徴とする付記９乃至１６のいずれか１項に記載の半導体装置の製造方法。

（付記１８）
前記不純物の添加量を、元素毎に５ｍｏｌ％以下とすることを特徴とする付記１７に記載の半導体装置の製造方法。

（付記１９）
前記アニールを、酸化性ガスの流量が２５ｓｃｃｍ以下の条件下で行うことを特徴とする付記９乃至１８のいずれか１項に記載の半導体装置の製造方法。

（付記２０）
前記強誘電体膜を、ＭＯＣＶＤ法、ゾル−ゲル法又はＣＳＤ法により形成することを特徴とする付記９乃至１９のいずれか１項に記載の半導体装置の製造方法。

本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図１Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｄに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｅに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｆに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｇに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｈに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｉに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｊに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｋに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｌに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｍに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｎに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｏに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｐに引き続き、強誘電体メモリの製造方法を示す断面図である。 本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図２Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図２Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。 本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図３Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図４Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図４Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。 ＰＺＴ膜の表面を示す低倍率のＳＥＭ写真である（不純物添加ＰＺＴ膜あり）。 ＰＺＴ膜の表面を示す高倍率のＳＥＭ写真である（不純物添加ＰＺＴ膜あり）。 ＰＺＴ膜の表面を示す低倍率の顕微鏡写真である（不純物添加ＰＺＴ膜なし）。 ウェハの中心部におけるＰＺＴ膜の（１１１）面への配向の積分強度の再現性を示すグラフである。 ウェハの周辺部におけるＰＺＴ膜の（１１１）面への配向の積分強度の再現性を示すグラフである。 ウェハの中心部におけるＰＺＴ膜の（２２２）面への配向率の再現性を示すグラフである。 ウェハの周辺部におけるＰＺＴ膜の（２２２）面への配向率の再現性を示すグラフである。 ＰＺＴ膜の（１００）面への配向の積分強度を示すグラフである。 ＰＺＴ膜の（１０１）面への配向の積分強度を示すグラフである。 ＰＺＴ膜の（１１１）面への配向の積分強度を示すグラフである。 不純物添加ＰＺＴ膜の形成条件と（２２２）面への配向率との関係を示すグラフである。 不純物添加ＰＺＴ膜の形成条件と（１１１）面への配向のロッキング半値幅との関係を示すグラフである。 不純物添加ＰＺＴ膜の厚さと（１１１）面への配向の積分強度との関係を示すグラフである。 不純物添加ＰＺＴ膜の厚さと（２２２）面への配向率との関係を示すグラフである。 不純物添加ＰＺＴ膜の厚さと（１１１）への配向のロッキング半値幅との関係を示すグラフである。

符号の説明

２４：不純物添加ＰＺＴ膜
２５：ＰＺＴ膜
３０：下部電極
３３：上部電極
３４：容量絶縁膜

Claims (10)

1. 基板の上方に形成された下部電極と、
   前記下部電極上に形成され、構造がＡＢＯ₃型の結晶からなり、不純物が添加された不純物添加強誘電体膜と、
   前記不純物添加強誘電体膜上に形成された強誘電体膜と、
   前記強誘電体膜上に形成された上部電極と、
   を有することを特徴とする半導体装置。
2. 前記下部電極の最表面に、Ｐｔ又はＰｄを含む導電膜が形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記下部電極の最表面に、構造がペロブスカイト型の結晶からなる酸化物導電膜が形成されていることを特徴とする請求項１に記載の半導体装置。
4. 前記強誘電体膜は、前記不純物添加強誘電体膜よりも厚いことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記不純物添加強誘電体膜は、Ｓｒ、Ｃａ、Ｎｂ、Ｉｒ及びＬａからなる群から選択された少なくとも１種が添加されたＰｂ（Ｚｒ，Ｔｉ）Ｏ₃から構成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
6. 基板の上方に下部電極を形成する工程と、
   前記下部電極上に、構造がＡＢＯ₃型の結晶からなり、不純物が添加された不純物添加強誘電体膜を形成する工程と、
   前記不純物添加強誘電体膜に対してアニールを行う工程と、
   前記不純物添加強誘電体膜上に強誘電体膜を形成する工程と、
   前記強誘電体膜上に上部電極を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
7. 前記不純物添加強誘電体膜をスパッタ法により形成することを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記下部電極を形成する工程は、その最表面に、Ｐｔ又はＰｄを含む導電膜を形成する工程を有することを特徴とする請求項６又は７に記載の半導体装置の製造方法。
9. 前記下部電極を形成する工程は、その最表面に、構造がペロブスカイト型の結晶からなる酸化物導電膜を形成する工程を有することを特徴とする請求項６乃至８のいずれか１項に記載の半導体装置の製造方法。
10. 前記不純物添加強誘電体膜として、Ｓｒ、Ｃａ、Ｎｂ、Ｉｒ及びＬａからなる群から選択された少なくとも１種が添加されたＰｂ（Ｚｒ，Ｔｉ）Ｏ₃から構成された膜を形成することを特徴とする請求項６乃至９のいずれか１項に記載の半導体装置の製造方法。

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