JP2002246564A - 強誘電体メモリ集積回路用の強誘電体キャパシタ素子の製造方法及び強誘電体キャパシタ - Google Patents
強誘電体メモリ集積回路用の強誘電体キャパシタ素子の製造方法及び強誘電体キャパシタInfo
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Abstract
(57)【要約】
【課題】 本発明は集積回路の強誘電体キャパシタ素子
の製造方法を提供する。 【解決手段】 本発明は、貴金属の導電性下部電極を成
膜し、下部電極を強誘電体材料層で覆う。強誘電体層に
１回目のアニールを行った後、貴金属酸化物の上部電極
層を成膜する。次に、強誘電体層と上部電極層に２回目
のアニールを行う。１回目と２回目のアニールでは急速
加熱アニーリングを行う。
の製造方法を提供する。 【解決手段】 本発明は、貴金属の導電性下部電極を成
膜し、下部電極を強誘電体材料層で覆う。強誘電体層に
１回目のアニールを行った後、貴金属酸化物の上部電極
層を成膜する。次に、強誘電体層と上部電極層に２回目
のアニールを行う。１回目と２回目のアニールでは急速
加熱アニーリングを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体メモリ集
積回路処理の分野に係り、特に、誘電体メモリ集積回路
に、強誘電体キャパシタの誘電体層及び電極層を形成す
る成膜処理及びアニール処理に関する。
積回路処理の分野に係り、特に、誘電体メモリ集積回路
に、強誘電体キャパシタの誘電体層及び電極層を形成す
る成膜処理及びアニール処理に関する。
【０００２】
【従来の技術】標準的なダイナミックランダムアクセス
メモリ（ＤＲＡＭ）装置及びスタティックランダムアク
セスメモリ（ＳＲＡＭ）装置は、電源が切断されると内
部に保持されているデータが消えるので、揮発性メモリ
装置である。不揮発性メモリ装置は、電源が切断されて
もデータを保持し得るメモリ装置である。
メモリ（ＤＲＡＭ）装置及びスタティックランダムアク
セスメモリ（ＳＲＡＭ）装置は、電源が切断されると内
部に保持されているデータが消えるので、揮発性メモリ
装置である。不揮発性メモリ装置は、電源が切断されて
もデータを保持し得るメモリ装置である。
【０００３】近年、ＥＥＰＲＯＭ（電気的に消去可能な
プログラマブル読み出し専用メモリ）及びフラッシュＥ
ＥＰＲＯＭのような不揮発性メモリ装置の市場が拡大し
ている。これらのメモリ装置は、書き込みが遅いという
傾向があり、屡々、書き込み時間が数ミリ秒のオーダー
に達するが、読み出し時間は、大抵、１ナノ秒から１マ
イクロ秒の範囲に収まる。フラッシュＥＥＰＲＯＭは、
読み出し時間と書き込み時間の差が大きく、かつ、ブロ
ック消去特性を備えているため、システムの設計を複雑
にする場合がある。データ保持用のバッテリバックアッ
プ電源を具備したＣＭＯＳのＳＲＡＭ又はＤＲＡＭは、
不揮発性メモリにおいて対称的な高速の読み出し時間及
び書き込み時間を達成するが、高価であり、バッテリを
必要とし、システムの寿命を制限するか、若しくは、バ
ッテリを交換し続けることを課す。
プログラマブル読み出し専用メモリ）及びフラッシュＥ
ＥＰＲＯＭのような不揮発性メモリ装置の市場が拡大し
ている。これらのメモリ装置は、書き込みが遅いという
傾向があり、屡々、書き込み時間が数ミリ秒のオーダー
に達するが、読み出し時間は、大抵、１ナノ秒から１マ
イクロ秒の範囲に収まる。フラッシュＥＥＰＲＯＭは、
読み出し時間と書き込み時間の差が大きく、かつ、ブロ
ック消去特性を備えているため、システムの設計を複雑
にする場合がある。データ保持用のバッテリバックアッ
プ電源を具備したＣＭＯＳのＳＲＡＭ又はＤＲＡＭは、
不揮発性メモリにおいて対称的な高速の読み出し時間及
び書き込み時間を達成するが、高価であり、バッテリを
必要とし、システムの寿命を制限するか、若しくは、バ
ッテリを交換し続けることを課す。
【０００４】強誘電体ランダムアクセスメモリ（ＦＲＡ
Ｍ（登録商標））は、読み出し時間と書き込み時間を共
に１マイクロ秒以下に抑えることができる不揮発性メモ
リ技術であることが知られている。チタン酸ジルコン酸
鉛（ＰＺＴ）強誘電体蓄電キャパシタに基づくＦＲＡＭ
不揮発性メモリ装置は、ＣＭＯＳアドレッシング、選択
及び制御ロジックと一体化されたメモリ素子として従来
技術において公知であり、市販されている。ＰＬＺＴ
は、ランタンがドープされた形態のＰＺＴであり、鉛の
一部がランタンで置換されている。以下の説明中、用語
ＰＺＴは、ＰＬＺＴを含むことに注意する必要がある。
ＰＺＴは、強誘電体特性を向上させるため、ストロンチ
ウム及びカルシウムを付加的にドープしてもよいことが
知られている。タンタル酸ストロンチウムビスマス（Ｓ
ＢＴ）誘電体を有する強誘電体蓄電キャパシタも従来か
ら公知である。以下の説明中、用語強誘電体には、ＰＺ
Ｔ材料及びＳＢＴ材料の両方が含まれることに注意する
必要がある。
Ｍ（登録商標））は、読み出し時間と書き込み時間を共
に１マイクロ秒以下に抑えることができる不揮発性メモ
リ技術であることが知られている。チタン酸ジルコン酸
鉛（ＰＺＴ）強誘電体蓄電キャパシタに基づくＦＲＡＭ
不揮発性メモリ装置は、ＣＭＯＳアドレッシング、選択
及び制御ロジックと一体化されたメモリ素子として従来
技術において公知であり、市販されている。ＰＬＺＴ
は、ランタンがドープされた形態のＰＺＴであり、鉛の
一部がランタンで置換されている。以下の説明中、用語
ＰＺＴは、ＰＬＺＴを含むことに注意する必要がある。
ＰＺＴは、強誘電体特性を向上させるため、ストロンチ
ウム及びカルシウムを付加的にドープしてもよいことが
知られている。タンタル酸ストロンチウムビスマス（Ｓ
ＢＴ）誘電体を有する強誘電体蓄電キャパシタも従来か
ら公知である。以下の説明中、用語強誘電体には、ＰＺ
Ｔ材料及びＳＢＴ材料の両方が含まれることに注意する
必要がある。
【０００５】現在入手可能な装置よりも装置形状が小さ
く、かつ、強誘電体蓄電キャパシタが小さいＦＲＡＭ装
置は、現在の装置よりも低価格で、より優れた高速性と
記憶密度とを達成することが期待される。このようなＦ
ＲＡＭ装置を製造するためには、ＣＭＯＳ型アドレッシ
ング及び制御ロジックと一体化された、改良された均一
な高品質の強誘電体蓄電キャパシタを製造する必要があ
る。
く、かつ、強誘電体蓄電キャパシタが小さいＦＲＡＭ装
置は、現在の装置よりも低価格で、より優れた高速性と
記憶密度とを達成することが期待される。このようなＦ
ＲＡＭ装置を製造するためには、ＣＭＯＳ型アドレッシ
ング及び制御ロジックと一体化された、改良された均一
な高品質の強誘電体蓄電キャパシタを製造する必要があ
る。
【０００６】従来の一部のＦＲＡＭ装置は、疲労劣化と
して知られているように反復動作と共に劣化する強誘電
体蓄電キャパシタを組み込んでいる。一部の従来のＦＲ
ＡＭ装置は、疲労劣化を克服するため複雑な回路を組み
込んでいるので、装置の構造が複雑化する。改良された
高品質の強誘電体蓄電キャパシタによって、複雑な回路
を用いることなく、疲労劣化による影響を受けないＦＲ
ＡＭ装置を製造できることが期待される。
して知られているように反復動作と共に劣化する強誘電
体蓄電キャパシタを組み込んでいる。一部の従来のＦＲ
ＡＭ装置は、疲労劣化を克服するため複雑な回路を組み
込んでいるので、装置の構造が複雑化する。改良された
高品質の強誘電体蓄電キャパシタによって、複雑な回路
を用いることなく、疲労劣化による影響を受けないＦＲ
ＡＭ装置を製造できることが期待される。
【０００７】ＦＲＡＭ装置の強誘電体蓄電キャパシタ
は、屡々、強誘電体として機能するＰＺＴ若しくはＳＢ
Ｔである強誘電体層と接する下部電極を有する。強誘電
体層は、典型的に、下部電極の上に成膜し、上部電極は
強誘電体層上に成膜する。各層は、キャパシタ毎にサイ
ズ及び場所を定めるため、マスクされ、エッチングされ
る。パッシベーション層は、得られたキャパシタ上に形
成される。パッシベーション層は、各キャパシタが各メ
モリセルの他の部品、及び、集積回路のＣＭＯＳ型アド
レッシング、選択及び制御ロジックのような他の部品へ
繋がるように、マスクされ、エッチングされる。
は、屡々、強誘電体として機能するＰＺＴ若しくはＳＢ
Ｔである強誘電体層と接する下部電極を有する。強誘電
体層は、典型的に、下部電極の上に成膜し、上部電極は
強誘電体層上に成膜する。各層は、キャパシタ毎にサイ
ズ及び場所を定めるため、マスクされ、エッチングされ
る。パッシベーション層は、得られたキャパシタ上に形
成される。パッシベーション層は、各キャパシタが各メ
モリセルの他の部品、及び、集積回路のＣＭＯＳ型アド
レッシング、選択及び制御ロジックのような他の部品へ
繋がるように、マスクされ、エッチングされる。
【０００８】従来の強誘電体蓄電キャパシタの強誘電体
の製造方法は、発明の名称が"Multi-Layer approach fo
r optimizing Ferroelectric Film Performance"であ
り、Colardo Springs, Colorado所在のRamtron Interna
tional Corporationへ譲渡され、参考のためここに引用
される米国特許第6,090,443号明細書に記載されてい
る。この従来の方法は、２段階の急速加熱アニール（Ｒ
ＴＡ）を含み、下部電極層の成膜後に行われる以下の工
程を含む。 ・金属下部電極層のスパッタ成膜工程 ・高純度の鉛を含むＰＺＴ核形成層のスパッタ成膜工程 ・バルクＰＺＴ層のスパッタ成膜工程 ・高純度の鉛を含むＰＺＴキャップ層の随意的なスパッ
タ成膜工程 ＰＺＴ核形成層、バルク層、及び、キャップ層は、スピ
ンオンプロセスを用いて交互に成膜させることができ、
カルシウム及びストロンチウムがドープされる。
の製造方法は、発明の名称が"Multi-Layer approach fo
r optimizing Ferroelectric Film Performance"であ
り、Colardo Springs, Colorado所在のRamtron Interna
tional Corporationへ譲渡され、参考のためここに引用
される米国特許第6,090,443号明細書に記載されてい
る。この従来の方法は、２段階の急速加熱アニール（Ｒ
ＴＡ）を含み、下部電極層の成膜後に行われる以下の工
程を含む。 ・金属下部電極層のスパッタ成膜工程 ・高純度の鉛を含むＰＺＴ核形成層のスパッタ成膜工程 ・バルクＰＺＴ層のスパッタ成膜工程 ・高純度の鉛を含むＰＺＴキャップ層の随意的なスパッ
タ成膜工程 ＰＺＴ核形成層、バルク層、及び、キャップ層は、スピ
ンオンプロセスを用いて交互に成膜させることができ、
カルシウム及びストロンチウムがドープされる。
【０００９】下部電極界面に金属間相を形成するため、
成膜したＰＺＴをアルゴン雰囲気中で、ＲＴＡによって
６２５℃で９０秒間に亘ってアニーリングする。ＲＴＡ
は、AG Heatpulse 410 RTAユニットを用いて行われる。
成膜したＰＺＴをアルゴン雰囲気中で、ＲＴＡによって
６２５℃で９０秒間に亘ってアニーリングする。ＲＴＡ
は、AG Heatpulse 410 RTAユニットを用いて行われる。
【００１０】ＰＺＴを結晶化させるため、成膜したＰＺ
Ｔを、酸素雰囲気中で、ＲＴＡによって７５０℃で２０
秒間に亘ってアニーリングする。
Ｔを、酸素雰囲気中で、ＲＴＡによって７５０℃で２０
秒間に亘ってアニーリングする。
【００１１】上部電極層を成膜する。
【００１２】生成された構造体をテスト前に、６５０℃
で１時間に亘って炉でアニーリングする。
で１時間に亘って炉でアニーリングする。
【００１３】
【発明が解決しようとする課題】上述の米国特許第6,09
0,443号明細書の方法は、それ以前の技術よりも改良し
たＰＺＴ膜を生成するが、ＰＺＴ品質とプロセスの複雑
さを改良する余地が残されている。
0,443号明細書の方法は、それ以前の技術よりも改良し
たＰＺＴ膜を生成するが、ＰＺＴ品質とプロセスの複雑
さを改良する余地が残されている。
【００１４】したがって、本発明は、強誘電体メモリ集
積回路用の高品質ＰＺＴ膜の製造方法の提供を目的とす
る。
積回路用の高品質ＰＺＴ膜の製造方法の提供を目的とす
る。
【００１５】
【課題を解決するための手段】本発明によれば、強誘電
体メモリ装置用の高品質ＰＺＴ強誘電体蓄電キャパシタ
は、以下の工程によって形成される。
体メモリ装置用の高品質ＰＺＴ強誘電体蓄電キャパシタ
は、以下の工程によって形成される。
【００１６】部分的に処理されたＣＭＯＳ集積回路ウェ
ーハにプラチナ（Ｐｔ）下部電極層を成膜する工程。
ーハにプラチナ（Ｐｔ）下部電極層を成膜する工程。
【００１７】高純度の鉛を含有するＰＺＴ核形成層をス
パッタ成膜する工程。
パッタ成膜する工程。
【００１８】バルクＰＺＴ層をスパッタ成膜する工程。
【００１９】ＰＺＴ核形成層とバルク層は、スピンオン
プロセスを用いて交互に成膜させることができ、ランタ
ン、カルシウム、及び、ストロンチウムがドープされ
る。
プロセスを用いて交互に成膜させることができ、ランタ
ン、カルシウム、及び、ストロンチウムがドープされ
る。
【００２０】或いは、単一のＰＺＴ層を成膜させてもよ
い。
い。
【００２１】灰チタン石相を形成するため、約５７５℃
で約９０秒間に亘ってアルゴン雰囲気中でＲＴＡによっ
て、成膜後のＰＺＴをアニーリングする。アルゴン中に
５％の酸素の雰囲気が大気圧で使用される。この工程
は、１回目のＰＺＴアニール処理である。
で約９０秒間に亘ってアルゴン雰囲気中でＲＴＡによっ
て、成膜後のＰＺＴをアニーリングする。アルゴン中に
５％の酸素の雰囲気が大気圧で使用される。この工程
は、１回目のＰＺＴアニール処理である。
【００２２】酸化イリジウム（ＩｒＯｘ）の上部電極層
を成膜する工程。この工程は、１回目のアニール処理中
に発生する実質的な収縮がＩｒＯｘ層を破壊することが
ないように、１回目のＰＺＴアニール処理の後に行われ
る。
を成膜する工程。この工程は、１回目のアニール処理中
に発生する実質的な収縮がＩｒＯｘ層を破壊することが
ないように、１回目のＰＺＴアニール処理の後に行われ
る。
【００２３】ＰＺＴの結晶化を完了させるため、約７５
０℃で約２０秒間に亘ってアルゴン−酸素雰囲気中で、
ＲＴＡによって成膜後のＰＺＴと上部電極層を一緒にア
ニーリングする。この工程は、２回目のＰＺＴアニール
処理であり、ある程度の酸素を含むアルゴンの環境で行
われる。
０℃で約２０秒間に亘ってアルゴン−酸素雰囲気中で、
ＲＴＡによって成膜後のＰＺＴと上部電極層を一緒にア
ニーリングする。この工程は、２回目のＰＺＴアニール
処理であり、ある程度の酸素を含むアルゴンの環境で行
われる。
【００２４】上部電極層、再結晶化ＰＺＴ及び下部電極
層の望ましくない部分を取り除くため、従来のフォトマ
スク工程及びエッチング工程が行われる。
層の望ましくない部分を取り除くため、従来のフォトマ
スク工程及びエッチング工程が行われる。
【００２５】パッシベーション層を成膜する。
【００２６】他の回路素子を生成された強誘電体蓄電キ
ャパシタへ接続できるようにパッシベーション層をフォ
トマスクし、エッチングする。
ャパシタへ接続できるようにパッシベーション層をフォ
トマスクし、エッチングする。
【００２７】上部電極層は、ＰＺＴの結晶化を完了させ
るためＲＴＡによって成膜後のＰＺＴと上部電極層を一
緒にアニーリングする工程の前に成膜されたならば、Ｐ
ＺＴを保護し、高品質ＰＺＴ層の生産を促進することが
わかった。
るためＲＴＡによって成膜後のＰＺＴと上部電極層を一
緒にアニーリングする工程の前に成膜されたならば、Ｐ
ＺＴを保護し、高品質ＰＺＴ層の生産を促進することが
わかった。
【００２８】しかし、ＲＴＡによって成膜後のＰＺＴと
上部電極層を一緒にアニーリングする工程が、高分圧の
酸素を含有するガス混合物中で行われた場合、上部電極
層に異物が形成されることがわかった。これらの異物
は、後の処理工程を妨害する可能性があるので、異物が
形成されないようにすることが望ましい。ＲＴＡによっ
て成膜後のＰＺＴと上部電極層を一緒にアニーリングす
る工程が、アルゴンガスのような不活性雰囲気中に約１
％の酸素を含有するガス混合物中で実行された場合、こ
の異物の生成は阻止されることがわかった。
上部電極層を一緒にアニーリングする工程が、高分圧の
酸素を含有するガス混合物中で行われた場合、上部電極
層に異物が形成されることがわかった。これらの異物
は、後の処理工程を妨害する可能性があるので、異物が
形成されないようにすることが望ましい。ＲＴＡによっ
て成膜後のＰＺＴと上部電極層を一緒にアニーリングす
る工程が、アルゴンガスのような不活性雰囲気中に約１
％の酸素を含有するガス混合物中で実行された場合、こ
の異物の生成は阻止されることがわかった。
【００２９】２回目のアニール処理の前に上部電極層を
成膜することにより、高品質の強誘電体キャパシタの製
造が促進される。
成膜することにより、高品質の強誘電体キャパシタの製
造が促進される。
【００３０】また、ＲＴＡによって成膜後のＰＺＴと上
部電極層を一緒にアニーリングする工程が上部電極層を
フォトマスクしエッチングした後に行われる代替的な方
法は、高品質の強誘電体キャパシタを製造し得ることが
わかった。さらに、ＲＴＡによって成膜後のＰＺＴと上
部電極層を一緒にアニーリングする工程が、パッシベー
ション層を成膜し、随意的にマスク、エッチングするま
で遅延される別の方法は、高品質の強誘電体キャパシタ
を製造し得る。
部電極層を一緒にアニーリングする工程が上部電極層を
フォトマスクしエッチングした後に行われる代替的な方
法は、高品質の強誘電体キャパシタを製造し得ることが
わかった。さらに、ＲＴＡによって成膜後のＰＺＴと上
部電極層を一緒にアニーリングする工程が、パッシベー
ション層を成膜し、随意的にマスク、エッチングするま
で遅延される別の方法は、高品質の強誘電体キャパシタ
を製造し得る。
【００３１】
【発明の実施の形態】本発明の上述の特徴及びその他の
特徴と、本発明の有用性及び効果は、添付図面と共に以
下の実施例の説明を参照することによって明らかになる
であろう。
特徴と、本発明の有用性及び効果は、添付図面と共に以
下の実施例の説明を参照することによって明らかになる
であろう。
【００３２】図１及び図２を参照して、典型的に、部分
仕上げされたＣＭＯＳ集積回路ウェーハの熱酸化膜１０
０の上で成長させられる強誘電体キャパシタを説明す
る。酸化膜１００上に、５０乃至２００Å、好ましく
は、２００Åの厚さでチタン層をスパッタリングする
（ステップ２００）。チタン層は、粘性を高め、後続の
層の剥離を阻止する二酸化チタンの粘着層１０２を形成
するため、３００乃至７００℃の温度、好ましくは、７
００℃で、１０分乃至１時間に亘って、酸素雰囲気中で
酸化処理する。
仕上げされたＣＭＯＳ集積回路ウェーハの熱酸化膜１０
０の上で成長させられる強誘電体キャパシタを説明す
る。酸化膜１００上に、５０乃至２００Å、好ましく
は、２００Åの厚さでチタン層をスパッタリングする
（ステップ２００）。チタン層は、粘性を高め、後続の
層の剥離を阻止する二酸化チタンの粘着層１０２を形成
するため、３００乃至７００℃の温度、好ましくは、７
００℃で、１０分乃至１時間に亘って、酸素雰囲気中で
酸化処理する。
【００３３】酸化したチタン粘着層１０２に、５００乃
至２５００Åの厚さのプラチナ下部電極層１０４をスパ
ッタリングする。電極の最適な品質のためには、１００
０Åの厚さが望ましい。電極の最適な品質と、後続のＰ
ＺＴ層の最適な品質とを得るため、プラチナ下部電極層
１０４は、４５０乃至６００℃の基板温度によるＤＣス
パッタリングで成膜する。このアプリケーションのた
め、貴金属は、プラチナ、イリジウム、パラジウム、若
しくは、周期律表内でプラチナ、イリジウムおよびパラ
ジウムと同じ領域に存在する元素を主成分とするその他
の金属である。
至２５００Åの厚さのプラチナ下部電極層１０４をスパ
ッタリングする。電極の最適な品質のためには、１００
０Åの厚さが望ましい。電極の最適な品質と、後続のＰ
ＺＴ層の最適な品質とを得るため、プラチナ下部電極層
１０４は、４５０乃至６００℃の基板温度によるＤＣス
パッタリングで成膜する。このアプリケーションのた
め、貴金属は、プラチナ、イリジウム、パラジウム、若
しくは、周期律表内でプラチナ、イリジウムおよびパラ
ジウムと同じ領域に存在する元素を主成分とするその他
の金属である。
【００３４】次に、ランタンがドープされたＰＺＴ強誘
電体の一つ以上の層を成膜する。この層は、約１８００
Åの厚さのＰＺＴの単層でも構わないが、好ましくは、
所望の電気的特性を得るために、カルシウム及びストロ
ンチウムのドーパントで変化させる。或いは、高純度の
鉛を含有し、ランタンがドープされた、厚さが約１５０
ÅのＰＺＴ強誘電体薄膜１０６を、スパッタリングする
（ステップ２０４）。ＰＺＴ強誘電体薄膜１０６は、好
ましくは、ランタンがドープされ、カルシウム及びスト
ロンチウムのドーパントで変化させる。成膜したＰＺＴ
は、ＰＺＴの化学量論的な比率に対して１．０５乃至
１．３倍の鉛成分を含む。この高純度鉛層には、約１６
５０Åの厚さのＰＺＴバルク層１０８を更に成膜する。
これにより、全体的なＰＺＴの厚さは、約１８００Åに
達する。ＰＺＴ成膜は、好ましくは、約２５℃の温度を
有する基板上でＲＦスパッタリングによって行われる。
ＰＺＴ成膜は、1999 International Conference on Sol
id State Devices and Materials, Tokyo, 1999の増補
要約の400−401ページに記載されているようなゾル・ゲ
ル法を用いて行ってもよい。
電体の一つ以上の層を成膜する。この層は、約１８００
Åの厚さのＰＺＴの単層でも構わないが、好ましくは、
所望の電気的特性を得るために、カルシウム及びストロ
ンチウムのドーパントで変化させる。或いは、高純度の
鉛を含有し、ランタンがドープされた、厚さが約１５０
ÅのＰＺＴ強誘電体薄膜１０６を、スパッタリングする
（ステップ２０４）。ＰＺＴ強誘電体薄膜１０６は、好
ましくは、ランタンがドープされ、カルシウム及びスト
ロンチウムのドーパントで変化させる。成膜したＰＺＴ
は、ＰＺＴの化学量論的な比率に対して１．０５乃至
１．３倍の鉛成分を含む。この高純度鉛層には、約１６
５０Åの厚さのＰＺＴバルク層１０８を更に成膜する。
これにより、全体的なＰＺＴの厚さは、約１８００Åに
達する。ＰＺＴ成膜は、好ましくは、約２５℃の温度を
有する基板上でＲＦスパッタリングによって行われる。
ＰＺＴ成膜は、1999 International Conference on Sol
id State Devices and Materials, Tokyo, 1999の増補
要約の400−401ページに記載されているようなゾル・ゲ
ル法を用いて行ってもよい。
【００３５】次に、ＰＺＴは、急速加熱アニーリング
（ＲＴＡ）によって、５２５℃乃至６００℃の温度、好
ましくは、約５２５℃の温度で。６０乃至１２０秒間、
好ましくは、９０秒間に亘ってアニール処理される。こ
のアニールは、低真空、若しくは、殆ど不活性のガス雰
囲気中、すなわち、周囲大気よりも酸素の少ない雰囲気
中で行われる。アニールに使用される雰囲気は、１気圧
の１０パーセント未満の酸素分圧しかもたないことが望
ましい。大気圧でアルゴン中に約５％のＯ２の混合物を
使用した場合、成功する。この工程は、以下の説明で
は、１回目のアニール処理、或いは、結晶化アニールと
呼ぶ。
（ＲＴＡ）によって、５２５℃乃至６００℃の温度、好
ましくは、約５２５℃の温度で。６０乃至１２０秒間、
好ましくは、９０秒間に亘ってアニール処理される。こ
のアニールは、低真空、若しくは、殆ど不活性のガス雰
囲気中、すなわち、周囲大気よりも酸素の少ない雰囲気
中で行われる。アニールに使用される雰囲気は、１気圧
の１０パーセント未満の酸素分圧しかもたないことが望
ましい。大気圧でアルゴン中に約５％のＯ２の混合物を
使用した場合、成功する。この工程は、以下の説明で
は、１回目のアニール処理、或いは、結晶化アニールと
呼ぶ。
【００３６】本願明細書の説明中、用語「希ガス」は、
ヘリウム、アルゴン、ネオン、若しくは、これらと同様
の特性を有し、かつ、周期律表内で類似した場所に存在
するその他のガスを意味する。用語「不活性ガス」は、
アニール条件下で集積回路の表面と殆ど化学的に反応し
ないガスを含み、希ガスはこの不活性ガスに含まれる。
用語「低真空」は、不活性ガス、空気、及び／又は、酸
素を含み、全圧力が１気圧よりも遥かに低いガス混合物
の条件を意味する。
ヘリウム、アルゴン、ネオン、若しくは、これらと同様
の特性を有し、かつ、周期律表内で類似した場所に存在
するその他のガスを意味する。用語「不活性ガス」は、
アニール条件下で集積回路の表面と殆ど化学的に反応し
ないガスを含み、希ガスはこの不活性ガスに含まれる。
用語「低真空」は、不活性ガス、空気、及び／又は、酸
素を含み、全圧力が１気圧よりも遥かに低いガス混合物
の条件を意味する。
【００３７】部分的にアニール処理されたＰＺＴは、次
に、スパッタリングによって、５００乃至２０００Å、
好ましくは，１５００Åの厚さのアモルファス酸化イリ
ジウム（ＩｒＯｘ）上部電極層１１０で覆われる（ステ
ップ２０８）。上部電極は、室温での基板上のＤＣスパ
ッタリングによって成膜する。このアプリケーションの
目的のため、貴金属酸化物は、プラチナ酸化物やイリジ
ウム酸化物のような上述の貴金属の酸化物である。イリ
ジウム酸化物は、上部電極層として特に有効であること
がわかった。なぜならば、ＩｒＯｘ上部電極層は、２回
目のアニール処理及び後続の処理工程中にＰＺＴ層を密
閉、保護し、これにより、他の酸化物の場合よりも高品
質のＰＺＴ層を強誘電体キャパシタ完成品に生ずるから
である。
に、スパッタリングによって、５００乃至２０００Å、
好ましくは，１５００Åの厚さのアモルファス酸化イリ
ジウム（ＩｒＯｘ）上部電極層１１０で覆われる（ステ
ップ２０８）。上部電極は、室温での基板上のＤＣスパ
ッタリングによって成膜する。このアプリケーションの
目的のため、貴金属酸化物は、プラチナ酸化物やイリジ
ウム酸化物のような上述の貴金属の酸化物である。イリ
ジウム酸化物は、上部電極層として特に有効であること
がわかった。なぜならば、ＩｒＯｘ上部電極層は、２回
目のアニール処理及び後続の処理工程中にＰＺＴ層を密
閉、保護し、これにより、他の酸化物の場合よりも高品
質のＰＺＴ層を強誘電体キャパシタ完成品に生ずるから
である。
【００３８】上部電極層１１０をスパッタリングした後
（ステップ２０８）、上部電極層及び下側のＰＺＴは、
急速加熱アニールによって、ある温度で、ＰＺＴの結晶
粒成長を完了させるために十分な時間に亘って、一緒に
アニール処理される（ステップ２１０）。このアニール
処理は、６２５℃以上の温度、一般的には、７００℃乃
至７５０℃の温度で行う。７２５℃の温度で、約２０秒
間に亘るアニール処理は、優れた結果を生じた。アニー
ルプロセス中の過剰なばらつきを回避するためには１０
秒以上のアニール時間が必要であり、４０秒以下のアニ
ール時間が好ましく、４０秒以上のアニール時間は不要
である。この２回目のアニールは、酸素の分圧が大気圧
の５パーセント未満、好ましくは、大気圧の約１パーセ
ントであるガス混合物中で行う。この分圧は、好ましく
は、室内圧力下の不活性ガスと１パーセントの酸素の混
合物によって得られる。但し、低真空を使用してよいと
予想される。利用される不活性ガスはアルゴンを含む
が、ネオン及びヘリウムのような希ガスを含むその他の
不活性ガスを利用しても構わない。
（ステップ２０８）、上部電極層及び下側のＰＺＴは、
急速加熱アニールによって、ある温度で、ＰＺＴの結晶
粒成長を完了させるために十分な時間に亘って、一緒に
アニール処理される（ステップ２１０）。このアニール
処理は、６２５℃以上の温度、一般的には、７００℃乃
至７５０℃の温度で行う。７２５℃の温度で、約２０秒
間に亘るアニール処理は、優れた結果を生じた。アニー
ルプロセス中の過剰なばらつきを回避するためには１０
秒以上のアニール時間が必要であり、４０秒以下のアニ
ール時間が好ましく、４０秒以上のアニール時間は不要
である。この２回目のアニールは、酸素の分圧が大気圧
の５パーセント未満、好ましくは、大気圧の約１パーセ
ントであるガス混合物中で行う。この分圧は、好ましく
は、室内圧力下の不活性ガスと１パーセントの酸素の混
合物によって得られる。但し、低真空を使用してよいと
予想される。利用される不活性ガスはアルゴンを含む
が、ネオン及びヘリウムのような希ガスを含むその他の
不活性ガスを利用しても構わない。
【００３９】図２に示された本発明の第１実施例による
方法において、２回目のアニール中に指定された範囲よ
りも遥かに高い分圧の酸素が存在する場合、ＩｒＯｘ上
部電極層に異物が形成されることがわかった。この異物
は、後続の装置のプロセスを妨害する可能性がある。
方法において、２回目のアニール中に指定された範囲よ
りも遥かに高い分圧の酸素が存在する場合、ＩｒＯｘ上
部電極層に異物が形成されることがわかった。この異物
は、後続の装置のプロセスを妨害する可能性がある。
【００４０】上述のプロセスによって、下部電極層と強
誘電体層と上部電極層との間に明確な界面が生ずること
がわかった。特に、強誘電体層は、典型的に柱状構造を
有する明瞭に画成された結晶化状態を示す。
誘電体層と上部電極層との間に明確な界面が生ずること
がわかった。特に、強誘電体層は、典型的に柱状構造を
有する明瞭に画成された結晶化状態を示す。
【００４１】次に、従来技術において公知の個別の強誘
電体キャパシタを画成するため、上部電極層及びＰＺＴ
層にマスク処理及びエッチング処理を施す（ステップ２
１２）。
電体キャパシタを画成するため、上部電極層及びＰＺＴ
層にマスク処理及びエッチング処理を施す（ステップ２
１２）。
【００４２】標準的なＦＲＡＭプロセスと同様に、エッ
チ損傷をリカバリーする炉アニール処理が５００℃乃至
７００℃の温度、好ましくは、６５０℃の温度で１時間
に亘って行われる（ステップ２１６）。
チ損傷をリカバリーする炉アニール処理が５００℃乃至
７００℃の温度、好ましくは、６５０℃の温度で１時間
に亘って行われる（ステップ２１６）。
【００４３】従来技術において公知のようにＰＺＴ、酸
化アルミニウム、若しくは、その他の材料を含むカプセ
ル層１１２を成膜する（ステップ２１８）。このプロセ
スでは、従来技術において公知のように、引き続いて、
下部電極層のマスク及びエッチング処理と、カプセル層
におけるコンタクトホールのマスク及びエッチ処理を行
う（ステップ２２０）。プロセスは更に進行し、ＣＭＯ
Ｓ集積回路でよく行われるように、強誘電体ＲＡＭ集積
回路を製作すべく生成した強誘電体キャパシタと回路の
他の部品を相互接続するため、相互連結誘電体層、パッ
シベーション層、及び、メタライゼーション層の成膜、
マスク及びエッチングを行う。
化アルミニウム、若しくは、その他の材料を含むカプセ
ル層１１２を成膜する（ステップ２１８）。このプロセ
スでは、従来技術において公知のように、引き続いて、
下部電極層のマスク及びエッチング処理と、カプセル層
におけるコンタクトホールのマスク及びエッチ処理を行
う（ステップ２２０）。プロセスは更に進行し、ＣＭＯ
Ｓ集積回路でよく行われるように、強誘電体ＲＡＭ集積
回路を製作すべく生成した強誘電体キャパシタと回路の
他の部品を相互接続するため、相互連結誘電体層、パッ
シベーション層、及び、メタライゼーション層の成膜、
マスク及びエッチングを行う。
【００４４】図３に示された本発明の第２実施例による
方法の場合、粘着層をスパッタリングし酸化する初期工
程（ステップ２００）と、下部電極層をスパッタリング
する工程（ステップ２０２）と、１層以上のＰＺＴ強誘
電体材料層をスパッタリングする工程（ステップ２０
４）と、１回目のＲＴＡアニール工程（ステップ２０
６）と、ＩｒＯｘ上部電極層をスパッタリングする工程
（ステップ２０８）は、図２に示された第１実施例によ
る方法の初期工程と同じである。図３の第２実施例の方
法の場合、ＩｒＯｘ上部電極層をスパッタリングする工
程（ステップ２０８）の後に、２回目のＲＴＡアニール
は行われないが、上部電極層及びＰＺＴ層の領域を画成
するマスキング及びエッチング工程（ステップ３００）
が続く。マスキング及びエッチング工程の後に、２回目
のＲＴＡアニール処理（ステップ３０２）が続けられ
る。
方法の場合、粘着層をスパッタリングし酸化する初期工
程（ステップ２００）と、下部電極層をスパッタリング
する工程（ステップ２０２）と、１層以上のＰＺＴ強誘
電体材料層をスパッタリングする工程（ステップ２０
４）と、１回目のＲＴＡアニール工程（ステップ２０
６）と、ＩｒＯｘ上部電極層をスパッタリングする工程
（ステップ２０８）は、図２に示された第１実施例によ
る方法の初期工程と同じである。図３の第２実施例の方
法の場合、ＩｒＯｘ上部電極層をスパッタリングする工
程（ステップ２０８）の後に、２回目のＲＴＡアニール
は行われないが、上部電極層及びＰＺＴ層の領域を画成
するマスキング及びエッチング工程（ステップ３００）
が続く。マスキング及びエッチング工程の後に、２回目
のＲＴＡアニール処理（ステップ３０２）が続けられ
る。
【００４５】２回目のＲＴＡアニール処理（ステップ３
０２）、又は、結晶粒成長アニール処理は、上部電極層
及び下側のＰＺＴを共に、ある温度でＰＺＴの結晶粒成
長を完了させるために十分な時間に亘る急速加熱アニー
ルによってアニーリングする。このアニール処理は、６
２５℃以上の温度、一般的には、７００℃乃至７５０℃
の温度で行う。７２５℃の温度で、約２０秒間に亘るア
ニール処理は、優れた結果を生じた。アニールプロセス
中の過剰なばらつきを回避するためには１０秒以上のア
ニール時間が必要であり、４０秒以下のアニール時間が
好ましく、４０秒以上のアニール時間は不要である。
０２）、又は、結晶粒成長アニール処理は、上部電極層
及び下側のＰＺＴを共に、ある温度でＰＺＴの結晶粒成
長を完了させるために十分な時間に亘る急速加熱アニー
ルによってアニーリングする。このアニール処理は、６
２５℃以上の温度、一般的には、７００℃乃至７５０℃
の温度で行う。７２５℃の温度で、約２０秒間に亘るア
ニール処理は、優れた結果を生じた。アニールプロセス
中の過剰なばらつきを回避するためには１０秒以上のア
ニール時間が必要であり、４０秒以下のアニール時間が
好ましく、４０秒以上のアニール時間は不要である。
【００４６】図３に示された第２実施例の方法では、図
２の第１実施例の方法におけるエッチ損傷をリカバリー
するアニール処理（ステップ２１６）は不要であり、省
くことができる。２回目のＲＴＡアニール処理（ステッ
プ３０２）に続いて、カプセル層のスパッタリング（ス
テップ３０４）を行い、図２の方法と同様に、更なるプ
ロセスが続く（ステップ３０６）。カプセル層は、酸化
アルミニウム、又は、ＰＺＴのいずれかを含む。
２の第１実施例の方法におけるエッチ損傷をリカバリー
するアニール処理（ステップ２１６）は不要であり、省
くことができる。２回目のＲＴＡアニール処理（ステッ
プ３０２）に続いて、カプセル層のスパッタリング（ス
テップ３０４）を行い、図２の方法と同様に、更なるプ
ロセスが続く（ステップ３０６）。カプセル層は、酸化
アルミニウム、又は、ＰＺＴのいずれかを含む。
【００４７】図４に示された本発明の第３実施例による
方法の場合、粘着層をスパッタリングし酸化する初期工
程（ステップ２００）と、下部電極層をスパッタリング
する工程（ステップ２０２）と、１層以上のＰＺＴ強誘
電体材料層をスパッタリングする工程（ステップ２０
４）と、１回目のＲＴＡアニール工程（ステップ２０
６）と、ＩｒＯｘ上部電極層をスパッタリングする工程
（ステップ２０８）と、上部電極層及びＰＺＴ層をマス
キング及びエッチングする工程（ステップ３００）は、
図３に示された第２実施例の方法の初期工程と同じであ
る。
方法の場合、粘着層をスパッタリングし酸化する初期工
程（ステップ２００）と、下部電極層をスパッタリング
する工程（ステップ２０２）と、１層以上のＰＺＴ強誘
電体材料層をスパッタリングする工程（ステップ２０
４）と、１回目のＲＴＡアニール工程（ステップ２０
６）と、ＩｒＯｘ上部電極層をスパッタリングする工程
（ステップ２０８）と、上部電極層及びＰＺＴ層をマス
キング及びエッチングする工程（ステップ３００）は、
図３に示された第２実施例の方法の初期工程と同じであ
る。
【００４８】マスキング及びエッチング工程（ステップ
３００）の後に、アニール処理を介在させることなく、
カプセル層のスパッタ成膜工程（ステップ４００）を行
い、次に、２回目のＲＴＡアニール処理（ステップ４０
２）を行う。
３００）の後に、アニール処理を介在させることなく、
カプセル層のスパッタ成膜工程（ステップ４００）を行
い、次に、２回目のＲＴＡアニール処理（ステップ４０
２）を行う。
【００４９】この２回目のＲＴＡアニール処理（ステッ
プ４０２）、又は、結晶粒成長アニール処理は、上部電
極層及び下側のＰＺＴを共に、ある温度でＰＺＴの結晶
粒成長を完了させるために十分な時間に亘る急速加熱ア
ニールによってアニーリングする。このアニール処理
は、６２５℃以上の温度、一般的には、７００℃乃至７
５０℃の温度で行う。７２５℃の温度で、約２０秒間に
亘るアニール処理は、優れた結果を生じた。アニールプ
ロセス中の過剰なばらつきを回避するためには１０秒以
上のアニール時間が必要であり、４０秒以下のアニール
時間が好ましく、４０秒以上のアニール時間は不要であ
る。
プ４０２）、又は、結晶粒成長アニール処理は、上部電
極層及び下側のＰＺＴを共に、ある温度でＰＺＴの結晶
粒成長を完了させるために十分な時間に亘る急速加熱ア
ニールによってアニーリングする。このアニール処理
は、６２５℃以上の温度、一般的には、７００℃乃至７
５０℃の温度で行う。７２５℃の温度で、約２０秒間に
亘るアニール処理は、優れた結果を生じた。アニールプ
ロセス中の過剰なばらつきを回避するためには１０秒以
上のアニール時間が必要であり、４０秒以下のアニール
時間が好ましく、４０秒以上のアニール時間は不要であ
る。
【００５０】図４に示された第３実施例の方法では、図
２の第１実施例の方法におけるエッチ損傷をリカバリー
するアニール処理（ステップ２１６）は不要であり、省
くことができる。２回目のＲＴＡアニール処理（ステッ
プ４０２）の後に、カプセル層１１２及び下部電極層１
０４をマスキング及びエッチングする工程（ステップ４
０４）が続く。これらの工程の後に、通常のエッチ損傷
をリカバリーする炉アニール処理工程（ステップ４０
６）を行い、図２の第１実施例の方法と同様に、コンタ
クトと、上位の相互連結層を処理する工程（ステップ４
０６）が続く。
２の第１実施例の方法におけるエッチ損傷をリカバリー
するアニール処理（ステップ２１６）は不要であり、省
くことができる。２回目のＲＴＡアニール処理（ステッ
プ４０２）の後に、カプセル層１１２及び下部電極層１
０４をマスキング及びエッチングする工程（ステップ４
０４）が続く。これらの工程の後に、通常のエッチ損傷
をリカバリーする炉アニール処理工程（ステップ４０
６）を行い、図２の第１実施例の方法と同様に、コンタ
クトと、上位の相互連結層を処理する工程（ステップ４
０６）が続く。
【００５１】図５に示された本発明の第４実施例の方法
の場合、粘着層をスパッタリングし酸化する初期工程
（ステップ２００）と、下部電極層をスパッタリングす
る工程（ステップ２０２）と、１層以上のＰＺＴ強誘電
体材料層をスパッタリングする工程（ステップ２０４）
と、１回目のＲＴＡアニール工程（ステップ２０６）
と、ＩｒＯｘ上部電極層をスパッタリングする工程（ス
テップ２０８）と、上部電極層及びＰＺＴ層をマスキン
グ及びエッチングする工程（ステップ３００）と、カプ
セル層のスパッタ成膜工程（ステップ４００）は、図４
に示された第３実施例による方法の初期工程と同じであ
る。
の場合、粘着層をスパッタリングし酸化する初期工程
（ステップ２００）と、下部電極層をスパッタリングす
る工程（ステップ２０２）と、１層以上のＰＺＴ強誘電
体材料層をスパッタリングする工程（ステップ２０４）
と、１回目のＲＴＡアニール工程（ステップ２０６）
と、ＩｒＯｘ上部電極層をスパッタリングする工程（ス
テップ２０８）と、上部電極層及びＰＺＴ層をマスキン
グ及びエッチングする工程（ステップ３００）と、カプ
セル層のスパッタ成膜工程（ステップ４００）は、図４
に示された第３実施例による方法の初期工程と同じであ
る。
【００５２】図５の第４実施例の方法の場合、カプセル
層１１２をスパッタリングする工程（ステップ４００）
の後に、従来技術において公知の如く、カプセル層１１
２及び下部電極層１１４をマスキング及びエッチングす
る工程（ステップ５００）を行う。
層１１２をスパッタリングする工程（ステップ４００）
の後に、従来技術において公知の如く、カプセル層１１
２及び下部電極層１１４をマスキング及びエッチングす
る工程（ステップ５００）を行う。
【００５３】マスキング及びエッチング工程（ステップ
３００及び５００）の後に、２回目のＲＴＡアニール処
理（ステップ５０２）を行う。
３００及び５００）の後に、２回目のＲＴＡアニール処
理（ステップ５０２）を行う。
【００５４】この２回目のＲＴＡアニール処理（ステッ
プ５０２）、又は、結晶粒成長アニール処理は、上部電
極層及び下側のＰＺＴを共に、ある温度でＰＺＴの結晶
粒成長を完了させるために十分な時間に亘る急速加熱ア
ニールによってアニーリングする。このアニール処理
は、６２５℃以上の温度、一般的には、７００℃乃至７
５０℃の温度で行う。７２５℃の温度で、約２０秒間に
亘るアニール処理は、優れた結果を生じた。アニールプ
ロセス中の過剰なばらつきを回避するためには１０秒以
上のアニール時間が必要であり、４０秒以下のアニール
時間が好ましく、４０秒以上のアニール時間は不要であ
る。
プ５０２）、又は、結晶粒成長アニール処理は、上部電
極層及び下側のＰＺＴを共に、ある温度でＰＺＴの結晶
粒成長を完了させるために十分な時間に亘る急速加熱ア
ニールによってアニーリングする。このアニール処理
は、６２５℃以上の温度、一般的には、７００℃乃至７
５０℃の温度で行う。７２５℃の温度で、約２０秒間に
亘るアニール処理は、優れた結果を生じた。アニールプ
ロセス中の過剰なばらつきを回避するためには１０秒以
上のアニール時間が必要であり、４０秒以下のアニール
時間が好ましく、４０秒以上のアニール時間は不要であ
る。
【００５５】図５に示された第４実施例の方法では、図
２の第１実施例の方法におけるエッチ損傷をリカバリー
するアニール処理（ステップ２１６）は不要であり、省
くことができる。同様に、図２、３及び４の方法では必
要とされたエッチリカバリーアニール処理（ステップ４
０６）も不要であり、省くことができる。２回目のＲＴ
Ａアニール処理（ステップ５０２）の後に、上述の他の
代替的な方法と同様に、コンタクトと、上位の相互連結
層を処理する工程（ステップ５０４）が続く。
２の第１実施例の方法におけるエッチ損傷をリカバリー
するアニール処理（ステップ２１６）は不要であり、省
くことができる。同様に、図２、３及び４の方法では必
要とされたエッチリカバリーアニール処理（ステップ４
０６）も不要であり、省くことができる。２回目のＲＴ
Ａアニール処理（ステップ５０２）の後に、上述の他の
代替的な方法と同様に、コンタクトと、上位の相互連結
層を処理する工程（ステップ５０４）が続く。
【００５６】以上の実施例では、プラチナ導電性下部電
極層と、酸化イリジウム導電性上部電極層とに関して説
明した。しかし、イリジウムや類似した貴金属を含む少
なくとも一部の他の金属導電性物質及び非金属導電性物
質は、動作可能な強誘電体キャパシタ下部電極を製作す
るため利用できると考えられる。同様に、少なくとも一
部のほかの貴金属酸化物は、動作可能な強誘電体キャパ
シタ上部電極を製作するため利用できると考えられる。
しかし、下部電極層及び上部電極層は、これらの層を成
膜した後に行われる急速加熱アニール処理工程の温度よ
りも高い融点を有することが必要である。
極層と、酸化イリジウム導電性上部電極層とに関して説
明した。しかし、イリジウムや類似した貴金属を含む少
なくとも一部の他の金属導電性物質及び非金属導電性物
質は、動作可能な強誘電体キャパシタ下部電極を製作す
るため利用できると考えられる。同様に、少なくとも一
部のほかの貴金属酸化物は、動作可能な強誘電体キャパ
シタ上部電極を製作するため利用できると考えられる。
しかし、下部電極層及び上部電極層は、これらの層を成
膜した後に行われる急速加熱アニール処理工程の温度よ
りも高い融点を有することが必要である。
【００５７】以上の実施例では、種々の層のスパッタ成
膜に関して説明した。しかし、本発明による製造方法
は、化学気相成長法（ＣＶＤ）、又は、溶液化学成膜
（スピンオン）技術のように、従来技術において公知で
あり、かつ、種々の層に対し好適である他の成膜方法と
組み合わせても機能することがわかる。
膜に関して説明した。しかし、本発明による製造方法
は、化学気相成長法（ＣＶＤ）、又は、溶液化学成膜
（スピンオン）技術のように、従来技術において公知で
あり、かつ、種々の層に対し好適である他の成膜方法と
組み合わせても機能することがわかる。
【００５８】上記実施例で利用した急速加熱アニール
（ＲＴＡ）は、対象物の少なくとも一つの表面を赤外線
照射によって加熱することに依拠した熱処理技術であ
り、赤外線放射は、ヒートランプ又はレーザーを用いて
作られる。
（ＲＴＡ）は、対象物の少なくとも一つの表面を赤外線
照射によって加熱することに依拠した熱処理技術であ
り、赤外線放射は、ヒートランプ又はレーザーを用いて
作られる。
【００５９】以上の説明では、特に、本発明の好ましい
実施例を参照して本発明を解説しているが、実施形態及
び詳細に関して、本発明の精神及び範囲を逸脱すること
なく多様な変更をなし得ることは、当業者に理解される
であろう。
実施例を参照して本発明を解説しているが、実施形態及
び詳細に関して、本発明の精神及び範囲を逸脱すること
なく多様な変更をなし得ることは、当業者に理解される
であろう。
【００６０】以上の説明に関して更に以下のような態様
が考えられる。
が考えられる。
【００６１】（付記１） 導電性下部電極層を成膜する
工程と、強誘電体材料の層を成膜する工程と、強誘電体
材料の層をアニーリングする１回目のアニール工程と、
導電性上部電極層を成膜する工程と、急速加熱アニーリ
ングによって強誘電体材料の層をアニーリングする２回
目のアニール工程と、を有する、集積回路の強誘電体キ
ャパシタ素子の製造方法。・・・（１）。
工程と、強誘電体材料の層を成膜する工程と、強誘電体
材料の層をアニーリングする１回目のアニール工程と、
導電性上部電極層を成膜する工程と、急速加熱アニーリ
ングによって強誘電体材料の層をアニーリングする２回
目のアニール工程と、を有する、集積回路の強誘電体キ
ャパシタ素子の製造方法。・・・（１）。
【００６２】（付記２） 導電性下部電極層は貴金属を
含む、付記１記載の製造方法。・・・（２）。
含む、付記１記載の製造方法。・・・（２）。
【００６３】（付記３） 導電性下部電極層はプラチナ
を含む、付記２記載の製造方法。
を含む、付記２記載の製造方法。
【００６４】（付記４） 強誘電体材料の層はＰＺＴを
含む、付記１記載の製造方法。・・・（３）。
含む、付記１記載の製造方法。・・・（３）。
【００６５】（付記５） 導電性上部電極層は貴金属酸
化物を含む、付記１記載の製造方法。・・・（４）。
化物を含む、付記１記載の製造方法。・・・（４）。
【００６６】（付記６） 導電性上部電極層は酸化イリ
ジウムを含む、付記５記載の製造方法。
ジウムを含む、付記５記載の製造方法。
【００６７】（付記７） １回目のアニール工程は、５
２５℃乃至６００℃の温度の急速加熱アニーリングを行
う、付記５記載の製造方法。
２５℃乃至６００℃の温度の急速加熱アニーリングを行
う、付記５記載の製造方法。
【００６８】（付記８） １回目のアニール工程は、約
５２５℃の温度で、６０秒乃至１２０秒に亘ってアニー
リングを行う、付記７記載の製造方法。
５２５℃の温度で、６０秒乃至１２０秒に亘ってアニー
リングを行う、付記７記載の製造方法。
【００６９】（付記９） ２回目のアニール工程は、７
００℃乃至７５０℃の温度でアニーリングを行う、付記
７記載の製造方法。
００℃乃至７５０℃の温度でアニーリングを行う、付記
７記載の製造方法。
【００７０】（付記１０） ２回目のアニール工程は、
約７２５℃の温度で、１０秒以上に亘ってアニーリング
を行う、付記９記載の製造方法。
約７２５℃の温度で、１０秒以上に亘ってアニーリング
を行う、付記９記載の製造方法。
【００７１】（付記１１） ２回目のアニール工程は、
約２０秒に亘ってアニーリングを行う、付記１０記載の
製造方法。
約２０秒に亘ってアニーリングを行う、付記１０記載の
製造方法。
【００７２】（付記１２） 貴金属を含む導電性下部電
極層を成膜する工程と、強誘電体材料の層を成膜する工
程と、大気圧の１０パーセント未満の分圧の酸素を含む
環境で強誘電体材料の層をアニーリングする１回目のア
ニール工程と、貴金属酸化物を含む導電性上部電極層を
成膜する工程と、急速加熱アニーリングによって強誘電
体材料の層をアニーリングする２回目のアニール工程
と、を有する、集積回路の強誘電体キャパシタ素子の製
造方法。・・・（５）。
極層を成膜する工程と、強誘電体材料の層を成膜する工
程と、大気圧の１０パーセント未満の分圧の酸素を含む
環境で強誘電体材料の層をアニーリングする１回目のア
ニール工程と、貴金属酸化物を含む導電性上部電極層を
成膜する工程と、急速加熱アニーリングによって強誘電
体材料の層をアニーリングする２回目のアニール工程
と、を有する、集積回路の強誘電体キャパシタ素子の製
造方法。・・・（５）。
【００７３】（付記１３） 導電性下部電極層はプラチ
ナを含む、付記１２記載の製造方法。
ナを含む、付記１２記載の製造方法。
【００７４】（付記１４） 強誘電体材料の層はＰＺＴ
を含む、付記１２記載の製造方法。
を含む、付記１２記載の製造方法。
【００７５】（付記１５） １回目のアニール工程は、
酸素の分圧が約５パーセントである環境でアニーリング
を行う、付記１２乃至１４のうちいずれか一項記載の製
造方法。・・・（６）。
酸素の分圧が約５パーセントである環境でアニーリング
を行う、付記１２乃至１４のうちいずれか一項記載の製
造方法。・・・（６）。
【００７６】（付記１６） １回目のアニール工程は、
酸素と不活性ガスの混合物の環境でアニーリングを行
う、付記１２乃至１４のうちいずれか一項記載の製造方
法。・・・（７）。
酸素と不活性ガスの混合物の環境でアニーリングを行
う、付記１２乃至１４のうちいずれか一項記載の製造方
法。・・・（７）。
【００７７】（付記１７） ２回目のアニール工程は、
大気圧の５パーセント未満の分圧を有する酸素を含む環
境でアニーリングを行う、付記１２乃至１４のうちいず
れか一項記載の製造方法。・・・（８）。
大気圧の５パーセント未満の分圧を有する酸素を含む環
境でアニーリングを行う、付記１２乃至１４のうちいず
れか一項記載の製造方法。・・・（８）。
【００７８】（付記１８） ２回目のアニール工程は、
酸素の分圧が約１パーセントである環境でアニーリング
を行う、付記１７項記載の製造方法。
酸素の分圧が約１パーセントである環境でアニーリング
を行う、付記１７項記載の製造方法。
【００７９】（付記１９） １回目のアニール工程は、
酸素と不活性ガスの混合物の環境でアニーリングを行
う、付記１８記載の製造方法。
酸素と不活性ガスの混合物の環境でアニーリングを行
う、付記１８記載の製造方法。
【００８０】（付記２０） ２回目のアニール工程の前
に、カプセル層を成膜する工程を更に有する、付記１７
記載の製造方法。・・・（９）。
に、カプセル層を成膜する工程を更に有する、付記１７
記載の製造方法。・・・（９）。
【００８１】（付記２１） ２回目のアニール工程は、
７００℃乃至７５０℃の温度で、１０秒以上に亘ってア
ニーリングを行う、付記２０記載の製造方法。
７００℃乃至７５０℃の温度で、１０秒以上に亘ってア
ニーリングを行う、付記２０記載の製造方法。
【００８２】（付記２２） 強誘電体材料の層はＰＺＴ
を含む、付記２１記載の製造方法。
を含む、付記２１記載の製造方法。
【００８３】（付記２３） 強誘電体材料の層を成膜す
る工程は、スパッタリングによって行われる、付記２２
記載の製造方法。
る工程は、スパッタリングによって行われる、付記２２
記載の製造方法。
【００８４】（付記２４） 二酸化チタンを含む粘着層
と、プラチナを含む下部電極層と、ＰＺＴを含む強誘電
体層と、酸化イリジウムを含む上部電極層と、を有する
強誘電体キャパシタ。・・・（１０）。
と、プラチナを含む下部電極層と、ＰＺＴを含む強誘電
体層と、酸化イリジウムを含む上部電極層と、を有する
強誘電体キャパシタ。・・・（１０）。
【００８５】（付記２５） 強誘電体層は、柱状構造を
有する結晶化状態を示し、強誘電体層と上部電極層の界
面に明確な境界が存在する、付記２４記載の強誘電体キ
ャパシタ。
有する結晶化状態を示し、強誘電体層と上部電極層の界
面に明確な境界が存在する、付記２４記載の強誘電体キ
ャパシタ。
【００８６】
【発明の効果】本発明の強誘電体キャパシタ素子の製造
方法は、第１の面において、強誘電体膜を成膜し、１回
目のアニールを行い、上部電極を成膜し、２回目のアニ
ールで強誘電体膜を成膜する。これにより、分極電荷が
向上し、飽和電圧が下がり、特性が向上する。
方法は、第１の面において、強誘電体膜を成膜し、１回
目のアニールを行い、上部電極を成膜し、２回目のアニ
ールで強誘電体膜を成膜する。これにより、分極電荷が
向上し、飽和電圧が下がり、特性が向上する。
【００８７】本発明の強誘電体キャパシタ素子の製造方
法は、第２の面において、強誘電体膜を成膜し、１回目
のアニールを行い、上部電極を成膜し、上部電極をパタ
ーニングした後に２回目のアニールを行い、強誘電体膜
を結晶化させる。これにより、ＦＲＡＭ集積プロセス中
のプロセス損傷が低減される。
法は、第２の面において、強誘電体膜を成膜し、１回目
のアニールを行い、上部電極を成膜し、上部電極をパタ
ーニングした後に２回目のアニールを行い、強誘電体膜
を結晶化させる。これにより、ＦＲＡＭ集積プロセス中
のプロセス損傷が低減される。
【００８８】本発明の強誘電体キャパシタ素子の製造方
法は、第３の面において、強誘電体膜を成膜し、１回目
のアニールを行い、上部電極を成膜し、２回目のアニー
ルを行う際にＯ２の濃度を減らす。これにより、上部電
極ＩｒＯｘ上の異物の発生を抑制することができる。
法は、第３の面において、強誘電体膜を成膜し、１回目
のアニールを行い、上部電極を成膜し、２回目のアニー
ルを行う際にＯ２の濃度を減らす。これにより、上部電
極ＩｒＯｘ上の異物の発生を抑制することができる。
【００８９】本発明の強誘電体キャパシタ素子の製造方
法は、第４の面において、強誘電体膜を成膜し、１回目
のアニールを行い、アモルファス又は微小結晶のＩｒＯ
ｘを使用して上部電極を成膜し、２回目の結晶化アニー
ルにおいてＰｂを拡散させることにより、高ＱＳＷと低
リーク電流を実現できる。
法は、第４の面において、強誘電体膜を成膜し、１回目
のアニールを行い、アモルファス又は微小結晶のＩｒＯ
ｘを使用して上部電極を成膜し、２回目の結晶化アニー
ルにおいてＰｂを拡散させることにより、高ＱＳＷと低
リーク電流を実現できる。
【図１】本発明によってＣＭＯＳ回路上に製作された強
誘電体キャパシタの断面図である。
誘電体キャパシタの断面図である。
【図２】１回目のＲＴＡアニールと２回目のＲＴＡアニ
ールの間に上部電極層を成膜し、２回目のＲＴＡアニー
ルの後にＰＺＴのエッチングと炉リカバリーアニールと
が行われる本発明の第１実施例による方法のフローチャ
ートである。
ールの間に上部電極層を成膜し、２回目のＲＴＡアニー
ルの後にＰＺＴのエッチングと炉リカバリーアニールと
が行われる本発明の第１実施例による方法のフローチャ
ートである。
【図３】１回目のＲＴＡアニールの後に上部電極層を成
膜し、２回目のＲＴＡアニールがＰＺＴのエッチング後
に行われる本発明の第２実施例による方法のフローチャ
ートである。
膜し、２回目のＲＴＡアニールがＰＺＴのエッチング後
に行われる本発明の第２実施例による方法のフローチャ
ートである。
【図４】１回目のＲＴＡアニールの後に上部電極層を成
膜し、２回目のＲＴＡアニールがＰＺＴのエッチングと
カプセル層の成膜後に行われる本発明の第３実施例によ
る方法のフローチャートである。
膜し、２回目のＲＴＡアニールがＰＺＴのエッチングと
カプセル層の成膜後に行われる本発明の第３実施例によ
る方法のフローチャートである。
【図５】１回目のＲＴＡアニールの後に上部電極層を成
膜し、２回目のＲＴＡアニールがＰＺＴのエッチングと
カプセル層の成膜後に行われる本発明の第４実施例によ
る方法のフローチャートである。
膜し、２回目のＲＴＡアニールがＰＺＴのエッチングと
カプセル層の成膜後に行われる本発明の第４実施例によ
る方法のフローチャートである。
１００ 酸化膜 １０２ 粘着層 １０４ 下部電極層 １０６ ＰＺＴ強誘電体薄膜 １０８ ＰＺＴバルク層 １１０ 上部電極層 １１２ カプセル層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ファン チュー アメリカ合衆国，コロラド州 80908，コ ロラド・スプリングズ，カーク・ドライヴ 8325番 (72)発明者 ブライアン イーステップ アメリカ合衆国，コロラド州 80908，コ ロラド・スプリングズ，ペリグリン・ウェ イ 13220番 (72)発明者 高松 知広 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 堀井 義正 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 中村 亘 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F083 FR01 GA27 JA15 JA38 JA42 JA43 PR34
Claims (10)
- 【請求項１】 導電性下部電極層を成膜する工程と、 強誘電体材料の層を成膜する工程と、 強誘電体材料の層をアニーリングする１回目のアニール
工程と、 導電性上部電極層を成膜する工程と、 急速加熱アニーリングによって強誘電体材料の層をアニ
ーリングする２回目のアニール工程と、を有する、集積
回路の強誘電体キャパシタ素子の製造方法。 - 【請求項２】 導電性下部電極層は貴金属を含む、請求
項１記載の製造方法。 - 【請求項３】 強誘電体材料の層はＰＺＴを含む、請求
項１記載の製造方法。 - 【請求項４】 導電性上部電極層は貴金属酸化物を含
む、請求項１記載の製造方法。 - 【請求項５】 貴金属を含む導電性下部電極層を成膜す
る工程と、 強誘電体材料の層を成膜する工程と、 大気圧の１０パーセント未満の分圧の酸素を含む環境で
強誘電体材料の層をアニーリングする１回目のアニール
工程と、 貴金属酸化物を含む導電性上部電極層を成膜する工程
と、 急速加熱アニーリングによって強誘電体材料の層をアニ
ーリングする２回目のアニール工程と、を有する、集積
回路の強誘電体キャパシタ素子の製造方法。 - 【請求項６】 １回目のアニール工程は、酸素の分圧が
約５パーセントである環境でアニーリングを行う、請求
項５記載の製造方法。 - 【請求項７】 １回目のアニール工程は、酸素と不活性
ガスの混合物の環境でアニーリングを行う、請求項５記
載の製造方法。 - 【請求項８】 ２回目のアニール工程は、大気圧の５パ
ーセント未満の分圧を有する酸素を含む環境でアニーリ
ングを行う、請求項５記載の製造方法。 - 【請求項９】 ２回目のアニール工程の前に、カプセル
層を成膜する工程を更に有する、請求項８記載の製造方
法。 - 【請求項１０】 二酸化チタンを含む粘着層と、 プラチナを含む下部電極層と、 ＰＺＴを含む強誘電体層と、 酸化イリジウムを含む上部電極層と、を有する強誘電体
キャパシタ。
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004207304A (ja) * | 2002-12-24 | 2004-07-22 | Seiko Epson Corp | セラミックス膜の製造方法および強誘電体キャパシタの製造方法、ならびにセラミックス膜、強誘電体キャパシタおよび半導体装置 |
| US20080061331A1 (en) * | 2006-09-12 | 2008-03-13 | Fujitsu Limited | Semiconductor device and manufacturing method thereof |
| JP2008205235A (ja) * | 2007-02-21 | 2008-09-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2009105228A (ja) * | 2007-10-23 | 2009-05-14 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
| US7605007B2 (en) * | 2007-03-09 | 2009-10-20 | Fujitsu Microelectronics Limited | Semiconductor device and method of manufacturing the same |
| US7622346B2 (en) | 2006-02-20 | 2009-11-24 | Fujitsu Microelectronics Limited | Method for forming ferroelectric capacitor and method for fabricating semiconductor device |
| US7892916B2 (en) | 2004-12-03 | 2011-02-22 | Fujitsu Semiconductor Limited | Semiconductor device and fabricating method thereof |
| US7897413B2 (en) | 2006-11-14 | 2011-03-01 | Fujitsu Semiconductor Limited | Methods of making a ferroelectric memory device having improved interfacial characteristics |
| US7960228B2 (en) | 2006-11-14 | 2011-06-14 | Fujitsu Semiconductor Limited | Methods of making a ferroelectric memory device having improved interfacial characteristics |
| US8390045B2 (en) | 2007-03-20 | 2013-03-05 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing same |
| US8405188B2 (en) | 2007-02-28 | 2013-03-26 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the semiconductor device |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3627640B2 (ja) * | 2000-09-22 | 2005-03-09 | 松下電器産業株式会社 | 半導体メモリ素子 |
| US6960479B2 (en) * | 2001-07-20 | 2005-11-01 | Intel Corporation | Stacked ferroelectric memory device and method of making same |
| US6781184B2 (en) * | 2001-11-29 | 2004-08-24 | Symetrix Corporation | Barrier layers for protecting metal oxides from hydrogen degradation |
| TWI229891B (en) * | 2002-05-28 | 2005-03-21 | Toshiba Corp | Semiconductor device and method of manufacturing the same |
| JP4323137B2 (ja) * | 2002-06-03 | 2009-09-02 | 新光電気工業株式会社 | 基板埋め込み用キャパシタ、基板埋め込み用キャパシタを埋め込んだ回路基板及び基板埋め込み用キャパシタの製造方法 |
| JP3791614B2 (ja) * | 2002-10-24 | 2006-06-28 | セイコーエプソン株式会社 | 強誘電体膜、強誘電体メモリ装置、圧電素子、半導体素子、圧電アクチュエータ、液体噴射ヘッド及びプリンタ |
| JP4601896B2 (ja) | 2002-10-30 | 2010-12-22 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US7071007B2 (en) * | 2002-12-06 | 2006-07-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming a low voltage drive ferroelectric capacitor |
| GB2396481A (en) * | 2002-12-18 | 2004-06-23 | Qinetiq Ltd | Laser annealing method and device |
| TW560408U (en) * | 2003-01-24 | 2003-11-01 | Ruei-Sen Liau | Displacement indication device for carpentry machine |
| US20040152214A1 (en) * | 2003-01-30 | 2004-08-05 | Sanjeev Aggarwal | Method of making a haze free, lead rich PZT film |
| KR20040070564A (ko) * | 2003-02-04 | 2004-08-11 | 삼성전자주식회사 | 강유전체 커패시터 및 그 제조방법 |
| US6713840B1 (en) * | 2003-02-27 | 2004-03-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal-insulator-metal device structure inserted into a low k material and the method for making same |
| JP4221576B2 (ja) * | 2003-03-10 | 2009-02-12 | セイコーエプソン株式会社 | セラミックス膜の製造方法および強誘電体キャパシタの製造方法、ならびにセラミックス膜、強誘電体キャパシタおよび半導体装置 |
| JP2004356464A (ja) * | 2003-05-30 | 2004-12-16 | Oki Electric Ind Co Ltd | 強誘電体素子の製造方法、強誘電体素子及びＦｅＲＡＭ |
| JP4313797B2 (ja) * | 2003-06-06 | 2009-08-12 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| DE10341059B4 (de) | 2003-09-05 | 2007-05-31 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren |
| JP3924286B2 (ja) * | 2003-10-31 | 2007-06-06 | Ｔｄｋ株式会社 | 積層セラミック電子部品の製造方法 |
| US7119021B2 (en) * | 2003-11-07 | 2006-10-10 | Infineon Technologies Ag | Ferroelectric capacitor devices and a method for compensating for damage to a capacitor caused by etching |
| JP2005183841A (ja) * | 2003-12-22 | 2005-07-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| WO2005074032A1 (ja) * | 2004-01-28 | 2005-08-11 | Fujitsu Limited | 半導体装置及びその製造方法 |
| JP2005251843A (ja) * | 2004-03-02 | 2005-09-15 | Nec Electronics Corp | 半導体装置、その製造方法及び記憶装置 |
| US20070082503A1 (en) * | 2005-10-11 | 2007-04-12 | Yun-Ren Wang | Method of fabricating a dielectric layer |
| JP4670612B2 (ja) | 2005-11-30 | 2011-04-13 | Ｔｄｋ株式会社 | 誘電体素子とその製造方法 |
| JP2008060291A (ja) * | 2006-08-31 | 2008-03-13 | Fujitsu Ltd | 強誘電体キャパシタの形成方法および半導体装置の製造方法 |
| JP2008124274A (ja) * | 2006-11-13 | 2008-05-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR20090093660A (ko) * | 2008-02-29 | 2009-09-02 | 삼성전자주식회사 | 강유전체 기록매체 및 그의 제조방법 |
| KR20100089522A (ko) * | 2009-02-04 | 2010-08-12 | 삼성전자주식회사 | 커패시터 및 그 제조 방법. |
| FR2964497B1 (fr) * | 2010-09-03 | 2013-04-19 | Commissariat Energie Atomique | Capacité intégrée comprenant une couche d'isolation électrique en matériau de type perovskite amorphe et procédé de fabrication |
| US8866367B2 (en) | 2011-10-17 | 2014-10-21 | The United States Of America As Represented By The Secretary Of The Army | Thermally oxidized seed layers for the production of {001} textured electrodes and PZT devices and method of making |
| US9761785B2 (en) | 2011-10-17 | 2017-09-12 | The United States Of America As Represented By The Secretary Of The Army | Stylo-epitaxial piezoelectric and ferroelectric devices and method of manufacturing |
| US10266936B2 (en) | 2011-10-17 | 2019-04-23 | The United States Of America As Represented By The Secretary Of The Army | Process for making lead zirconate titanate (PZT) layers and/or platinum electrodes and products thereof |
| US20130149500A1 (en) * | 2011-12-06 | 2013-06-13 | Nazanin Bassiri-Gharb | Soft-template infiltration manufacturing of nanomaterials |
| US8962350B2 (en) * | 2013-02-11 | 2015-02-24 | Texas Instruments Incorporated | Multi-step deposition of ferroelectric dielectric material |
| JP6347085B2 (ja) * | 2014-02-18 | 2018-06-27 | アドバンストマテリアルテクノロジーズ株式会社 | 強誘電体膜及びその製造方法 |
| FR3039704B1 (fr) * | 2015-07-28 | 2017-12-29 | Commissariat Energie Atomique | Electrode pour structure metal-isolant-metal, capacite de type metal-isolant-metal, et procede de realisation d’une telle electrode et d’une telle capacite. |
| WO2019053819A1 (ja) * | 2017-09-13 | 2019-03-21 | 堺ディスプレイプロダクト株式会社 | フレキシブルディスプレイ、その製造方法、およびフレキシブルディスプレイ用支持基板 |
| US11121139B2 (en) * | 2017-11-16 | 2021-09-14 | International Business Machines Corporation | Hafnium oxide and zirconium oxide based ferroelectric devices with textured iridium bottom electrodes |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0414472A (ja) | 1990-05-08 | 1992-01-20 | Oki Electric Ind Co Ltd | オーバレイコントロール方法 |
| US5661114A (en) * | 1993-04-01 | 1997-08-26 | American Superconductor Corporation | Process of annealing BSCCO-2223 superconductors |
| JPH07143243A (ja) | 1993-11-18 | 1995-06-02 | Yazaki Corp | 集中監視制御システム |
| DE4409697A1 (de) * | 1994-03-22 | 1995-09-28 | Philips Patentverwaltung | Perowskithaltiger Verbundwerkstoff, Verfahren zu seiner Herstellung, elektronisches Bauelement und Modul |
| JP3188179B2 (ja) * | 1995-09-26 | 2001-07-16 | シャープ株式会社 | 強誘電体薄膜素子の製造方法及び強誘電体メモリ素子の製造方法 |
| JPH09312381A (ja) * | 1996-05-23 | 1997-12-02 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH1012832A (ja) | 1996-06-21 | 1998-01-16 | Texas Instr Japan Ltd | 強誘電体キャパシタの作製方法及び強誘電体メモリ装置の製造方法 |
| US5990507A (en) * | 1996-07-09 | 1999-11-23 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor structures |
| JPH1050960A (ja) | 1996-07-26 | 1998-02-20 | Texas Instr Japan Ltd | 強誘電体キャパシタ及び強誘電体メモリ装置と、これらの製造方法 |
| US6027947A (en) * | 1996-08-20 | 2000-02-22 | Ramtron International Corporation | Partially or completely encapsulated top electrode of a ferroelectric capacitor |
| US6303391B1 (en) * | 1997-06-26 | 2001-10-16 | Advanced Technology Materials, Inc. | Low temperature chemical vapor deposition process for forming bismuth-containing ceramic films useful in ferroelectric memory devices |
| JPH10173140A (ja) | 1996-12-11 | 1998-06-26 | Texas Instr Japan Ltd | 強誘電体キャパシタの製造方法及び強誘電体メモリ装置の製造方法 |
| US6080499A (en) * | 1997-07-18 | 2000-06-27 | Ramtron International Corporation | Multi-layer approach for optimizing ferroelectric film performance |
| KR100279297B1 (ko) * | 1998-06-20 | 2001-02-01 | 윤종용 | 반도체 장치 및 그의 제조 방법 |
| US6541375B1 (en) | 1998-06-30 | 2003-04-01 | Matsushita Electric Industrial Co., Ltd. | DC sputtering process for making smooth electrodes and thin film ferroelectric capacitors having improved memory retention |
| JP2000031411A (ja) * | 1998-07-09 | 2000-01-28 | Oki Electric Ind Co Ltd | 強誘電体薄膜の製造方法 |
| US6133092A (en) * | 1998-07-24 | 2000-10-17 | Symetrix Corporation | Low temperature process for fabricating layered superlattice materials and making electronic devices including same |
| US6322849B2 (en) * | 1998-11-13 | 2001-11-27 | Symetrix Corporation | Recovery of electronic properties in hydrogen-damaged ferroelectrics by low-temperature annealing in an inert gas |
| US6545856B1 (en) | 1998-11-30 | 2003-04-08 | Interuniversitair Microelectronica Centrum (Imec) | Method of fabrication of a ferro-electric capacitor and method of growing a PZT layer on a substrate |
| JP3655113B2 (ja) * | 1998-12-28 | 2005-06-02 | シャープ株式会社 | 半導体記憶装置の製造方法 |
| KR100309818B1 (ko) * | 1998-12-30 | 2002-01-17 | 박종섭 | 페로일렉트릭램소자의축전기제조방법 |
| KR100324601B1 (ko) * | 1998-12-30 | 2002-04-17 | 박종섭 | 계면의 특성 향상을 위한 강유전체 캐패시터 제조 방법 |
| US6541806B2 (en) * | 1999-01-14 | 2003-04-01 | Symetrix Corporation | Ferroelectric device with capping layer and method of making same |
| US6316797B1 (en) * | 1999-02-19 | 2001-11-13 | Advanced Technology Materials, Inc. | Scalable lead zirconium titanate(PZT) thin film material and deposition method, and ferroelectric memory device structures comprising such thin film material |
| US6121648A (en) * | 1999-03-31 | 2000-09-19 | Radiant Technologies, Inc | Ferroelectric based memory devices utilizing hydrogen getters and recovery annealing |
| JP2000332209A (ja) * | 1999-05-21 | 2000-11-30 | Oki Electric Ind Co Ltd | Ｂｉ系強誘電体素子の製造方法 |
| JP2000349245A (ja) * | 1999-06-02 | 2000-12-15 | Sony Corp | 誘電体キャパシタおよびメモリならびにそれらの製造方法 |
| JP2001144263A (ja) * | 1999-11-11 | 2001-05-25 | Tokyo Ohka Kogyo Co Ltd | 誘電体素子および誘電体素子の製造方法 |
| US6682772B1 (en) * | 2000-04-24 | 2004-01-27 | Ramtron International Corporation | High temperature deposition of Pt/TiOx for bottom electrodes |
-
2000
- 2000-12-20 US US09/742,204 patent/US6887716B2/en not_active Expired - Lifetime
-
2001
- 2001-08-16 EP EP01119817A patent/EP1217658A3/en not_active Withdrawn
- 2001-08-28 KR KR1020010052120A patent/KR100753574B1/ko not_active IP Right Cessation
- 2001-10-30 TW TW090126940A patent/TWI293508B/zh active
- 2001-12-18 CN CNB011437197A patent/CN1193422C/zh not_active Expired - Fee Related
- 2001-12-18 JP JP2001385106A patent/JP4194269B2/ja not_active Expired - Fee Related
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004207304A (ja) * | 2002-12-24 | 2004-07-22 | Seiko Epson Corp | セラミックス膜の製造方法および強誘電体キャパシタの製造方法、ならびにセラミックス膜、強誘電体キャパシタおよび半導体装置 |
| JP4609621B2 (ja) * | 2002-12-24 | 2011-01-12 | セイコーエプソン株式会社 | 強誘電体キャパシタの製造方法 |
| US7892916B2 (en) | 2004-12-03 | 2011-02-22 | Fujitsu Semiconductor Limited | Semiconductor device and fabricating method thereof |
| US7622346B2 (en) | 2006-02-20 | 2009-11-24 | Fujitsu Microelectronics Limited | Method for forming ferroelectric capacitor and method for fabricating semiconductor device |
| US20080061331A1 (en) * | 2006-09-12 | 2008-03-13 | Fujitsu Limited | Semiconductor device and manufacturing method thereof |
| JP2008071825A (ja) * | 2006-09-12 | 2008-03-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US8344434B2 (en) | 2006-11-14 | 2013-01-01 | Fujitsu Semiconductor Limited | Semiconductor device having ferroelectric capacitor |
| US7897413B2 (en) | 2006-11-14 | 2011-03-01 | Fujitsu Semiconductor Limited | Methods of making a ferroelectric memory device having improved interfacial characteristics |
| US7960228B2 (en) | 2006-11-14 | 2011-06-14 | Fujitsu Semiconductor Limited | Methods of making a ferroelectric memory device having improved interfacial characteristics |
| US8338249B2 (en) | 2007-02-21 | 2012-12-25 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same having improved polarization reversal characteristic |
| JP2008205235A (ja) * | 2007-02-21 | 2008-09-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US8405188B2 (en) | 2007-02-28 | 2013-03-26 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the semiconductor device |
| US8664011B2 (en) | 2007-02-28 | 2014-03-04 | Fujitsu Limited | Semiconductor device and method of manufacturing the semiconductor device |
| US7605007B2 (en) * | 2007-03-09 | 2009-10-20 | Fujitsu Microelectronics Limited | Semiconductor device and method of manufacturing the same |
| US8390045B2 (en) | 2007-03-20 | 2013-03-05 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing same |
| US8609440B2 (en) | 2007-03-20 | 2013-12-17 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing same |
| US8629487B2 (en) | 2007-03-20 | 2014-01-14 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing same |
| JP2009105228A (ja) * | 2007-10-23 | 2009-05-14 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
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