KR100753574B1 - 강유전성 메모리 집적 회로용 고품질 ｐｚｔ막의 제조 방법 - Google Patents

강유전성 메모리 집적 회로용 고품질 ｐｚｔ막의 제조 방법 Download PDF

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Abstract

집적 회로의 강유전성 커패시터 소자의 제조 방법은, 바람직하게는 귀금속으로 이루어진 전기 도전성 하부 전극층의 퇴적 단계를 포함한다. 하부 전극은 강유전성 유전 재료층으로 피복된다. 강유전성 유전체는 귀금속 산화물을 구성하는 제2 전극층을 퇴적하기 전에 제1 어닐링으로 열처리된다. 전기 도전성 상부 전극층의 퇴적은 제2 어닐링에 의한 강유전성 유전 재료층 및 상부 전극층의 어닐링을 수반한다. 제1 및 제2 어닐링은 급속 열처리(RTA)에 의해 수행된다.
강유전성 저장 커패시터, 상부 전극층, 하부 전극층, 캡슐층, 팔라듐

Description

강유전성 메모리 집적 회로용 고품질 ＰＺＴ막의 제조 방법{PROCESS FOR PRODUCING HIGH QUALITY PZT FILMS FOR FERROELECTRIC MEMORY INTEGRATED CIRCUITS}
도 1은 본 발명에 따라 제조된 CMOS 회로의 강유전성 커패시터의 단면도.
도 2는 제1 RTA 어닐링과, PZT의 에칭 및 노 복원 어닐링을 수반하는 제2 RTA 어닐링 간의 상부 전극층의 퇴적을 도시하는 공정 흐름도.
도 3은 제1 RTA 어닐링 다음에 상부 전극층을 퇴적하고, PZT의 에칭 후에 제2 어닐링을 수행하는 대체 공정을 도시하는 공정 흐름도.
도 4는 제1 RTA 어닐링 다음에 상부 전극층을 퇴적하고, PZT의 에칭 및 캡슐층의 퇴적 후에 제2 RTA 어닐링을 수행하는 대체 공정을 도시하는 공정 흐름도.
도 5는 제1 RTA 어닐링 다음에 상부 전극층을 퇴적하고, PZT의 에칭, 캡슐층의 퇴적, 및 캡슐층 및 하부 전극층의 마스킹 및 에칭 후에 제2 RTA 어닐링을 수행하는 대체 공정을 도시하는 공정 흐름도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 열산화층
102 : 접착층
104 : 하부 전극층
106 : PZT 납 풍부층
108 : PZT 벌크층
110 : IrOx 상부 전극층
112 : 캡슐층
본 발명은 강유전성 메모리 집적 회로 공정에 관한 것으로, 특히 강유전성 메모리 집적 회로에서의 강유전성 커패시터의 유전층 및 전극층을 형성하는 퇴적 방법 및 어닐링 공정 단계에 관한 것이다.
표준적인 다이내믹 랜덤 액세스 메모리(DRAM) 및 스태틱 랜덤 액세스 메모리(SRAM) 장치는 전원이 꺼지면 기억된 데이터가 소실되기 때문에 휘발성 메모리 장치라고 간주된다. 불휘발성 메모리 장치들은 전원의 소실에도 불구하고 데이터를 유지할 수 있다.
현재에는, EEPROM, 및 플래시 EEPROM 불휘발성 메모리 장치가 주요 시장을 이루고 있다. 이들 장치들은 밀리초 정도의 기록 시간을 갖기 때문에 기록이 느린 경향이 있는 반면에, 판독 시간은 일반적으로 1나노초 내지 1마이크로초 범위이다. 플래시 EEPROM의 블럭 소거 특성과 함께, 판독과 기록 시간 간의 큰 차이는 몇몇 시스템들의 설계를 복잡하게 한다. 데이터 보유용 베터리 백업 전력을 갖는 CMOS SRAM 또는 DRAM은 불휘발성 메모리에서 대칭적인 고속의 판독 및 기록 시간을 제공 할 수 있지만, 고가이고, 배터리가 필요하며, 시스템 수명이 제한되거나 배터리 교환이 필요하다.
강유전성 랜덤 액세스 메모리(FRAM)는 1마이크로초 이하의 판독 및 기록 시간용 전위를 갖는 불휘발성 메모리 기술인 것이 공지되어 있다. CMOS 어드레싱, 선택, 및 제어 논리와 집적되는 메모리 소자인 납 지르코늄 티타네이트(PZT) 강유전성 저장 커패시터에 기초한 FRAM 불휘발성 메모리 장치들이 당 분야에 공지되어 있고, 상용화되고 있다. PLZT는 어느 정도의 납이 란타늄으로 대치된 란타늄 도핑 형태의 PZT로서, 본 특허의 목적을 위해 용어 PZT는 PLZT를 포함한다. PZT는 강유전성 유전 특성을 향상시키기 위해 부가적으로 스트론튬 및 칼슘으로 도핑될 수도 있는 것이 공지되어 있다. 스트론튬 비스무스 탄탈레이트(SBT) 유전체를 갖는 강유전성 저장 커패시터가 또한 당 분야에 공지되어 있다. 본 특허의 목적을 위해 용어 강유전성 유전체는 PZT와 SBT 재료 양쪽을 포함한다.
현재 가용한 장치보다도 작은 장치 구조와 작은 강유전성 저장 커패시터들을 갖는 FRAM 장치는 저가로 보다 큰 속도 및 저장 밀도를 제공할 것이다. 이러한 FRAM 장치들을 제조하려면, CMOS 어드레싱 및 제어 논리와 집적되는 강유전성 저장 커패시터를 보다 향상되고 균일하며 고품질로 제조할 필요가 있다.
종래의 몇몇 FRAM 장치들은 반복 동작으로 열화되는 강유전성 저장 커패시터들과 합체되는 것이 공지되어 있고, 이것이 피로 열화(fatigue degradation)로 알려져 있다. 몇몇의 종래 FRAM 장치들은 피로 열화를 극복하기 위한 복잡한 회로와 합체되어, 장치의 설계를 복잡하게 한다. 향상된 고품질의 강유전성 저장 커패시터들은 복잡한 회로의 필요없이 피로 열화로부터 손상되지 않는 FRAM 장치의 제조를 또한 허용할 수도 있다고 예상된다.
FRAM 장치의 강유전성 저장 커패시터는 강유전성 유전층으로서 기능하는 대부분의 경우 PZT 또는 SBT인 강유전층과 인터페이스된 하부 전극을 갖는다. 강유전층은 통상 하부 전극의 상부에 퇴적되고, 상부 전극은 강유전층의 상부에 퇴적된다. 각 층은 각 커패시터의 사이즈 및 위치를 획정하도록 마스크되고 에칭된다. 보호층은 최종의 커패시터 위에 형성된다. 이 층은 각 커패시터를 각 메모리 셀마다의 다른 구성 요소 및 CMOS 어드레싱, 선택 및 집적 회로의 제어 논리 등의 다른 구성 요소에 접속할 수 있도록 마스크되고 에칭된다.
"Multi-Layer Approach for optimizing Ferroelectric Film Performance"의 제목으로 미국 콜로라도주 콜로다도 스프링스에 주재한 Ramtron International Corporation에 양도된 미국 특허 제6,090,443호에는 강유전성 저장 커패시터의 강유전성 유전체를 제조하는 종래의 공정이 개시되어 있고, 여기서 참조로 구체화하여 기술한다. 이 공정은 하부 전극층의 퇴적 후에 모두 수행되는 2단계의 급속 열처리(RTA)를 포함하는 다음과 같은 단계들을 포함한다:
금속성 하부 전극층의 스퍼터 퇴적.
납 풍부 PZT 핵형성층의 스퍼터 퇴적.
벌크 PZT층의 스퍼터 퇴적.
납 풍부 PZT 캡층의 선택적 스퍼터 퇴적. PZT 핵형성, 벌크, 및 캡층들은 스핀-온 공정에 의해 교대로 퇴적될 수 있고, 칼슘 및 스트론튬이 도핑된다.
90초동안 625℃로 하부 전극 인터페이스에서 금속간 상(phases)을 형성하기 위해, 퇴적된 PZT를 아르곤 분위기에서 RTA로 어닐링 (RTA는 AG 히트 펄스(heat pulse) 410 RTA 장치로 수행됨).
20초 동안 750℃로 PZT를 결정화하기 위해, 퇴적된 PZT를 산소 분위기에서 RTA로 어닐링.
상부 전극층 퇴적.
테스트하기 전에 1시간동안 650℃로 최종의 구조를 노 열처리(furnace annealing).
상기 미국 특허 제6,090,443호의 공정은 종래 기술보다 향상된 PZT막을 제조할 수 있지만, PZT 품질 및 공정의 복잡성을 개선할 여지가 아직 남아 있었다.
본 발명의 상기한 특징 및 그 외의 특징, 실용성 및 이점들은 첨부된 도면에 도시된 바와 같이 본 발명의 바람직한 실시예의 다음과 같은 보다 구체적인 설명으로부터 명백해질 것이다.
강유전성 메모리 장치용 고 품질의 PZT 강유전성 저장 커패시터들은 다음의 공정에 의해 형성된다:
부분 처리된 CMOS 집적 회로 웨이퍼 상에 플래티늄(Pt) 하부 전극층을 퇴적하는 공정.
납 풍부 PZT 핵형성층을 스퍼터 퇴적하는 공정.
벌크 PZT층을 스퍼터 퇴적하는 공정. PZT 핵형성층 및 벌크층은 스핀-온 공정에 의해서도 퇴적될 수 있고, 란타늄, 칼슘 및 스트론튬이 도핑된다.
대안으로, 단일의 PZT층이 퇴적될 수도 있다.
약 90초 동안 약 575℃로 페로브스카이트 상을 형성하기 위해, 퇴적된 PZT를 아르곤 분위기에서 RTA로 어닐링하는 공정. 아르곤 내에 산소가 5% 존재하는 분위기가 대기압에서 이용된다. 이 단계가 제1 PZT 어닐링이다.
이리듐 산화물(IrOx)의 상부 전극층을 퇴적하는 공정. 이 단계는 제1 PZT 어닐링 중에 발생하는 실질적인 수축이 IrOx층을 붕괴시킬 수 있기 때문에 제1 PZT 어닐링 다음에 수행되어야 한다.
약 20초 동안 약 750℃로 PZT의 결정화를 완료하기 위해, 퇴적된 PZT 및 상부 전극층을 아르곤 산소 분위기에서 RTA로 함께 어닐링하는 공정. 이것이 제2 PZT 어닐링이고, 약간의 산소를 갖는 아르곤 환경에서 수행된다.
상부 전극층, 재결정화 PZT 및 하부 전극층의 불필요한 부분을 제거하기 위해, 당 분야에서 공지된 바와 같이 포토마스킹 및 에칭하는 공정.
보호층을 퇴적하는 공정.
최종의 강유전성 저장 커패시터와 다른 회로 소자들을 접속하기 위해, 보호층을 포토마스킹 및 에칭하는 공정.
퇴적된 PZT와 상부 전극층을 함께 RTA로 어닐링하여 PZT의 결정화를 완료하는 단계 전에 퇴적한 경우, 상부 전극층은 PZT층을 보호하고 고품질의 PZT층의 제조를 도모한다.
그러나, 퇴적된 PZT와 상부 전극층을 함께 RTA로 어닐링하는 단계가 산소의 높은 분압을 갖는 가스 혼합으로 수행된 경우, 상부 전극층 상에 노드들이 형성된다. 이들 노드들은 이후의 처리 단계를 방해하는 전위를 갖기 때문에, 이들의 형성을 방지하는 것이 바람직하다. 퇴적된 PZT와 상부 전극층을 RTA로 함께 어닐링하는 단계가 아르곤 가스 등의 불활성 분위기에서 약 1%의 산소의 가스 혼합으로 수행된 경우, 이들 노드들의 형성이 억제된다.
따라서 제2 어닐링 이전의 상부 전극층의 퇴적은 고품질의 강유전성 커패시터의 제조에 기여한다.
또한, 퇴적된 PZT와 상부 전극층을 함께 RTA로 어닐링하는 단계가 상부 전극층의 포토마스킹 및 에칭 후에 수행되는 대체 공정은 양질의 강유전성 커패시터를 제조할 수 있다. 또한, 퇴적된 PZT와 상부 전극층을 함께 RTA로 어닐링하는 단계가 보호층을 퇴적하고 선택적으로 마스킹 및 에칭한 후까지 더욱 지연되는 대체 공정은 양질의 강유전성 커패시터를 제조할 수 있다.
도 1 및 도 2를 참조하면, 강유전성 커패시터는 통상 부분 마감된 CMOS 집적 회로 웨이퍼의 열산화층(100)의 상부에 성장된다. 이 산화층 상에는, 50 내지 200Å, 바람직하게는 200Å 두께의 티타늄층이 스퍼터링된다(200). 이 티타늄층은 산소 분위기에서 10분 내지 1시간동안 300 내지 700℃, 바람직하게는 700℃로 산화되어, 접착성을 향상시키는 이산화 티타늄의 접착층(102)을 형성함으로써, 다음과 같은 층들의 박리를 방지한다.
산화된 티타늄 접착층(102) 상에는 500 내지 2500Å, 최적의 전극 품질을 위 해 바람직하게는 1000Å 두께의 플래티늄 하부 전극층(104)이 스퍼터링된다(202). 최적의 전극 품질 및 다음의 PZT층들의 최적 품질을 위해, 이 층은 450 내지 600℃의 기판 온도로 DC 스퍼터링에 의해 퇴적된다. 본 출원의 목적을 위해, 귀금속은 플래티늄, 이리듐, 팔라듐, 또는 플래티늄, 이리듐 및 팔라듐과 주기율표가 동일한 영역에 있는 원소로 대부분 이루어진 다른 금속이다.
다음에, 란타늄이 도핑된 하나 이상의 PZT 강유전성 유전층들이 퇴적된다. 이는 소망하는 전기 특성을 얻기 위해 바람직하게는 칼슘과 스트론튬 도펀트로 변형된 PZT의 약 1800Å 두께의 단일층일 수도 있다. 선택적으로, 약 150Å 두께의 납이 풍부하고 란타늄이 도핑된 PZT 강유전성 박막(106)이 스퍼터링되고(204), 란타늄은 칼슘과 스트론튬 도펀트로 도핑되어 변형되는 것이 바람직하다. 퇴적될 때 PZT는 PZT의 화학량론비(stoichiometric ratio)의 1.05 ∼ 1.3배의 납 조성을 갖는다. 이 납 풍부층은 대략 1650Å 두께의 또 다른 스퍼터링된(206) 벌크 PZT층(108)으로 토핑(topping)되어, PZT의 총 두께가 약 1800Å으로 된다. PZT 퇴적은 대략 25℃의 온도를 갖는 기판 상의 RF 스퍼터링에 의해 수행되는 것이 바람직하다. 또한, PZT 퇴적은 고상 디바이스 및 매터리얼의 1999년도 국제 회의 확태 초록집 (the Extended Abstracts of the 1999 International Conference on Solid State Devices and Materials, Tokyo, 1999)의 페이지 400-401에 기술되어 있는 바와 같이 솔-겔법에 의해 수행될 수도 있다.
다음에, PZT가 60초 내지 120초 바람직하게는 90초동안 525℃와 600℃ 사이 바람직하게는 약 575℃의 온도로 급속 열처리(RTA)에 의해 어닐링된다(208). 이 어닐링은 저진공, 또는 대부분의 불활성 가스 분위기에서 실시되어, 대기보다 산소가 적다. 이 어닐링에 사용된 분위기는 1 기압의 10% 이하의 산소 분압을 함유한다. 대기압에서 아르곤에 대략 5%의 O2의 혼합이 성공적으로 사용된다. 여기서, 이 단계는 제1 단 어닐링, 또는 결정화 어닐링으로서 참조된다.
본 출원의 목적을 위해, 희유 가스는 헬륨, 아르곤, 네온, 또는 유사한 특성을 가지며 주기율표에서 유사하게 배치된 임의의 다른 가스들이다. 용어 불활성 가스란 어닐링 조건에서 집적 회로의 표면과 충분히 화학적으로 반응하지 못하는 임의의 가스를 말하고, 희유 가스를 포함한다. 저진공은 불활성 가스, 공기, 및/또는 1 기압보다 상당히 적은 총 압력에서의 산소를 함유하는 가스 혼합 상태를 포함한다.
다음에, 부분 어닐링된 PZT가 500 내지 2000Å, 바람직하게는 1500Å 두께의 스퍼터링된(210) 비정질 이리듐 산화물(IrOx) 상부 전극층(110)으로 캐핑(capping)된다. 이 전극은 실온에서 기판 상에 DC 스퍼터링에 의해 퇴적된다. 본 출원의 목적을 위해, 귀금속 산화물은 여기서 정의된 바와 같이 플래티늄 및 이리듐 산화물을 포함하는 귀금속의 산화물이다. 이리듐 산화물은 IrOx 상부 전극층이 제2 어닐링 및 이후의 처리 단계 중에 PZT층을 효율적으로 밀봉하여 보호하기 때문에 상부 전극층으로서 특히 효과적이고, 따라서 다른 것보다 완성된 강유전성 커패시터 내에 고 품질의 PZT층을 제조한다.
상부전극층(110)을 스퍼터링한(210) 후에, 상부 전극층 및 하지 PZT가 PZT의 그레인 성장을 완료하는 데 충분한 온도 및 기간 동안 급속 열처리에 의해 함께 어닐링된다(212). 이 어닐링은 625℃ 이상의 온도에서 수행되고, 일반적으로 700 내지 750℃에서 수행된다. 대략 20초 동안 725℃의 온도에서 양호한 결과물을 얻는다. 어닐링 공정의 과잉 변동을 피하기 위해서는 10초보다 긴 어닐링 시간이 필요하고, 40초 미만이 바람직하며, 그 이상의 어닐링은 불필요하다. 여기서, 이 단계를 제2 어닐링, 또는 그레인 성장 어닐링이라고 부른다. 제2 어닐링은 분위기의 5%보다 적은, 바람직하게는 분위기의 대략 1%의 산소 분압을 갖는 가스 혼합으로 수행된다. 이 분압은 실압에서 불활성 가스와 1% 산소의 혼합을 통해 얻는 것이 바람직하지만, 저진공이 또한 사용될 수도 있다. 사용된 불활성 가스는 아르곤을 포함하지만, 희유 가스인 네온 및 헬륨을 포함하는 다른 불활성 가스가 제공될 수도 있다.
도 2의 공정에서는, IrOx 상부 전극층 상에 노드들이 형성되는 특정 범위보다도 상당히 큰 분압에서의 제2 어닐링 중에 산소가 존재한다. 이들 노드들은 장치의 또 다른 처리를 방해하는 전위를 갖는다.
상술한 공정은 하부 전극층, 강유전성 유전층, 및 상부 전극층 사이에 양호하게 구획된 인터페이스를 생성한다. 특히, 강유전성 유전층은 통상 주상(柱狀) 구조를 갖는 명백히 구획된 그레인들을 나타내고 있다.
다음에, 상부 전극층 및 PZT층을 마스킹 및 에칭하여(214) 당 분야에 공지된 바와 같이 개개의 강유전성 커패시터들을 획정한다.
다음에, 500 내지 700℃의 온도 범위, 바람직하게는 1시간동안 650℃에서, 에칭 대미지 복원 노 열처리(216)가 표준 FRAM 공정으로서 수행된다.
그 후, PZT, 알루미늄 산화물, 또는 당 분야에 공지된 다른 재료들을 포함할 수 있는 캡슐층(112)이 퇴적된다(218). 하부 전극층을 마스크 및 에칭하기 위해 당 분야에 공지된 바와 같이 공정을 계속하여(220), 캡슐층 내의 컨택트 홀을 마스크 및 에칭한다. 공정은 또한 통상의 CMOS 집적 회로의 상호 접속 유전층, 보호층 및 금속화층을 계속해서 퇴적, 마스크 및 에칭하여, 최종의 강유전성 커패시터와 회로의 다른 구성 요소들을 상호 접속하여 강유전성 RAM 집적 회로를 제조한다.
대체 공정으로서, 도 3에서 접착층을 스퍼터링 및 산화하고(200), 하부 전극층을 스퍼터링하며(202), 하나 이상의 PZT 강유전성 재료를 스퍼터링하고(204), 제1 RTA 어닐링을 수행하며(206), IrOx 상부 전극층을 스퍼터링하는(208) 초기 처리 단계는 도 2의 공정의 초기 처리 단계와 동일하다. 이 대체 공정에서는, IrOx 상부 전극층을 스퍼터링하는 단계(208)가 제2 RTA 어닐링을 수반하는 것이 아니라 상부 전극층 및 PZT층의 영역을 구획하기 위한 마스킹 및 에칭 단계(300)를 수반한다. 이들 마스킹 및 에칭 단계가 제2 RTA 어닐링(302)을 수반한다.
이 제2 RTA 어닐링(302), 또는 그레인 성장 어닐링은, PZT의 그레인 성장을 완료하는 데 충분한 온도 및 기간동안 상부 전극층 및 하지 PZT를 함께 급속 열처리로 어닐링한다. 이 어닐링은 625℃보다 높은 온도, 일반적으로 700 내지 750℃의 온도에서 수행된다. 대략 20초동안 725℃의 온도에서 양호한 결과물을 제조한다. 어닐링 공정의 과잉 변동을 피하기 위해서는 10초보다 긴 어닐링 시간이 필요하고, 40초 미만이 바람직하고, 그 이상의 어닐링은 불필요하다.
도 3의 대체 공정에 따르면, 도 2의 공정의 에칭 대미지 복원 어닐링(216)이 더 이상 필요하지 않아 생략될 수 있다. 따라서, 제2 RTA 어닐링(302)은 캡슐층의 스퍼터링(304)과, 도 2의 공정과 같이 프로세싱 계속(306)을 수반한다. 캡슐층은 알루미늄 산화물 또는 PZT를 포함할 수도 있다.
도 4의 제2 대체 공정에서는, 접착층을 스퍼터링 및 산화하고(200), 하부 전극층을 스퍼터링하며(202), 하나 이상의 PZT 강유전성 재료층을 스퍼터링하고(204), 제1 RTA 어닐링(206)을 수행하며, IrOx 상부 전극층을 스퍼터링하고(208), 상부 전극층과 PZT층을 마스킹 및 에칭하는(300) 초기 처리 단계는 도 3의 공정의 초기 처리 단계와 동일하다.
이들 마스킹 및 에칭하는 단계는 개재되는 어닐링없이 캡슐층의 스퍼터 퇴적(400)과, 제2 RTA 어닐링(402)을 수반한다.
이 제2 RTA 어닐링(402), 또는 그레인 성장 어닐링은, PZT의 그레인 성장을 완료하는 데 충분한 온도 및 기간동안 상부 전극층 및 하지 PZT를 함께 급속 열처리로 어닐링한다. 이 어닐링은 625℃보다 높은 온도, 일반적으로 700 내지 750℃의 온도에서 수행된다. 대략 20초동안 725℃의 온도에서 양호한 결과물을 제조한다. 어닐링 공정의 과잉 변동을 피하기 위해서는 10초보다 긴 어닐링 시간이 필요하고, 40초 미만이 바람직하고, 그 이상의 어닐링은 불필요하다.
도 4의 대체 공정에 따르면, 도 2의 공정의 에칭 대미지 복원 어닐링(216)이 더 이상 필요하지 않아 생략될 수 있다. 따라서, 제2 RTA 어닐링(402)은 캡슐층(112) 및 하부 전극층(104)의 마스킹 및 에칭(404)을 수반한다. 이들 단계 는 종래의 에칭 복원 오븐 어닐링(406)을 수반하고, 도 2의 공정과 같이 컨택트 및 높은 상호 접속층의 프로세싱을 계속한다(408).
도 5의 제3 대체 공정에서는, 접착층을 스퍼터링 및 산화하고(200), 하부 전극층을 스퍼터링하며(202), 하나 이상의 PZT 강유전성 재료층을 스퍼터링하고(204), 제1 RTA 어닐링을 수행하며(206), IrOx 상부 전극층을 스퍼터링하고(208), 상부 전극층과 PZT층을 마스킹 및 에칭하며(300), 캡슐층(112)을 스퍼터링하는(400) 초기 처리 단계는 도 4의 공정의 초기 처리 단계와 동일하다.
도 5의 공정에서는, 캡슐층(112)을 스퍼터링하는 단계(400)가 당 분야에 공지된 바와 같이 캡슐층(112) 및 하부 전극층(104)의 마스킹 및 에칭(500)을 수반한다.
이들 마스킹 및 에칭하는 단계(300 및 500)는 제2 RTA 어닐링(502)을 수반한다.
이 제2 RTA 어닐링(502), 또는 그레인 성장 어닐링은, PZT의 그레인 성장을 완료하는 데 충분한 온도 및 기간동안 상부 전극층 및 하지 PZT를 함께 급속 열처리로 어닐링한다. 이 어닐링은 625℃보다 높은 온도, 일반적으로 700 내지 750℃의 온도에서 수행된다. 대략 20초동안 725℃의 온도에서 양호한 결과물을 제조한다. 어닐링 공정의 과잉 변동을 피하기 위해서는 10초보다 긴 어닐링 시간이 필요하고, 40초 미만이 바람직하고, 그 이상의 어닐링은 불필요하다.
도 5의 대체 공정에 따르면, 도 2의 공정의 에칭 대미지 복원 어닐링(216)이 더 이상 필요하지 않아 생략된다. 마찬가지로, 도 2, 3 및 4의 공정에서 필요한 에칭 복원 어닐링(406)도 필요하지 않으므로, 생략된다. 제2 RTA 어닐링(502)은 여기에 기술되어 있는 다른 대체 공정들과 마찬가지로 컨택트 및 높은 상호 접속층의 프로세싱을 수반한다(504).
플래티늄의 전기 도전성 하부 전극층과 이리듐 산화물의 전기 도전성 상부 전극층을 참조하여 공정들을 설명했지만, 이리듐 및 이와 유사한 귀금속들을 포함하는 적어도 수개의 다른 금속 및 비금속 전기 도전성 물질들이 동작가능한 강유전성 커패시터 하부 전극들을 형성할 수도 있다. 마찬가지로, 적어도 수개의 다른 귀금속 산화물이 동작가능한 강유전성 커패시터 상부 전극을 형성할 수도 있다. 그러나, 하부 전극 및 상부 전극층은 이들 층들이 퇴적된 후에 수행되는 급속 열처리 단계의 온도보다도 높은 융점을 갖는 것이 요망된다.
각종의 층들의 스퍼터 퇴적을 참조하여 공정을 설명했지만, 이 공정은 각종의 층들에 적합하고 당 분야에 공지된 화학 기상 증착(CVD) 또는 용액 화학 퇴적(solution chemistry deposition)(스핀-온) 기술을 포함하는 다른 퇴적 방법으로 수행될 수 있다.
여기서 이용된 급속 열처리(RTA)는 적외선 조사로 노출되는 물체의 적어도 한 표면을 열적으로 가열하는 열처리 기술이고, 이 조사는 가열 램프 또는 레이저에 의해 생성된다.
바람직한 실시예를 참조하여 본 발명을 도시 및 기술했지만, 본 발명의 사상 및 범주를 이탈하지 않고서 형태 및 상세의 각종의 다른 변경이 이루어질 수 있음은 당 분야에 숙련된 자에게는 자명할 것이다.
상술한 바와 같이 본 발명에 따르면, 강유전성 메모리 장치용 PZT 강유전성 저장 커패시터들을 고 품질로 제조할 수 있다.

Claims (26)

  1. 집적 회로의 강유전성 커패시터 소자의 제조 방법에 있어서,
    전기 도전성 하부 전극층을 퇴적하는 단계;
    강유전성 유전 재료층을 퇴적하는 단계;
    제 1 온도에서 페로브스카이트 상을 형성하도록 제1 어닐링으로 상기 강유전성 유전 재료층을 열처리하는 단계;
    전기 도전성 상부 전극층을 퇴적하는 단계; 및
    상기 강유전성 유전 재료층을 상기 제 1 온도보다 높은 제 2 온도에서 제2 어닐링으로 열처리하는 단계
    를 포함하고,
    상기 제2 어닐링은 상기 강유전성 재료층을 주상 구조를 갖는 그레인으로 변경시키고, 급속 열처리에 의해 수행되며, 상기 전기 도전성 상부 전극층을 퇴적하는 단계 이후에 수행되는 강유전성 커패시터 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 전기 도전성 하부 전극층은 귀금속을 포함하는 강유전성 커패시터 소자의 제조 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 강유전성 유전층은 PZT를 포함하는 강유전성 커패시터 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 전기 도전성 상부 전극층은 귀금속 산화물을 포함하는 강유전성 커패시터 소자의 제조 방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 집적 회로의 강유전성 커패시터 소자의 제조 방법에 있어서,
    귀금속을 포함하는 전기 도전성 하부 전극층을 퇴적하는 단계;
    강유전성 유전 재료층을 퇴적하는 단계;
    제 1 분압에서 산소를 포함하는 분위기에서 페로브스카이트 상을 형성하도록 제1 어닐링으로 상기 강유전성 유전 재료층을 열처리하는 단계;
    귀금속 산화물을 포함하는 전기 도전성 상부 전극층을 퇴적하는 단계; 및
    상기 강유전성 유전 재료층을 제2 어닐링으로 열처리하는 단계
    를 포함하고,
    상기 제2 어닐링은 상기 강유전성 재료층을 주상 구조를 갖는 그레인으로 변경시키고, 상기 제 1 분압 보다 낮은 제 2 분압을 갖는 산소를 포함한 환경에서 수행되며, 상기 전기 도전성 상부 전극층을 퇴적하는 단계 이후에 수행되는 강유전성 커패시터 소자의 제조 방법.
  13. 삭제
  14. 삭제
  15. 제12항에 있어서,
    상기 제1 어닐링은 1 기압의 10% 미만의 분압을 갖는 산소를 포함하는 분위기에서 수행되는 강유전성 커패시터 소자의 제조 방법.
  16. 삭제
  17. 제15항에 있어서,
    상기 제1 어닐링은 산소와 불활성 가스의 혼합물을 포함하는 분위기에서 수행되는 강유전성 커패시터 소자의 제조 방법.
  18. 제12항에 있어서,
    상기 제2 어닐링은 1 기압의 5% 미만의 분압에서 산소의 분압을 포함하는 분위기에서 수행되는 강유전성 커패시터 소자의 제조 방법.
  19. 삭제
  20. 삭제
  21. 제18항에 있어서,
    캡슐층을 퇴적하는 단계를 더 포함하며,
    상기 제2 어닐링은 상기 캡슐층을 퇴적하는 단계 이후에 수행되는 강유전성 커패시터 소자의 제조 방법.
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
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