CN101636836B - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置，包括基板和形成在所述基板上的铁电电容器，所述铁电电容器包括下部电极、形成在所述下部电极上的铁电膜和形成在所述铁电膜上的上部电极，所述上部电极包括：第一层，由化学计量组成使用组成参数x1以化学式AOx1表示且实际的组成使用组成参数x2以化学式AOx2表示的氧化物构成；第二层，形成在所述第一层上，由化学计量组成使用组成参数y1以化学式BOy1表示且实际的组成使用组成参数y2以化学式BOy2表示的氧化物构成；金属层，形成在所述第二层上；所述第二层的氧化比例高于所述第一层的氧化比例，所述组成参数x1、x2、y1和y2间的关系满足y2/y1＞x2/x1，在所述第二层上并在与所述金属层的界面上形成由氧化比例更高的化学计量组成的界面层。

Description

半导体装置及其制造方法 
技术领域
本发明涉及一种半导体装置，特别涉及具有铁电电容器的半导体装置及其制造方法。 
背景技术
铁电存储器是电压驱动的非易失半导体存储器元件，具有动作快速、电消耗少、并且即使切断电源所存储的信息也不消失的优良的特性。铁电存储器已经被应用于IC卡和便携式电子设备上。 
典型的FeRAM具有铁电膜被一对电极夹持的铁电电容器，根据电极间的施加电压而在所述铁电电容器中引起极化，从而存储信息。这样以极化的形式写入铁电膜中的信息即使除去施加电压也能够被保持。 
在该铁电电容器中，如果使施加电压的极性反转则自发极化的极性也反转。因此，通过检测该自发极化，能够读取所写入的信息。FeRAM与闪存器相比，能够在低电压下动作，从而能够在低电力下高速写入信息。 
在该FeRAM中，为了恢复因伴随在非氧化环境中的处理引起的铁电膜的特性恶化，在FeRAM的制造工序中需要反复进行在氧环境中的热处理。构成铁电电容器的铁电膜因在非氧化环境中的处理易于发生氧缺陷，由此使铁电膜的反转电荷量或者漏电流值等特性出现了恶化。因此，以往作为上部电极使用了Pt等在氧环境中也不易氧化的金属、IrOx和RuOx等导电氧化物。 
发明内容
发明要解决的问题 
但是，近年来，在FeRAM中对微细化提出了更高的要求，随之要求铁电电容器的微细化以及采用多层配线结构。随着进一步地应用于便携型信息处理装置上而要求低电压动作。 
为了使FeRAM能够在低电压下进行动作，要求构成铁电电容器的铁电膜具有大的反转电荷量QSW，但在使用多层配线结构的情况下，存在如下问 题，即，由于在形成多层配线结构的过程中使用还原环境处理或者非氧化环境处理，使已经形成的铁电电容器的特性恶化。 
更具体地说，在利用Pt膜或者Ir膜等来形成上部电极的情况下会产生如下的问题，即，在形成多层配线结构中的层间绝缘膜时使用的还原环境中的氢侵入Pt膜或Ir膜中，通过这些金属所具有的触媒作用而被活性化，被活性化了的氢将铁电电容器中的铁电膜还原。若铁电膜被还原，则铁电电容器的动作特性会显著恶化。在铁电电容器被微细化，铁电电容器中的电容器绝缘膜由已微细化的铁电膜图案构成的情况下，该铁电膜的特性恶化的问题表现得尤其明显。 
因此，以往在下面的专利文献2中提出如下技术，即，形成在铁电膜上的上部电极由结晶的第一导电氧化膜和形成在所述第一导电氧化膜上的第二导电氧化膜构成，此时，使所述第二导电氧化膜的组成形成为比所述第一导电氧化膜的组成更接近化学计量组成的组成。 
图1是表示所述专利文献2的铁电电容器的制造工序的流程图。 
参照图1，最先在步骤S1中形成下部电极，然后在步骤S2中，在所述下部电极上形成PZT膜等的铁电膜。 
进而，在其后的步骤S3中，利用溅射法在所述铁电膜上形成由氧化铱构成的第一导电氧化膜来为上部电极的一部分，接着在步骤S4中，在被调整了的氧化环境中通过进行结晶热处理而使第一导电氧化膜结晶化。 
接下来，在步骤S5中，利用溅射法在所述已结晶的第一导电氧化膜上形成由氧化铱构成的第二导电氧化膜，该第二导电氧化膜具有更高的氧化比例，接着在步骤S6中，在第二导电氧化膜上形成金属Ir等金属电极。 
但是，根据成为本申请的发明基础的研究，在该专利文献2的技术中，因为所述第二导电氧化膜低温成膜，所以在之后例如形成多层配线结构时的热处理工序中，使所述第二导电氧化膜结晶，其结果如图2所示，发现有时所述第二导电氧化膜会发生收缩而产生空隙(void)。 
参照图2得知，铁电电容器经TiAlN氧阻挡膜形成在TiN取向控制膜上，并且包括下部电极Ir、位于下部电极Ir之上的PZT铁电膜和位于PZT铁电膜之上的上部电极层，所述上部电极层是由第一导电氧化膜IrOx、第二导电氧化膜IrOy和金属Ir膜构成，其中所述第一导电氧化膜IrOx由氧化铱构成， 所述第二导电氧化膜IrOy形成在第一导电氧化膜IrOx上，同样由氧化铱构成，所述第二导电氧化膜IrOy的组成更接近化学计量组成IrO2，所述金属Ir膜形成在第二导电氧化膜IrOy上，在所述第二导电氧化膜IrOy上形成有多个空隙。另外，由于形成这样空隙的影响，在铁电膜PZT与第一导电氧化膜IrOy之间的界面上也产生空隙。另一方面，下部电极Ir与铁电膜PZT之间的界面的空隙反映了所述取向控制膜TiN之下的通孔插件(via plug)表面的凹凸，这可以通过平坦处理来消除。 
这样，当在所述第二导电氧化膜中产生大规模的空隙时会产生如下的问题，即，在形成所述金属膜Ir后进行的多层配线结构的形成工序等中，氢侵入该空隙中，使氧化铱还原，或者甚至进一步侵入到氧化铱下的铁电膜PZT中，使铁电电容器的电特性恶化。 
专利文献1：JP特开2004-273787号公报； 
专利文献2：JP专利第3661850号； 
专利文献3：JP特开2006-128274号公报； 
专利文献4：JP特开2000-91270号公报； 
专利文献5：JP特开平10-242078号公报； 
专利文献6：JP特开2001-127262号公报； 
专利文献7：JP特开2002-246564号公报； 
专利文献8：JP特开2005-183842号公报； 
专利文献9：JP特开2006-73648号公报； 
专利文献10：JP特开2006-222227号公报； 
专利文献11：JP特开2000-58525号公报； 
专利文献12：JP特开2003-197874号公报； 
专利文献13：JP特开2002-289793号公报； 
专利文献14：JP特开2003-347517号公报； 
专利文献15：JP特开2005-183842号公报。 
解决问题的手段 
一方面，本发明提供一种半导体装置，包括基板和形成在所述基板上的铁电电容器，其特征在于，所述铁电电容器包括下部电极、形成在所述下部电极上的铁电膜和形成在所述铁电膜上的上部电极，所述上部电极包括：第一层，由化学计量组成使用组成参数x1以化学式AOx1表示且实际的组成使用组成参数x2以化学式AOx2表示的氧化物构成；第二层，形成在所述第一层上，由化学计量组成使用组成参数y1以化学式BOy1表示且实际的组成使用组成参数y2以化学式BOy2表示的氧化物构成；金属层，形成在所述第二层上；其中，A、B分别为Ir、Ru、Rh、Re、Os中的任意一种；所述第二层的氧化比例高于所述第一层的氧化比例，所述组成参数x1、x2、y1和y2间的关系满足：y2/y1＞x2/x1，在所述第二层上并且在所述第二层与所述金属层之间形成有含氧比例更高的界面层。
另一方面，本发明是包括形成铁电电容器的工序的半导体装置的制造方法，其特征在于，形成所述铁电电容器的工序包括：形成下部电极的工序；在所述下部电极上堆积铁电膜的工序；在所述铁电膜上堆积第一导电氧化膜的工序；在氧化性环境中使所述第一导电氧化膜结晶的工序；在所述结晶工序后，在所述第一导电氧化膜上以微结晶状态堆积第二导电氧化膜的工序；在氧化性环境使所述第二导电氧化膜的表面结晶的工序；在第二导电氧化膜的结晶工序后，在所述第二导电氧化膜上堆积金属膜的工序。 
发明的效果 
根据本发明，通过使用具有非化学计量组成的第一导电氧化膜作为所述铁电电容器的与构成电容器绝缘膜的铁电膜接触的下层上部电极层，而使Pb从所述铁电膜扩散至所述下层上部电极层中，随之使所述铁电膜与所述下层上部电极层之间的界面变平坦，在向所述铁电电容器施加电压时，施加在所述铁电膜上的有效的电压值变大，从而使电容器特性提高。另一方面，在具有该非化学计量组成的导电膜露出在含有氢的环境中时，膜中的金属成分使氢产生活性，产生活性的氢使铁电膜的特性恶化。因此，在本发明中，在所述下层上部电极层的上部形成由具有化学计量组成或更接近化学计量组成的组成的第二导电酸膜构成的上层上部电极层，从而阻止还原气体侵入下层上部电极层中。 
此时，根据本发明，在经热处理而变为结晶状态的下层上部电极层上以微结晶状态形成上层上部电极层，接着在所述上层上部电极层上形成金属电极膜前，在氧化环境中对所述上层上部电极层进行快速热处理使其结晶，由此在其后的半导体装置的制造步骤中，即使铁电电容器受到热处理，也能够抑制在该上层上部电极层中产生空隙，例如能够解决如下的问题，即，在所 述铁电电容器上形成多层配线结构，使用的还原环境中的氢通过该空隙传递而侵入铁电电容器中，导致电特性的恶化。另外，在进行所述下层上部电极层和上层上部电极层的结晶热处理时，通过使工艺环境中的氧化气体的比例以及温度最佳化，能够抑制这些表面异常生长。 
附图说明
图1是表示现有的铁电电容器的制造工序的流程图。 
图2是用于说明本发明的课题的图。 
图3A是表示本发明第一实施方式的铁电电容器的结构的图。 
图3B是说明图3A中的铁电电容器的另外的图。 
图4是用于说明图3A中的铁电电容器的制造工序的流程图。 
图5A是用于说明图3A中的铁电电容器的制造工序的图(之一)。 
图5B是用于说明图3A中的铁电电容器的制造工序的图(之二)。 
图5C是用于说明图3A中的铁电电容器的制造工序的图(之三)。 
图5D是用于说明图3A中的铁电电容器的制造工序的图(之四)。 
图5E是用于说明图3A中的铁电电容器的制造工序的图(之五)。 
图5F是用于说明图3A中的铁电电容器的制造工序的图(之六)。 
图5G是用于说明图3A中的铁电电容器的制造工序的图(之七)。 
图5H是用于说明图3A中的铁电电容器的制造工序的图(之八)。 
图6A是表示通过图5E的工序获得的膜的表面状态的图。 
图6B是表示通过图5E的工序获得的膜的表面状态的另外的图。 
图6C是表示通过图5E的工序获得的膜的表面状态的另外的图。 
图6D是表示通过图5E的工序获得的膜的表面状态的另外的图。 
图7A是表示通过图5G的工序获得的膜的表面状态的图。 
图7B是表示通过图5G的工序获得的膜的表面状态的另外的图。 
图7C是表示通过图5G的工序获得的膜的表面状态的另外的图。 
图7D是表示通过图5G的工序获得的膜的表面状态的另外的图。 
图7E是表示通过图5G的工序获得的膜的表面状态的另外的图。 
图7F是表示通过图5G的工序获得的膜的表面状态的另外的图。 
图8A是表示X射线衍射图案随着图5E的热处理工序而变化的图。 
图8B是表示X射线衍射图案随着图5G的热处理工序而变化的图。 
图8C是表示X射线衍射图案随着图5G的热处理工序而变化的图。 
图8D是表示X射线衍射图案随着图5G的热处理工序而变化的图。 
图9A是表示图3A中的铁电电容器的电特性的图。 
图9B是表示图3A中的铁电电容器的电特性的图。 
图10是表示图3A中的铁电电容器的电气特性的图。 
图11A是用于说明本发明第二实施方式的铁电存储器的制造工序的图(之一)。 
图11B是用于说明本发明第二实施方式的铁电存储器的制造工序的图(之二)。 
图11C是用于说明本发明第二实施方式的铁电存储器的制造工序的图(之三)。 
图11D是用于说明本发明第二实施方式的铁电存储器的制造工序的图(之四)。 
图11E是用于说明本发明第二实施方式的铁电存储器的制造工序的图(之五)。 
图11F是用于说明本发明第二实施方式的铁电存储器的制造工序的图(之六)。 
图11G是用于说明本发明第二实施方式的铁电存储器的制造工序的图(之七)。 
图11H是用于说明本发明第二实施方式的铁电存储器的制造工序的图(之八)。 
图11I是用于说明本发明第二实施方式的铁电存储器的制造工序的图(之九)。 
图11J是用于说明本发明第二实施方式的铁电存储器的制造工序的图(之十)。 
图11K是用于说明本发明第二实施方式的铁电存储器的制造工序的图(之十一)。 
图11L是用于说明本发明第二实施方式的铁电存储器的制造工序的图(之十二)。 
图11M是用于说明本发明第二实施方式的铁电存储器的制造工序的图(之十三)。 
图11N是用于说明本发明第二实施方式的铁电存储器的制造工序的图(之十四)。 
图11O是用于说明本发明第二实施方式的铁电存储器的制造工序的图(之十五)。 
图11P是用于说明本发明第二实施方式的铁电存储器的制造工序的图(之十六)。 
图11Q是说明本发明第二实施方式的铁电存储器的制造工序的图(之十七)。 
图11R是用于说明本发明第二实施方式的铁电存储器的制造工序的图(之十八)。 
图11S是说明本发明第二实施方式的铁电存储器的制造工序的图(之十九)。 
图11T是用于说明本发明第二实施方式的铁电存储器的制造工序的图(之二十)。 
图11U是用于说明本发明第二实施方式的铁电存储器的制造工序的图(之二一)。 
图11V是用于说明本发明第二实施方式的铁电存储器的制造工序的图(之二二)。 
图12是用于说明本发明第三实施方式的铁电存储器的制造工序的图。 
图13是用于说明第三实施方式的一个变形例的铁电存储器的制造工序的图(之八)。 
图14是用于说明本发明第四实施方式的铁电存储器的制造工序的图。 
附图标记的说明 
11    氧化膜 
12    取向控制膜 
13    导电氧阻挡膜 
14    下部电极 
15    铁电膜 
16  第一导电氧化物膜 
17  第二导电氧化物膜 
17A 化学计量组成表面层 
18  金属膜 
61  基板 
61A  元件区域 
61I  元件分离结构 
61a～61f  扩散区域 
62A、62B  栅绝缘膜 
63A、63B  栅电极 
64A、64B  栅硅化物层 
65、67  SiON膜 
66、68、81、83  层间绝缘膜 
66A、66B、66C、68A、68C、83A、83B、83C  通孔 
67A～67C、69A、69C、84A～84C  通孔插件 
67a、67b、67c，69a、69c、84a、84b、84c  紧贴膜 
78  硬掩模膜 
78A、78B  硬掩模图案 
79、80  Al2O3氢阻挡膜 
85A、85B、85C  配线图案 
具体实施方式
[第一实施方式] 
图3A是表示本发明第一实施方式的铁电电容器10的结构的图。 
参照图3A，铁电电容器10由取向控制膜12、导电氧阻挡膜13、下部电极14、铁电膜15、导电氧化物膜16、导电氧化物膜17、化学计量组成区域17A和金属膜18构成，并且所述导电氧化物膜16和包括所述化学计量组成区域17A的导电氧化物膜17与所述金属膜18一起构成图3A中的铁电电容器10的上部电极，其中，所述取向控制膜12形成在用于覆盖硅基板(未图示)的硅氧化膜11上，由形成在所述硅氧化膜11上的具有(111)取向 的TiN膜或者具有(002)取向的Ti膜构成，用于对铁电电容器中的铁电电容器绝缘膜的结晶取向进行控制；所述导电氧阻挡膜13由形成在所述取向控制膜12上的(111)取向的TiAlN膜构成，用于抑制氧向所述硅氧化膜11中的未图示的配线图案中侵入；所述下部电极14由形成在所述导电氧阻挡膜13上的(111)取向的Pt膜构成；所述铁电膜15由形成在所述下部电极14上的(111)取向的PZT膜构成；所述导电氧化物膜16由形成在所述铁电膜15上的第一氧化铱结晶膜构成；所述导电氧化物膜17由形成在所述第一导电氧化物膜16上的第二氧化铱结晶膜构成；所述化学计量组成区域17A由以1～20nm的厚度形成在所述导电氧化物膜17的表面部分上的化学计量组成(IrO2)的氧化铱膜构成，且含氧浓度高于所述导电氧化物膜17的其他部分；所述金属膜18由与所述化学计量组成区域17A接触地形成在所述导电氧化物膜17上的Ir膜构成。 
图3B是表示在将图3A中的所述导电氧化物膜16和包含所述化学计量组成区域17A的导电氧化物膜17的组成使用组成参数x、y分别表示为IrOx、y的情况下，所述组成参数x、y的深度分布的概略图。 
在本实施方式中，因为是在所述第二导电氧化膜17形成后且金属膜18形成前，在氧化环境中对所述第二导电氧化膜17进行快速热处理使其结晶，所以在结晶的同时氧被导入至所述第二导电氧化膜17中，膜17的组成接近化学计量组成，同时在膜17的表面部分形成稳定的化学计量组成的表面层。因此，即使在形成所述金属膜18后，在配线结构的形成工序等中进行热处理，也能够抑制如前面图2中说明那样在导电氧化膜17上形成空隙，从而避免铁电电容器随着该空隙形成而特性恶化。 
此外，如图3B中虚线所示，在本发明中，导电氧化膜17中的含氧浓度分布(profile)也具有从所述表面层17A向下方渐渐减少的情况。在这种情况下，考虑在前导电氧化膜17的表面形成具有化学计量组成的区域17A。 
图4是表示所述图3中的铁电电容器10的制造工序的流程图，图5A～5E示出了与铁电电容器10的图4的流程图对应的制造工序。 
参照图5A，利用溅射法在用于覆盖未图示的硅基板的硅氧化膜11上形成具有(002)取向的Ti膜12以作为取向控制膜，利用反应溅射法在所述取向控制膜12上形成TiAlN膜13以作为导电氧扩散阻挡膜。此外，所述硅氧 化膜11可以在其表面上担载Al2O3膜。 
例如，所述Ti膜12是通过如下这样形成的，即，在DC溅射装置中，将被处理基板与靶间的距离设定为60mm，在压力为0.15Pa的Ar环境中，以20℃的基板温度供给2.6kW的溅射功率5秒。另外，所述TiAlN膜43同样是在DC溅射装置中，使用Ti和Al的合金靶，在压力为253.3Pa的Ar/N2环境中，一边以40sccm的流量供给氩气(Ar气)、以10sccm的流量供给氮气，一边以400℃的基板温度供给1.0kW的溅射功率而形成的，且形成的所述TiAlN膜13的膜厚为100nm。 
优选所述Ti膜12在成膜后进行一次氮化。通过使Ti膜12这样地氮化，在之后进行铁电膜的恢复热处理时，能够抑制来自膜侧面的Ti的氧化。 
在这里，所述导电氧扩散阻挡膜13不局限于TiAlN，也可以使用Ir或者Ru膜。所述取向控制膜12不局限于Ti或者TiN，另外还可以使用Pt、Ir、Re、Ru、Pd、Os或者它们的合金。另外，可以由Ti、Al、Ir、Pt、Ru、Pd、Os、Rh、PtOx、IrOx、RuOx、PdOx等的单层膜或者层叠膜形成所述取向控制膜12。 
进而，在所述图5A的工序中，对应所述图4中的步骤S11，利用在例如压力为0.2Pa的Ar环境中，以400℃的基板温度，投入0.5kW的溅射功率的溅射法，在所述导电氧扩散阻挡膜13上形成由厚度大约100nm的Pt膜构成的下部电极膜14。另外，所述下部电极14不局限于纯净的Pt，可以是含有Pt的贵金属合金，或者是将Pt或含有Pt的贵金属合金与氧化铂(PtO)层叠的层叠膜。 
这样形成的Pt下部电极膜14具有(111)取向，并将形成在其上的铁电膜的取向高效地限制为(111)取向。 
接着，在图5B的工序中，对应所述图4的步骤S12，利用高频溅射法，例如使用PLZT组成的靶，在压力为0.9Pa的Ar环境中，投入1000W的功率并以50℃的基板温度，在所述下部电极14上形成PZT膜以作为所述铁电膜15，且所形成的所述铁电膜15的膜厚为100～200nm。这样形成的铁电膜15是以非结晶状态形成的，在使用PLZT组成的靶作为所述靶的情况下，所述铁电膜15具有PLZT组成。或者，可以利用MOCVD法形成所述铁电膜15。 
接着，在图5C的工序中，对应所述图4的步骤S13，在含氧的压力为0.1MPa的Ar环境中，以650℃以下的温度对所述图5B的结构进行快速热处理，补偿所述铁电膜15的氧缺陷，紧接着通过在氧环境中进行温度为750℃的快速热处理，使所述铁电膜15结晶。另外，通过该快速热处理，使构成所述下部电极14的Pt膜致密，从而能够抑制在所述下部电极14与铁电膜15间的Pt与氧相互扩散。 
接着，在图5D的工序中，利用溅射法在所述铁电膜15上堆积厚度20～75nm的氧化铱膜16。例如该溅射处理如下进行，在150℃以上且350℃以下的例如300℃的温度中，在0.3Pa的压力下，分别以140sccm以及60sccm的流量供给氩气以及氧气，并投入大约1kW的溅射功率。这样形成的氧化铱膜16处于结晶状态，具有表示氧组成的组成参数x为1.92(x＝1.92)的非化学计量组成IrOx。 
或者，也可以在10℃以上且50℃以下的温度例如室温下，利用RF溅射实施所述图5D的氧化铱膜16的成膜工序。在这种情况下，在0.23Pa的压力下，以100sccm的流量供给氩气，以52～59sccm的流量供给氧气，并投入大约2kW的溅射功率。这样形成的氧化铱膜16为非结晶状态，且具有所述组成参数x为1.20～1.50的非化学计量组成IrOx。 
进而，在本实施方式中，为了抑制先前如图2所述在构成上部电极结构的一部分的导电氧化膜中形成空隙，在图5E的工序中，对应图4中的步骤S14，在被控制的氧化环境中对所述图5D的结构进行热处理，使所述氧化铱膜16结晶。 
但是，发现关于这样的氧化铱膜16在氧化环境中的热处理，氧化铱结晶颗粒易于发生异常生长，因而需要加以注意。 
图6A示出了扫描电子显微镜照片，该扫描电子显微镜照片示出了在通过在含氧浓度为1％的氩/氧混合气体环境中，以725℃的温度、60秒的快速热处理来进行上述那样的热处理时所述氧化铱膜16的表面状态的。同样地，图6B～图6D是表示在含氧浓度分别为20％、30％和50％的氩/氧混合气体环境中进行相同的热处理时所述氧化铱膜16的表面状态的图。 
参照图6A～6D，在含氧浓度为1％～30％的范围内，所述氧化铱膜16中的结晶粒径与环境中的含氧浓度一起渐渐变大，但结晶粒径大致相等，没有 产生孤立的巨大结晶粒。但是，如图6D所示，当含氧浓度超过30％时，出现了孤立的氧化铱的巨大结晶。 
这样，当在所述氧化铱膜16的表面发生异常生长时，表面形态(morphology)的异常可能会被传送至位于所述氧化铱膜16之上的氧化铱膜17，而在所述氧化铱膜17中表面形态也产生异常。 
由此可知，图5E的工序的热处理需要在含氧浓度为30％以下的环境中进行。另一方面，在不含氧的非活性气体环境中进行所述图5E的工序的热处理的情况下，因为所述氧化铱膜16表面的氧发生脱离，所以考虑热处理环境的含氧浓度至少为0.1％。在本实施例中，在含氧浓度为20％的氩/氧混合气体环境中进行所述图5E的工序的热处理，但优选该热处理在含氧浓度为1％以上且20％以下的环境中进行。 
另外，所述图5E的工序的热处理若在温度为650℃以下的环境下进行则效果低，铁电电容器10仅能获得不充分的电气特性。另一方面，当所述热处理温度超过750℃时，所述下部电极24之下的TiAlN氧阻挡膜13的阻挡特性有可能恶化，因此，优选所述热处理温度在650℃以上且750℃以下。因此，本实施方式中的一个例子是在725℃的温度且含氧20％的氩/氧混合气体环境中，以60秒的快速热处理来进行所述热处理。 
在本实施方式中，因为所述氧化铱膜16如上所述具有非化学计量组成，所以图5E的热处理的结果，Pb从用于构成所述铁电膜15的PZT膜向IrOx膜16扩散，在所述铁电膜16与氧化铱膜16间形成平坦的界面。其结果，在向所述铁电电容器10施加电压时，在所述铁电膜15引起同样的电场，从而能够以低驱动电压在铁电电容器10中引起极化反转。 
然后，在本实施方式中，在图5F的工序中，对应所述图4的步骤15，利用溅射法在50℃以上且80℃以下的基板温度下，在所述图5E的结构上以100～150nm的厚度形成所述第二氧化铱膜17，且在成膜时使所述第二氧化铱膜17形成为微结晶状态。在紧接着的工序中对这样形成的氧化铱膜17实施结晶热处理，但若那时所述氧化铱膜17为非结晶状态，则在结晶后变为不均匀的膜，易产生图2中说明的空隙。另外，若以150℃以上的温度进行所述氧化铱膜17的成膜，则氧化铱膜17在结晶后的状态下被获得，此时结晶颗粒的一部分会发生异常生长，而不能获得平坦的表面形态。另外，若所述 成膜温度在100℃以下，则在获得的所述氧化铱膜17中微结晶与结晶混合；若所述成膜温度在80℃以下，则所获得的氧化铱膜17仅由微结晶构成。为此，在本实施方式中，以50℃以上且80℃以下的温度例如60℃，实施所述图5F的利用了溅射法的成膜工序。 
此时，在所述图5F的工序中，利用了溅射法的氧化铱膜17的成膜通过在0.3Pa的压力下，以100sccm的流量供给氩气并以100sccm的流量供给氧气，投入例如1kW的溅射功率来实施，但以这样的条件成膜时，能够抑制所述氧化铱膜17表面发生异常氧化及由此引起的结晶颗粒的异常生长。 
接着，在与所述图4的步骤14对应的图5G的工序中，在氩/氧混合气体环境中，在650～750℃的温度范围内例如700℃的温度下，并在常压或者减压下，对所述图5F的结构进行60秒的快速热处理而使所述图5F的结构结晶。 
图7A～7F是观察分别在压力为0.1MPa，含氧浓度为1％、10％、20％、25％、30％、50％的氩/氧混合气体环境中实施所述图5G的热处理工序的情况下获得的氧化铱膜17的表面状态的金属显微镜照片。 
参照图7A～7E，可以观察到在含氧浓度达到30％之前，表面状态一样；当含氧浓度超过30％时，如图7F所示，结构不均匀，可知表面发生了异常生长。 
因此，在本实施例中，与所述图5E的热处理工序相同，以0.1％以上且30％以下的含氧浓度，更优选1％以上且20％以下的含氧浓度进行所述图5G的热处理工序，从而能够避免该异常生长问题的发生。 
图8A～8C示出了分别对所述第一氧化铱膜16、第二氧化铱膜17、所述第一和第二氧化铱膜16、17的层叠结构求出的X射线衍射图案。 
参照图8A，实线对应于所述第一氧化铱膜16刚成膜后的状态，另外，虚线对应于实施了所述图5E的热处理工序后的状态，若将实线与虚线进行比较可知，通过图5G的热处理，在X射线衍射图案上，峰位置和2θ角中的任一个都仅产生微小的变化，衍射峰也与化学计量组成的IrO2膜的衍射峰几乎一致。这表示所述氧化铱膜16已经通过图5E的热处理工序而完全结晶。 
另一方面，在图8B中，在刚成膜后的状态(虚线)与在含氧浓度为1％的环境中进行了所述图5G的热处理的状态下，对单独形成的第二氧化铱膜 17的X射线衍射图案进行比较，在这种情况下可知，在刚成膜后，(110)以及(200)衍射峰的高度较低，而且2θ角也比IrO2的2θ角更向低角度侧偏移，膜为微结晶状态；反之，膜在热处理后完全结晶，(100)以及(200)衍射峰与化学计量组成的IrO2膜对应的(100)以及(200)衍射峰几乎一致。 
并且，图8C是如所述图5G所示那样对将第一氧化铱膜16与第二氧化铱膜17层叠的结构，比较示出在进行图5G的热处理前的状态与进行图5G的热处理后的状态下求出的X射线衍射图案的图。图中，虚线对应于进行图5G的热处理工序前的状态，实线对应于进行了热处理工序后的状态。 
参照图8C可知，该实验获得了与前面的图8B大致相同的结果，在所述第二氧化铱膜17刚成膜后，(110)以及(200)衍射峰的高度较低，而且2θ角也比IrO2的2θ角更向低角度侧偏移，膜为微结晶状态；反之，在经过图5G的热处理后，所述氧化铱膜17完全结晶，(100)以及(200)衍射峰与化学计量组成的IrO2膜对应的(100)以及(200)衍射峰几乎一致。 
并且，图8D示出了在对所述第二氧化铱膜17单独进行对应于图5G的工序的热处理的情况下，使环境中的含氧浓度发生各种变化的情况。 
参照图8D可知，随着环境中的含氧浓度增大，则Ir(110)的峰减小，而Ir(200)的峰增大。这表示通过该热处理，使所述第二氧化铱膜17的氧化程度增大。 
即，所述第二氧化铱膜17在刚成膜后的微结晶状态下氧化程度较低，组成与理想的化学计量组成IrO2偏差较大，相反，通过进行图5G的热处理，从环境中向膜中取入氧，使膜中的氧组成值y増大，此时，特别是在膜表面的氧组成y变为最大，形成具有化学计量组成IrO2且厚度在20nm以内的表面区域17A，可知其结果，在铁电电容器10的由所述氧化铱膜16、17构成的上部电极结构中产生了如上在图3B所示的含氧浓度分布。 
如下的表1汇总示出了所述图5G的热处理工序后的氧组成参数x、y，该所述图5G的热处理工序后的氧组成参数x、y是通过HRBS(高分辨率卢瑟福背散射分析)对这样形成的第一氧化铱(IrOx)膜16和第二氧化铱(IrOy)膜17求得的。 
[表1] 
  导电氧化膜   成膜温度   成膜气体Ar∶O2(Sccm)   HRBS结果x、y
  IrOx   20℃   100∶52   1.20
  IrOx   20℃   100∶59   1.50
  IrOx   300℃   140∶60   1.92
  IrOy   20℃   100∶100   2.10
  IrOy   60℃   100∶100   2.10
  IrOy   300℃   100∶100   2.05
参照表1可知，对于第一氧化铱膜16，在以20℃的基板温度成膜的情况下，所述氧组成参数x的值为1.20～1.50；在以300℃的基板温度成膜的情况下，所述氧组成参数x的值为1.92；对于所述第二氧化铱模17，在以20～60℃的基板温度成膜的情况下，所述氧组成参数y的值为2.10；在以300℃的基板温度成膜的情况下，所述氧组成参数y的值为2.05。 
在这里，对于所述第二氧化铱膜17，如前面叙述那样通过所述图5G的工序的热处理使氧从所述膜17的表面导入至膜中，可知其结果，在膜表面大致形成IrO2的化学计量组成，含氧浓度在膜内部更减小，产生了如前面的图3B中说明的氧分布。 
接着，在与所述图14的步骤17相对应的图5H的工序中，在所述图5G的第二氧化铱膜17上形成所述金属Ir膜18，从而制成了铁电电容器10。 
图9A和9B分别示出了这样获得的铁电电容器10的反转电荷量QSW和漏电流密度。其中，图9A、9B是50μm×50μm的铁电电容器的反转电荷量QSW和漏电流密度，测定是在其上形成有5层多层配线结构的状态下进行的。在图9A、9B中，“TEL-AN1”表示在所述图5E的热处理工序的环境中的含氧浓度，“TEL-AN2”表示在所述图5G的热处理工序中的环境中的含氧浓度。 
参照图9A，在本发明中反转电荷量QSW能够获得28μC/cm2以上的值，该值明显超过专利文献2中获得的值(20μC/cm2)。另外，参照图9B可知，特别是在以10％以上的含氧浓度进行图5G的热处理工序的情况下，漏电流显著降低。这表示能够高效地抑制了在前面图2中说明的在第二氧化铱膜17中形成空隙的情况。另一方面，在所述图5G的热处理工序中的含氧浓度为 1％的情况下产生较大的漏电流，这表示在第二氧化铱膜17中大规模地产生前面在图2说明的空隙。 
而且，图11示出了这样获得的铁电电容器的反转电荷量QSW与施加电压的关系。 
参照图10，反转电荷量QSW与施加电压的关系受到所述图5E的热处理工程和图5G的热处理工序的影响，通过以20％的含氧浓度进行这些热处理工序，能够以使反转电荷量QSW更急剧地上升的方式而使所述关系发生变化。这样，通过在含氧浓度比较高的环境中实施所述图5E和图5G的热处理工序，能够在本发明中抑制在所述氧化铱膜17中形成空隙，其结果能够解决在后面进行多层配线结构的形成工序中产生氢或者水侵入铁电电容器中的问题。 
在本实施方式中，当形成图3A的铁电电容器10时，通过在含氧浓度为30％以下的氩/氧气体混合环境中实施图5E和图5G的热处理工序，能够避免第一和第二氧化铱膜表面发生氧化铱结晶的异常生长。在所述图5E和图5G的工序中，能够使用氮气、He气等其他非活性气体代替氩气。另外，能够使用N2O气或者臭氧等其他氧化气体代替所述氧气。 
此外，在本实施方式中，在进行所述图4的步骤12后，在已结晶的铁电膜上还薄薄地形成有非结晶状态的铁电膜，能够在进行完氧缺陷补偿后或者马上在其上形成所述第一氧化铱膜16。 
另外，在进行了所述图4的步骤S16之后且进行步骤S17之前，再次以650～750℃的温度进行快速热处理，可以提高铁电膜15与由所述导电铱膜16、17构成的上部电极间的紧贴性。 
在本实施方式中，对所述第一和第二导电氧化膜16、17为氧化铱膜的情况进行了说明，但本发明不局限于该特定的材料，能够使用氧化钌、氧化铑、氧化铼和氧化锇等。这些导电氧化膜能够通过使用例如Ir、Ru、Rh、Re、Os等金属元素作为靶的溅射法来形成。 
[第二实施方式] 
以下，参照图11A～11V对本发明第二实施方式的铁电存储器的制造工序进行说明。 
参照图11A，在硅基板61中形成有n型阱作为元件区域61A，在所述元件区域61A上分别经由栅绝缘膜62A以及62B形成有具有多晶硅栅电极 63A的第一MOS晶体管和具有多晶硅栅电极63B的第二MOS晶体管。 
而且，在所述硅基板61中，对应所述栅电极63A的两侧壁面形成有p-型的LDD区域61a、61b，另外，对应所述栅电极13B的两侧壁面形成有p-型的LDD区域61c、61d。在这里，因为所述第一和第二MOS晶体管共同形成在所述元件区域61A中，共用同一p-型扩散区域作为所述LDD区域61b和LDD区域61c。 
在所述多晶硅栅电极63A上形成有硅化物层64A，另外在多晶硅栅电极63B上形成有硅化物层64B，并且在所述多晶硅栅电极63A的两侧壁面和所述多晶硅栅电极63B的两侧壁面上分别形成有各自的侧壁绝缘膜。 
并且，在所述硅基板61中，在所述栅电极63A的各个侧壁绝缘膜的外侧形成有p+型的扩散区域61e和61f，另外在所述栅电极63B的各个侧壁绝缘膜的外侧形成有p+型的扩散区域61g和61h。其中，所述扩散区域61f和61g由同一p+型扩散区域构成。 
而且，在所述硅基板61上形成有厚度例如为200nm的SiON膜65，该SiON膜65覆盖所述硅化物层64A、侧壁绝缘膜以及所述栅电极63A，并且覆盖所述硅化物层64B、侧壁绝缘膜以及所述栅电极63B，利用以TEOS作为原料的等离子CVD法，在所述SiON膜65上形成由SiO2构成的层间绝缘膜66，其厚度为例如1000nm。进而，利用CMP法使所述层间绝缘膜66变平坦，进而在所述层间绝缘膜66中形成接触孔66A、66B、66C，使得所述扩散区域61e、61f(扩散区域61g)、61h分别露出。在所述接触孔66A、66B、66C中隔着使厚度为30nm的Ti膜与厚度为20nm的TiN膜层叠而成的紧贴层67a、67b、67c，形成由W(钨)构成的通孔插件67A、67B、67C。 
而且，在图11A的结构中，与所述层间绝缘膜66同样地利用以TEOS为原料的等离子CVD法，在所述层间绝缘膜66上隔着厚度例如130nm的其他SiON膜67形成由硅氧化膜构成的下一个层间绝缘膜68，该层间绝缘膜68的厚度例如为300nm。在这里，能够使用SiN膜或者Al2O3膜代替所述SiON膜67。 
接着，在图11B的工序中，在所述层间绝缘膜68中分别形成使所述通孔插件67A、67C露出的通孔68A、68C，在所述通孔68A中隔着与所述紧贴层67a同样的使Ti膜与TiN膜层叠而成的紧贴层69a，形成由钨构成且与 所述通孔插件67A接触的通孔插件69A。另外，在所述通孔68C中隔着与所述紧贴层67c同样的使Ti膜与TiN膜层叠而成的紧贴层69c，形成由钨构成且与所述通孔插件67C接触的通孔插件69C。 
接着，在图11C的工序中，利用NH3等离子处理所述层间绝缘膜68的表面，使NH基与所述层间绝缘膜68表面的氧原子结合，接着，利用溅射法在所述层间绝缘膜68上形成厚度例如为20nm的Ti膜70，以覆盖所述通孔插件69A、69B。通过这样地利用NH3等离子处理所述层间绝缘膜68的表面，使所述层间绝缘膜68表面的氧原子被NH基封端，氧原子不会优先与Ti原子结合而限制Ti膜取向，从而使所述Ti膜70具有理想的(002)取向。 
进而，在图11C的工序中，在氮环境中，以650℃的温度对所述Ti膜70进行快速热处理而变换为(111)取向的TiN膜70。 
然后在图11D的工序中，在所述TiN膜70上形成TiAlN膜71作为氧扩散阻挡膜，接着在图11E的工序中，在所述TiAlN膜71上通过溅射法或对TiAlN膜71的氧化，形成由Al2O3膜72构成的Pb扩散阻挡膜，该Pb扩散阻挡膜的膜厚在1nm以上且5nm以下。 
接着，在图11F的工序中，利用溅射法在所述Al2O3膜72上层叠厚度约为100nm的Pt膜，以形成下部电极层73。 
接着，在Ar环境中，以650℃以上的温度对所述图11F的结构进行60秒的热处理，紧接着，在图11G的工序中，利用溅射法在所述下部电极层73上形成第一PZT膜74，所形成的第一PZT膜74的厚度为1～50nm，优选为20～30nm。 
接着，在图11H的工序中，利用MOCVD法在所述PZT膜74上形成第二PZT膜75，且其膜厚例如为80nm。 
然后，在图11I的工序中，对于PZT膜74、75，在含有氧的环境中例如氧气与氩气等的非活性气体的混合环境中，以550～800℃的温度例如580℃的温度，一边以例如0～25sccm的流量供给氧气、以2000sccm的流量供给氩气，一边进行30～120秒例如90秒的热处理，使PZT膜74、75结晶。对该PZT膜73进行结晶热处理的结果是，在所述PZT膜74、75中，(111)取向的柱状PZT结晶从所述下部电极73的表面向上方生长。 
接着，在图11J的工序中，与前面的实施方式的图5D～5G同样，利用溅射法以及受到控制的氧化环境中的热处理，在所述PZT膜74上形成上部电极膜76，该上部电极膜76通过未图示的前面实施方式中的第一氧化铱膜16、第二氧化铱膜17和金属铱膜18层叠而形成，进而在图11K的工序中，利用反应溅射法和使用TEOS原料的等离子CVD法，在所述上部电极膜76上分别形成TiAlN膜77和硅氧化膜78以作为硬掩模层。 
接着，通过图11L的工序，使所述硅氧化膜78和其之下的TiAlN膜77形成图案，形成与期望的铁电电容器C1、C2对应的硬掩模图案78A、78C。 
然后，在其次的图11M的工序中，以所述硬掩模图案78A、78C作为掩模，通过使用了HBr、O2、Ar以及C4F8的干蚀刻法对所述硬掩模图案78A、78C之下的TiAlN膜77、上部电极层76、PZT膜74、75、下部电极层73以及Al2O3膜刻画图案直至所述TiAlN膜71露出，与所述铁电电容器C1对应地，在所述硬掩模图案78A之下获得使Al2O3图案72A、下部电极图案73A、PZT图案74A、75A、上部电极图案76A以及TiAlN掩模图案77A层叠而成的结构，而且，与所述铁电电容器C2对应地，在所述硬掩模图案76C之下获得使Al2O3图案72C、下部电极图案73C、PZT图案74C、75C、上部电极图案76C以及TiAlN掩模图案77C层叠而成的结构。在这里，所述下部电极图案73A、PZT图案74A、75A和上部电极图案76A构成铁电电容器C1，下部电极图案73C、PZT图案74C、75C和上部电极图案76C构成铁电电容器C2。 
接着，在图11N的工序中，通过干蚀刻或者湿式蚀刻(wet etching)除去所述硬掩模图案78A、78C，在图11O的工序中，以所述铁电电容器C1、C2为掩模，通过干蚀刻除去所述层间绝缘膜68上的TiN膜70和TiN膜70上的TiAlN膜71，在所述电容器C1中，在所述Al2O3图案72A之下形成将TiN图案70A和TiAlN图案71A层叠而成的结构，另外，在所述电容器C2中，在所述Al2O3图案72C之下形成将TiN图案70C和TiAlN图案71C的结构而成的结构。 
接着，在图11P的工序中，利用溅射法或者ALD法，在通过所述图11O的工序露出的所述层间绝缘膜68上形成非常薄的、膜厚为20nm以下的Al2O3膜79以作为氢阻挡膜，该Al2O3膜79连续覆盖所述铁电电容器C1、 C2的侧壁面和上表面；然后，在图11Q的工序中，在氧环境中以550～750℃的温度例如650℃的温度进行热处理，从而修复所述铁电电容器C1、C2中的PZT膜74A、75A以及74C、75C在图11O的干蚀刻工序等中造成的损伤。 
进而，在图11R的工序中，利用MOCVD法，在所述图11P的Al2O3膜79上形成下一个Al2O3膜80，且其膜厚例如为20nm并作为氢阻挡膜；接着，在图11S的工序中，利用以TEOS、氧、氦的混合气体为原料的等离子CVD法，以覆盖上述那样形成的Al2O3氢阻挡膜79、80的方式形成由硅氧化膜构成的层间绝缘膜81，且其膜厚为1500nm。在图11S的工序中，在利用CMP法使这样形成的层间绝缘膜81的表面变平坦后，在使用N2O或者氮气的等离子中进行热处理，除去所述层间绝缘膜81中的水分。接着，在图11S的工序中，利用溅射或者MOCVD法，在所述层间绝缘膜81上形成厚度为20～100nm的Al2O3膜82，以作为氢阻挡膜。在图11S的工序中，利用CMP法对所述层间绝缘膜81进行平坦化的平坦工序的结果是，使所述层间绝缘膜81具有例如700nm的膜厚。 
接着，在图11T的工序中，利用TEOS原料的等离子CVD法，在所述氢阻挡膜82上形成由硅氧化膜构成的层间绝缘膜83且其膜厚为300～500nm；在图11U的工序中，在所述层间绝缘膜83中形成使所述铁电电容器C1的上部电极76A露出的通孔83A和使所述铁电电容器C2的上部电极76C露出的通孔83C。 
并且，在图11U的工序中，通过这样形成的通孔83A和83C在氧化环境中进行热处理，对所述PZT膜74A、75A和74C、75C补偿伴随着该通孔形成工序而发生的氧缺陷。 
接着，使用由TiN单层膜构成的阻挡金属膜84a、84c分别覆盖所述通孔83A、83C的底面和内壁面，进而，利用钨插件84A填充所述通孔83A，另外利用钨插件84C填充所述通孔83C。 
另外，在形成所述钨插件84A、84C后，在所述层间绝缘膜83中形成用于使所述通孔插件67B露出的通孔83B，利用钨通孔插件84B填充该通孔83B。此外，所述钨通孔插件84B如通常那样伴随有Ti/TiN层叠结构的紧贴膜84b。 
接着，在图11V的工序中，在所述层间绝缘膜83上，对应于所述通孔 插件84A，以被Ti/TiN层叠结构的紧贴膜85a、85d夹持的形态形成由AlCu合金构成的配线图案85A；对应于所述通孔插件84B，以被Ti/TiN层叠结构的紧贴膜85b、85e夹持的形态形成由AlCu合金构成的配线图案85B；并且，对应于所述通孔插件85C，以被Ti/TiN层叠结构的紧贴膜85c、85f夹持的形态形成由AlCu合金构成的配线图案85C。 
另外，在所述图11V的结构上还可按照需要形成配线层。 
另外，在本实施方式中，铁电膜74A、75A或者74C、75C为PZT膜，但如前面说明的那样，在通过溅射形成下层的铁电膜74A、74C的情况下，用于构成所述铁电膜71A、74C的PZT膜可以含有Ca和Sr等元素。另外，PZT膜74A、75A、74C、75C可以是含有La的PLZT膜。 
另外，可以在所述图11G、11H的工序中，如前面的实施方式那样利用溅射法形成所述PZT膜74、75作为单一的PZT膜。 
进而，所述铁电膜74A、75A、74C、75C不局限于PZT膜，只要是由含Pb的具有ABO3型钙钛矿结构的铁电膜构成即可，例如占有所述A位置的金属元素包括Bi、Pb、Ba、Sr、Ca、Na、K和稀土类元素等，作为占有所述B位置的金属元素包括Ti、Zr、Nb、Ta、W、Mn、Fe、Co、Cr等。 
进而，所述下部电极73A、73C不局限于Pt膜，还可以是含有Pt的合金，并且可以通过氧化铂(PtO)与Pt或者含有Pt的合金的层叠来形成。 
另外，所述导电氧阻挡膜71A、71C不局限于TiAlN膜，还能够使用Ir膜或者Ru膜。 
并且，所述取向控制膜70A、7OC不局限于Ti膜或者TiN膜，也可由Pt膜、Ir膜、Re膜、Ru膜、Pd膜、Os膜构成，或者由构成这些膜的元素的合金构成。另外，作为所述取向控制膜70A、70C可以使用由Ti、Al、Ir、Pt、Ru、Pd、Os、Rh、PtOx、IrOx、RuOx、PdOx中任意一个构成的单层膜或者层叠膜。 
[第三实施方式] 
图12示出了本发明第三实施方式的铁电存储器的结构。其中在图中，对前面已作说明的部分标注同一附图标记，并省略其说明。 
在前面已作说明的图11A～11V的实施方式中，在图11B的工序中，所述通孔插件69A、69C是在使用钨膜填充所述通孔68A、68C后，利用CMP 法除去所述层间绝缘膜68上的多余的钨膜而形成的，但利用这样的CMP法难以使所述通孔插件69A、69B的表面完全变平坦，通常在所述通孔插件69A、69C的上部形成有深度达到20～50nm的凹部。 
因为这样的凹部对形成在其上的铁电电容器的结晶取向会产生较大的影响，所以在本实施方式中，在进行所述图11B的工序后、进行图11C的工序前，在所述层间绝缘膜68上堆积(002)取向的Ti膜以填充该凹部，在通过氮化处理而变换为(111)取向的TiN膜后，利用CMP法使TiN膜的表面变平坦。 
其结果，在图12的铁电存储器中，在所述层间绝缘膜68与所述TiN膜70A之间设有具有(111)取向的TiN膜70a以填充所述通孔插件69A上部的凹部，另外，在所述层间绝缘膜68与所述TiN膜70C之间设有具有(111)取向的TiN膜70c以填充所述通孔插件69C上部的凹部。此外，在图11K的图案成形工序中，这样的TiN膜70a、70c与构成铁电电容器C1、C2的其他膜一起进行图案成形。 
根据本发明，通过该结构，即使在CMP工序中在所述通孔插件69A、69C的上部形成凹部，也能够可靠地将铁电膜73A、73C的取向限制为(111)方向。 
图13示出了所述图12中的实施方式的一个变形例的铁电存储器的结构。其中，在图中，对前面已作说明的部分标注同一附图标记，并省略其说明。 
参照图13，在本实施方式中，在利用CMP使所述TiN膜70a、70c变平坦时，除去所述层间绝缘膜68上的部分，其结果是使所述TiN膜70a、70c仅残存在通孔68A、68C中。 
其他与图12相同，省略说明。 
[第四实施方式] 
图14示出了本发明第四实施方式的铁电存储器的结构。 
参照图14，在本实施方式中，在进行所述图11R的工序后，通过图11S的工序形成层间绝缘膜81后，直接在所述层间绝缘膜81中形成使所述通孔插件67B露出的通孔，利用钨将该通孔填充而形成所述通孔插件84B。 
进而，在形成所述通孔插件84B后，在所述层间绝缘膜81上形成SiON 膜等氧阻挡膜，在该状态下，在所述层间绝缘膜81中形成使所述铁电电容器C1的上部电极76A和所述铁电电容器C2的上部电极76C露出的接触孔。 
接下来，在氧环境中通过所述接触孔对所述铁电电容器C1中的PZT膜74A、75A和铁电电容器C2中的PZT膜74C、75C进行热处理来补偿氧缺陷后，除去所述氧阻挡膜，在所述层间绝缘膜81上，分别对应于所述铁电电容器C1的上部电极76A、通孔插件84B和所述铁电电容器C2的上部电极76C来形成电极图案85A、85B和85C。 
以上，以优选的实施方式对本发明进行了说明，本发明不局限于该特定的实施方式，在本发明的权利要求书所记载的宗旨内，能够进行各种变形和变更。此外，上述的实施方式列举了堆叠结构，但本发明也适用于平面结构。 

Claims (20)

1.一种半导体装置，其包括基板和形成在所述基板上的铁电电容器，其特征在于，
所述铁电电容器包括下部电极、形成在所述下部电极上的铁电膜和形成在所述铁电膜上的上部电极，
所述上部电极包括：第一层，由化学计量组成使用组成参数x1以化学式AOx1表示且实际的组成使用组成参数x2以化学式AOx2表示的氧化物构成；第二层，形成在所述第一层上，由化学计量组成使用组成参数y1以化学式BOy1表示且实际的组成使用组成参数y2以化学式BOy2表示的氧化物构成；金属层，形成在所述第二层上；其中，A、B分别为Ir、Ru、Rh、Re、Os中的任意一种；
所述第二层的氧化比例高于所述第一层的氧化比例，
所述组成参数x1、x2、y1和y2间的关系满足：
y2/y1＞x2/x1
在所述第二层上并且在所述第二层与所述金属层之间形成有氧化比例更高的化学计量组成的界面层。
2.如权利要求1所述的半导体装置，其特征在于，所述第一层由与构成所述第二层的金属元素相同的金属元素构成。
3.如权利要求1或者2所述的半导体装置，其特征在于，所述第一和第二层是氧化铱。
4.如权利要求1所述的半导体装置，其特征在于，构成所述第一层的金属元素与构成所述第二层的金属元素不同。
5.如权利要求1所述的半导体装置，其特征在于，所述铁电膜与所述第一层的界面是平坦的。
6.如权利要求1所述的半导体装置，其特征在于，所述第一层含有Pb，所述第二层不含Pb。
7.如权利要求1所述的半导体装置，其特征在于，具有覆盖所述铁电电容器的绝缘膜和形成在该绝缘膜上方的配线结构，所述金属层经由接触孔与所述配线结构中的配线图案连接。
8.一种半导体装置的制造方法，包括形成铁电电容器的工序，其特征在于，
形成所述铁电电容器的工序包括：
形成下部电极的工序；
在所述下部电极上堆积铁电膜的工序；
在所述铁电膜上堆积第一导电氧化膜的工序；
在氧化性环境中使所述第一导电氧化膜结晶的工序；
在所述结晶工序后，在所述第一导电氧化膜上以微结晶状态堆积第二导电氧化膜的工序；
在氧化性环境中使所述第二导电氧化膜的表面结晶的工序；
在第二导电氧化膜的结晶工序后，在所述第二导电氧化膜上堆积金属膜的工序。
9.如权利要求8所述的半导体装置的制造方法，其特征在于，所述第一导电氧化膜的结晶工序和所述第二导电氧化膜的结晶工序，通过在各自的氧化性环境中的氧化性气体比例为30％以下的快速热处理工序来实施。
10.如权利要求8或者9所述的半导体装置的制造方法，其特征在于，使所述氧化性环境中的氧化性气体比例为0.1％以上且30％以下来实施所述快速热处理工序。
11.如权利要求8或者9所述的半导体装置的制造方法，其特征在于，使所述氧化性环境中的氧化性气体比例为1％以上且20％以下来实施所述快速热处理工序。
12.如权利要求8所述的半导体装置的制造方法，其特征在于，所述第一导电氧化膜的结晶工序以650℃以上且750℃以下的温度来实施。
13.如权利要求8所述的半导体装置的制造方法，其特征在于，所述第二导电氧化膜的结晶工序以650℃以上且750℃以下的温度来实施。
14.如权利要求8所述的半导体装置的制造方法，其特征在于，所述第一导电氧化膜的堆积工序以150℃以上且350℃以下的温度利用溅射法来实施，以结晶状态形成所述第一导电氧化膜。
15.如权利要求8所述的半导体装置的制造方法，其特征在于，所述第一导电氧化膜的堆积工序以10℃以上且50℃以下的温度利用溅射法来实施，以非结晶状态形成所述第一导电氧化膜。
16.如权利要求8所述的半导体装置的制造方法，其特征在于，所述第二导电氧化膜的堆积工序以50℃以上且80℃以下的温度利用溅射法来实施，以非结晶状态形成所述第二导电氧化膜。
17.如权利要求8所述的半导体装置的制造方法，其特征在于，所述第一和第二导电氧化膜是氧化铱膜。
18.如权利要求8所述的半导体装置的制造方法，其特征在于，实施形成所述第二导电氧化膜的工序使得所述第二导电氧化膜的膜厚为100～150nm。
19.如权利要求8所述的半导体装置的制造方法，其特征在于，实施形成所述第一导电氧化膜的工序使得所述第一导电氧化膜的膜厚为20～75nm。
20.如权利要求8所述的半导体装置的制造方法，其特征在于，与所述第二导电氧化膜的堆积工序相比，所述第一导电氧化膜的堆积工序是在氧化气体流量与非活性气体流量的比例更小的条件下实施的，所述第二导电氧化膜的氧化比例高于所述第一导电氧化膜的氧化比例。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101086789B1 (ko) * 2007-03-20 2011-11-25 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 그 제조 방법
JP2012256702A (ja) * 2011-06-08 2012-12-27 Rohm Co Ltd 強誘電体キャパシタ
JP5845866B2 (ja) 2011-12-07 2016-01-20 富士通セミコンダクター株式会社 半導体装置の製造方法
US9231206B2 (en) 2013-09-13 2016-01-05 Micron Technology, Inc. Methods of forming a ferroelectric memory cell
US11183423B2 (en) * 2017-11-28 2021-11-23 Taiwan Semiconductor Manufacturing Co., Ltd. Liner structure in interlayer dielectric structure for semiconductor devices
US10930751B2 (en) 2017-12-15 2021-02-23 Micron Technology, Inc. Ferroelectric assemblies

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002324894A (ja) * 2001-04-25 2002-11-08 Fujitsu Ltd 半導体装置およびその製造方法
US6541375B1 (en) * 1998-06-30 2003-04-01 Matsushita Electric Industrial Co., Ltd. DC sputtering process for making smooth electrodes and thin film ferroelectric capacitors having improved memory retention

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3299909B2 (ja) 1997-02-25 2002-07-08 シャープ株式会社 酸化物導電体を用いた多層構造電極
JP2000091539A (ja) * 1998-07-16 2000-03-31 Fujitsu Ltd 半導体装置及びその製造方法
JP3109485B2 (ja) 1998-08-03 2000-11-13 日本電気株式会社 金属酸化物誘電体膜の気相成長方法
JP3159255B2 (ja) 1998-09-16 2001-04-23 日本電気株式会社 強誘電体容量で用いる電極のスパッタ成長方法
JP3545279B2 (ja) 1999-10-26 2004-07-21 富士通株式会社 強誘電体キャパシタ、その製造方法、および半導体装置
JP2002110934A (ja) 2000-09-29 2002-04-12 Fujitsu Ltd 半導体装置およびその製造方法
US6887716B2 (en) 2000-12-20 2005-05-03 Fujitsu Limited Process for producing high quality PZT films for ferroelectric memory integrated circuits
JP2002203948A (ja) 2001-01-05 2002-07-19 Matsushita Electric Ind Co Ltd 半導体装置
US20020117700A1 (en) * 2001-02-28 2002-08-29 Glex Fox Amorphous iridium oxide barrier layer and electrodes in ferroelectric capacitors
JP4050004B2 (ja) 2001-03-28 2008-02-20 富士通株式会社 半導体装置及びその製造方法
JP2003204043A (ja) * 2001-10-24 2003-07-18 Fujitsu Ltd 半導体装置及びその製造方法
JP4657545B2 (ja) 2001-12-28 2011-03-23 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2003332539A (ja) * 2002-05-17 2003-11-21 Nec Electronics Corp 強誘電体キャパシタ及びその製造方法並びに半導体記憶装置
JP4316188B2 (ja) 2002-05-29 2009-08-19 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
US7473949B2 (en) * 2002-12-10 2009-01-06 Fujitsu Limited Ferroelectric capacitor and method of manufacturing the same
KR100562499B1 (ko) * 2003-02-21 2006-03-21 삼성전자주식회사 강유전체 기억 소자 및 그 제조 방법
JP4153333B2 (ja) 2003-03-10 2008-09-24 株式会社アルバック 酸化物薄膜の製造方法
JP2004296929A (ja) 2003-03-27 2004-10-21 Seiko Epson Corp 強誘電体キャパシタの製造方法、強誘電体キャパシタ、記憶素子、電子素子、メモリ装置及び電子機器
JP2005183842A (ja) 2003-12-22 2005-07-07 Fujitsu Ltd 半導体装置の製造方法
JP2006073648A (ja) 2004-08-31 2006-03-16 Fujitsu Ltd 半導体装置及びその製造方法
JP2006128274A (ja) 2004-10-27 2006-05-18 Seiko Epson Corp 強誘電体キャパシタおよび強誘電体メモリの製造方法
JP2006222227A (ja) 2005-02-09 2006-08-24 Fujitsu Ltd 半導体装置及びその製造方法
KR100663356B1 (ko) * 2005-02-14 2007-01-02 삼성전자주식회사 부분적 화학기계적 연마공정을 갖는 강유전체 메모리 소자제조방법들
JP2006245457A (ja) * 2005-03-07 2006-09-14 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP4445446B2 (ja) * 2005-09-13 2010-04-07 株式会社東芝 半導体装置の製造方法
JP4882548B2 (ja) * 2006-06-30 2012-02-22 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP4827653B2 (ja) * 2006-08-10 2011-11-30 富士通セミコンダクター株式会社 半導体装置とその製造方法
JP4983172B2 (ja) * 2006-09-12 2012-07-25 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR101086789B1 (ko) * 2007-03-20 2011-11-25 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6541375B1 (en) * 1998-06-30 2003-04-01 Matsushita Electric Industrial Co., Ltd. DC sputtering process for making smooth electrodes and thin film ferroelectric capacitors having improved memory retention
JP2002324894A (ja) * 2001-04-25 2002-11-08 Fujitsu Ltd 半導体装置およびその製造方法

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Publication number Publication date
KR20100005006A (ko) 2010-01-13
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KR101086789B1 (ko) 2011-11-25
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