KR20100005006A - 반도체 장치 및 그 제조 방법 - Google Patents
반도체 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20100005006A KR20100005006A KR1020097018729A KR20097018729A KR20100005006A KR 20100005006 A KR20100005006 A KR 20100005006A KR 1020097018729 A KR1020097018729 A KR 1020097018729A KR 20097018729 A KR20097018729 A KR 20097018729A KR 20100005006 A KR20100005006 A KR 20100005006A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- oxide film
- conductive oxide
- layer
- ferroelectric
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000000034 method Methods 0.000 title claims description 115
- 230000008569 process Effects 0.000 title claims description 83
- 239000003990 capacitor Substances 0.000 claims abstract description 87
- 239000000203 mixture Substances 0.000 claims abstract description 74
- 229910052751 metal Inorganic materials 0.000 claims abstract description 33
- 239000002184 metal Substances 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 230000003647 oxidation Effects 0.000 claims abstract description 12
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 12
- 229910000457 iridium oxide Inorganic materials 0.000 claims description 76
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 claims description 75
- 238000010438 heat treatment Methods 0.000 claims description 69
- 239000012298 atmosphere Substances 0.000 claims description 52
- 238000004519 manufacturing process Methods 0.000 claims description 47
- 238000004544 sputter deposition Methods 0.000 claims description 25
- 239000007789 gas Substances 0.000 claims description 23
- 230000001590 oxidative effect Effects 0.000 claims description 23
- 238000002425 crystallisation Methods 0.000 claims description 18
- 230000008025 crystallization Effects 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 13
- 239000011261 inert gas Substances 0.000 claims description 4
- 238000005137 deposition process Methods 0.000 claims 4
- 239000000126 substance Substances 0.000 abstract 4
- 239000010408 film Substances 0.000 description 413
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 70
- 239000001301 oxygen Substances 0.000 description 70
- 229910052760 oxygen Inorganic materials 0.000 description 70
- 239000010410 layer Substances 0.000 description 47
- 239000011229 interlayer Substances 0.000 description 33
- 230000015654 memory Effects 0.000 description 33
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 25
- 238000010586 diagram Methods 0.000 description 24
- 230000004888 barrier function Effects 0.000 description 21
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 21
- 229910010037 TiAlN Inorganic materials 0.000 description 19
- 230000015572 biosynthetic process Effects 0.000 description 19
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 16
- 238000009792 diffusion process Methods 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 239000001257 hydrogen Substances 0.000 description 13
- 229910052739 hydrogen Inorganic materials 0.000 description 13
- 229910052721 tungsten Inorganic materials 0.000 description 12
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 11
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 11
- 239000010937 tungsten Substances 0.000 description 11
- 229910045601 alloy Inorganic materials 0.000 description 10
- 239000000956 alloy Substances 0.000 description 10
- 239000013078 crystal Substances 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 230000002159 abnormal effect Effects 0.000 description 9
- 229910052741 iridium Inorganic materials 0.000 description 8
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000002441 X-ray diffraction Methods 0.000 description 7
- 229910001882 dioxygen Inorganic materials 0.000 description 7
- 229910052697 platinum Inorganic materials 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 230000008859 change Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- 230000010287 polarization Effects 0.000 description 5
- 229910052707 ruthenium Inorganic materials 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 239000011800 void material Substances 0.000 description 5
- 206010021143 Hypoxia Diseases 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000002994 raw material Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 229910016570 AlCu Inorganic materials 0.000 description 3
- 229910019897 RuOx Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 150000002431 hydrogen Chemical class 0.000 description 3
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 3
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 3
- 229910052763 palladium Inorganic materials 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910002673 PdOx Inorganic materials 0.000 description 2
- 229910002842 PtOx Inorganic materials 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 229910001873 dinitrogen Inorganic materials 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 229910000510 noble metal Inorganic materials 0.000 description 2
- 229910052762 osmium Inorganic materials 0.000 description 2
- MUMZUERVLWJKNR-UHFFFAOYSA-N oxoplatinum Chemical compound [Pt]=O MUMZUERVLWJKNR-UHFFFAOYSA-N 0.000 description 2
- 125000004430 oxygen atom Chemical group O* 0.000 description 2
- 238000005546 reactive sputtering Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 229910052702 rhenium Inorganic materials 0.000 description 2
- 230000002269 spontaneous effect Effects 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- BEHSQFZSTNVEGP-UHFFFAOYSA-N [Ag].[Ir] Chemical compound [Ag].[Ir] BEHSQFZSTNVEGP-UHFFFAOYSA-N 0.000 description 1
- YJZATOSJMRIRIW-UHFFFAOYSA-N [Ir]=O Chemical class [Ir]=O YJZATOSJMRIRIW-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000002313 adhesive film Substances 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 235000013405 beer Nutrition 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- 230000003197 catalytic effect Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000006735 deficit Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000009545 invasion Effects 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000013081 microcrystal Substances 0.000 description 1
- 238000001000 micrograph Methods 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 229910000487 osmium oxide Inorganic materials 0.000 description 1
- JIWAALDUIFCBLV-UHFFFAOYSA-N oxoosmium Chemical compound [Os]=O JIWAALDUIFCBLV-UHFFFAOYSA-N 0.000 description 1
- DYIZHKNUQPHNJY-UHFFFAOYSA-N oxorhenium Chemical compound [Re]=O DYIZHKNUQPHNJY-UHFFFAOYSA-N 0.000 description 1
- SJLOMQIUPFZJAN-UHFFFAOYSA-N oxorhodium Chemical compound [Rh]=O SJLOMQIUPFZJAN-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052761 rare earth metal Inorganic materials 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910003449 rhenium oxide Inorganic materials 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- 239000010948 rhodium Substances 0.000 description 1
- 229910003450 rhodium oxide Inorganic materials 0.000 description 1
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 1
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 1
- 238000005001 rutherford backscattering spectroscopy Methods 0.000 description 1
- -1 similarly Inorganic materials 0.000 description 1
- 238000004611 spectroscopical analysis Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
기판과, 상기 기판 위에 형성된 강유전체 커패시터로 이루어진 반도체 장치에 있어서, 상기 강유전체 커패시터는 하부 전극과, 상기 하부 전극 위에 형성된 강유전체막과, 상기 강유전체막 위에 형성된 상부 전극으로 이루어지고, 상기 상부 전극은 화학량론 조성이 조성 파라미터 x1을 사용하여 화학식 AOx1로 표현되고 실제의 조성이 조성 파라미터 x2를 사용하여 화학식 AOx2로 표현되는 산화물로 이루어진 제 1 층과, 상기 제 1 층 위에 형성되고, 화학량론 조성이 조성 파라미터 y1을 사용하여 화학식 BOy1로 표현되고 실제의 조성이 조성 파라미터 y2를 사용하여 화학식 BOy2로 표현되는 산화물로 이루어진 제 2 층과, 상기 제 2 층 위에 형성된 금속층으로 이루어지고, 상기 제 2 층은 상기 제 1 층보다 산화의 비율이 높고, 상기 조성 파라미터 x1, x2, y1 및 y2 사이에는, 관계 y2/y1>x2/x1가 성립하고, 상기 제 2 층에는 상기 금속층과의 계면에, 산화의 비율이 높은, 화학량론 조성의 계면층이 더 형성되어 있다.
강유전체 커패시터, 전극, 산화물, 조성 파라미터, 금속층
Description
본 발명은 일반적으로 반도체 장치에 관한 것으로서, 특히 강유전체 커패시터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
강유전체 메모리는 전압 구동되는 비휘발성 반도체 메모리 소자이며, 고속으로 동작하고, 소비 전력이 작고, 게다가 전원을 차단하여도 유지하고 있는 정보가 소실되지 않는 바람직한 특성을 갖고 있다. 강유전체 메모리는 이미 IC 카드나 휴대 전자 기기에 사용되고 있다.
전형적인 FeRAM은 강유전체막을 1쌍의 전극에 의해 사이에 삽입한 강유전체 커패시터를 갖고, 전극간의 인가 전압에 따라 상기 강유전체 커패시터 중에 분극(分極)을 유기(誘起)함으로써, 정보를 기억한다. 이와 같이 강유전체막 중에 분극의 형태로 기입된 정보는 인가 전압을 제거해도 유지된다.
이러한 강유전체 커패시터에서는 인가 전압의 극성을 반전하면 자발 분극의 극성도 반전한다. 그래서, 이 자발 분극을 검출함으로써, 기입된 정보를 판독할 수 있다. FeRAM은 플래시 메모리에 비해 저전압으로 동작하고, 저전력으로 고속의 정보 기입이 가능하다.
이러한 FeRAM에서는 비산화 분위기 중에서의 처리에 따른 강유전체막의 특성 열화를 회복시키기 위하여 FeRAM의 제조 공정에서 반복 산소 분위기 중에서의 열처리를 행할 필요가 있다. 강유전체 커패시터를 구성하는 강유전체막은 비산화 분위기 중에서의 처리에 의해 용이하게 산소 결손이 생기고, 이에 따라 반전 전하량이나 누설 전류값 등의 강유전체막으로서의 특성이 열화하게 된다. 이 때문에 종래부터, 상부 전극으로서 Pt 등의 산소 분위기 중에서도 산화하기 어려운 금속이나, IrOx나 RuOx 등의 도전성 산화물이 이용되고 있다.
발명의 개시
발명이 해결하고자 하는 과제
그런데, 최근에는 FeRAM에서도 미세화에 대한 엄격한 요구가 부과되고 있고, 이에 따라 강유전체 커패시터의 미세화 및 다층 배선 구조의 채용이 요구되고 있다. 또한, 휴대형 정보 처리 장치로의 적용에 관련하여, 저전압 동작이 요구되고 있다.
FeRAM이 저전압으로 동작 가능하기 위해서는, 강유전체 커패시터를 구성하는 강유전체막이 큰 반전 전하량(QSW)을 갖는 것이 요구되지만, 다층 배선 구조를 사용한 경우, 다층 배선 구조를 형성하는 과정에서 사용되는 환원 분위기 처리 또는 비산화 분위기 처리에 의해, 이미 형성되어 있는 강유전체 커패시터의 특성이 열화하게 되는 문제가 생긴다.
더욱 구체적으로 설명하면, 상부 전극을 Pt막 또는 Ir막 등에 의해 형성하였 을 경우, 다층 배선 구조 중의 층간 절연막을 형성할 때에 사용되는 환원 분위기 중의 수소가 Pt막이나 Ir막 중에 침입하여 이들 금속이 갖는 촉매 작용에 의해 활성화되고, 활성화된 수소에 의해 강유전체 커패시터 중의 강유전체막이 환원되게 되는 문제가 생긴다. 강유전체막이 환원되면 강유전체 커패시터의 동작 특성은 크게 열화하게 된다. 이러한 강유전체막의 특성 열화의 문제는, 강유전체 커패시터가 미세화되고, 강유전체 커패시터 중의 커패시터 절연막이 미세화된 강유전체막 패턴으로 구성되는 경우에 특히 현저히 나타난다.
그래서 종래, 강유전체막 위에 형성되는 상부 전극을, 결정화한 제 1 도전성 산화막과, 상기 제 1 도전성 산화막 위에 형성된 제 2 도전성 산화막으로 구성하고, 그 때, 상기 제 2 도전성 산화막의 조성을, 상기 제 1 도전성 산화막의 조성보다 화학량론(化學量論) 조성에 가까운 조성으로 하는 기술이 이하의 특허문헌 2에서 제안되어 있다.
도 1은 상기 특허문헌 2에 의한 강유전체 커패시터의 제조 공정을 나타낸 플로차트이다.
도 1을 참조하건대, 최초로 스텝 S1에서 하부 전극이 형성되고, 다음에 스텝 S2에서 상기 하부 전극 위에 PZT막 등의 강유전체막이 형성된다.
또한, 다음의 스텝 S3에서 상기 강유전체막 위에 스퍼터법에 의해 산화 이리듐으로 이루어진 제 1 도전성 산화막이 상부 전극의 일부로서 형성되고, 또한 스텝 S4에서, 조정된 산화 분위기 중에서 결정화 열처리를 행함으로써, 결정화된다.
또한 스텝 S5에서, 상기 결정화한 제 1 도전성 산화막 위에, 산화 이리듐으 로 이루어진 제 2 도전성 산화막이 더욱 높은 산화의 비율을 갖도록 스퍼터법에 의해 형성되고, 또한 그 위에 스텝 S6에서 금속 Ir 등의 금속 전극이 형성된다.
그러나, 본원 발명의 기초가 되는 연구에 의하면, 이 특허문헌 2의 기술에서는 상기 제 2 도전성 산화막이 저온 성막되기 때문에, 그 후의, 예를 들면 다층 배선 구조를 형성할 때의 열처리 공정에서 상기 제 2 도전성 산화막이 결정화하고, 그 결과, 도 2에 나타낸 바와 같이 상기 제 2 도전성 산화막이 수축하고, 보이드(void)가 발생하는 경우가 있는 것이 발견되었다.
도 2를 참조하건대, 강유전체 커패시터는 TiN 배향 제어막 위에 TiAlN 산소 배리어막을 통하여 형성되어 있고, 하부 전극(Ir)과, 그 위의 PZT 강유전체막과, 그 위의 상부 전극층으로 이루어지고, 상기 상부 전극층은 산화 이리듐으로 이루어진 제 1 도전성 산화막(IrOx)과, 그 위에 형성되고, 동일하게 산화 이리듐으로 이루어진, 단 화학량론 조성 IrO2에 보다 가까운 조성의 도전성 산화막(IrOy)과, 그 위에 형성된 금속 Ir막으로 구성되어 있지만, 상기 제 2 도전성 산화막(IrOy)에는 다수의 보이드가 형성되어 있다는 것을 알 수 있다. 또한, 이러한 보이드의 형성의 영향으로, 강유전체막(PZT)과 제 1 도전성 산화막(IrOy)의 계면(界面)에도 보이드가 발생하고 있다. 한편, 하부 전극(Ir)과 강유전체막(PZT)의 계면의 보이드는 상기 배향 제어막(TiN) 아래의 비어 플러그 표면의 요철을 반영한 것으로, 평탄화 처리에 의해 해소될 수 있다.
이와 같이, 상기 제 2 도전성 산화막 중에 대규모의 보이드 발생이 생기면, 상기 금속막(Ir) 형성 후에 행해지는 다층 배선 구조의 형성 공정 등에서, 수소가 이러한 보이드에 침입하여, 산화 이리듐을 환원하거나, 또는 그 아래의 강유전체막(PZT)에까지 더 침입하여, 강유전체 커패시터의 전기 특성을 열화시키는 문제가 생긴다.
특허문헌 1 : 일본국 특개2004-273787호 공보
특허문헌 2 : 일본국 특허 제3661850호
특허문헌 3 : 일본국 특개2006-128274호 공보
특허문헌 4 : 일본국 특개2000-91270호 공보
특허문헌 5 : 일본국 특개평10-242078호 공보
특허문헌 6 : 일본국 특개2001-127262호 공보
특허문헌 7 : 일본국 특개2002-246564호 공보
특허문헌 8 : 일본국 특개2005-183842호 공보
특허문헌 9 : 일본국 특개2006-73648호 공보
특허문헌 10 : 일본국 특개2006-222227호 공보
특허문헌 11 : 일본국 특개2000-58525호 공보
특허문헌 12 : 일본국 특개2003-197874호 공보
특허문헌 13 : 일본국 특개2002-289793호 공보
특허문헌 14 : 일본국 특개2003-347517호 공보
특허문헌 15 : 일본국 특개2005-183842호 공보
과제를 해결하기 위한 수단
일측면에 의하면, 본 발명은 기판과, 상기 기판 위에 형성된 강유전체 커패시터로 이루어진 반도체 장치에 있어서, 상기 강유전체 커패시터는 하부 전극과, 상기 하부 전극 위에 형성된 강유전체막과, 상기 강유전체막 위에 형성된 상부 전극으로 이루어지고, 상기 상부 전극은 화학량론 조성이 조성 파라미터 x1을 사용하여 화학식 AOx1로 표현되고 실제의 조성이 조성 파라미터 x2를 사용하여 화학식 AOx2로 표현되는 산화물로 이루어진 제 1 층과, 상기 제 1 층 위에 형성되고, 화학량론 조성이 조성 파라미터 y1을 사용하여 화학식 BOy1로 표현되고 실제의 조성이 조성 파라미터 y2를 사용하여 화학식 BOy2로 표현되는 산화물로 이루어진 제 2 층과, 상기 제 2 층 위에 형성된 금속층으로 이루어지고, 상기 제 2 층은 상기 제 1 층보다 산화의 비율이 높고,
상기 조성 파라미터 x1, x2, y1 및 y2 사이에는, 관계 y2/y1>x2/x1가 성립하고, 상기 제 2 층에는 상기 금속층과의 계면에, 산소 농도가 높은 계면층이 더 형성되어 있는 것을 특징으로 하는 반도체 장치를 제공한다.
다른 측면에 의하면, 본 발명은 강유전체 커패시터를 형성하는 공정을 포함하는 반도체 장치의 제조 방법으로서, 상기 강유전체 커패시터를 형성하는 공정은 하부 전극을 형성하는 공정과, 상기 하부 전극 위에 강유전체막을 퇴적하는 공정과, 상기 강유전체막 위에 제 1 도전성 산화막을 퇴적하는 공정과, 상기 제 1 도전성 산화막을 산화성 분위기 중에서 결정화하는 공정과, 상기 결정화 공정 후, 상기 제 1 도전성 산화막 위에 제 2 도전성 산화막을 미결정(微結晶) 상태로 퇴적하는 공정과, 상기 제 2 도전성 산화막의 표면을 산화성 분위기에 노출시켜, 결정화하는 공정과, 제 2 도전성 산화막의 결정화 공정 후, 상기 제 2 도전성 산화막 위에 금속막을 퇴적하는 공정으로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
발명의 효과
본 발명에 의하면, 상기 강유전체 커패시터의 커패시터 절연막을 구성하는 강유전체막에 접하는 하층 상부 전극층으로서 비화학량론 조성을 갖는 제 1 도전성 산화막을 사용함으로써, 상기 강유전체막으로부터 Pb가 상기 하층 상부 전극층 중으로 확산하고, 이에 따라 상기 강유전체막과 상기 하층 상부 전극층 사이의 계면이 평탄화하고, 상기 강유전체 커패시터에 전압을 인가하였을 경우, 상기 강유전체막에 인가되는 실효적인 전압의 값이 더욱 커져 커패시터 특성이 향상된다. 한편, 이러한 비화학량론 조성을 갖는 도전성 막은 수소를 포함하는 분위기 중에 노출되었을 경우, 막 중의 금속 성분이 수소를 활성화하게 되고, 활성화된 수소가 강유전체막의 특성을 열화시킨다. 이 때문에, 본 발명에서는 상기 하층 상부 전극층의 상부에, 화학량론 조성, 또는 보다 화학량론 조성에 가까운 조성을 갖는 제 2 도전성 산화막으로 이루어진 상층 상부 전극층을 형성하여, 하층 상부 전극층 중으로의 환원 분위기의 침입을 저지한다.
그 때, 본 발명에 의하면, 이미 열처리에 의해 결정화 상태로 되어 있는 하층 상부 전극층 위에 상층 상부 전극층을 미결정 상태로 형성하고, 또한 상기 상층 상부 전극층을, 그 위에 금속 전극막이 형성되기 전에, 산화 분위기 중에서 급속 열처리하여 결정화함으로써, 그 후의 반도체 장치의 제조 프로세스에 의해 강유전체 커패시터가 열처리를 받아도, 이러한 상층 상부 전극층에서의 보이드의 발생이 억제되고, 예를 들면 상기 강유전체 커패시터 위에 다층 배선 구조의 형성이 되어도, 사용되는 환원 분위기 중의 수소가 이러한 보이드를 타고 강유전체 커패시터 중에 침입하여, 전기 특성의 열화를 일으키는 문제가 해결된다. 또한, 상기 하층 상부 전극층 및 상층 상부 전극층의 결정화 열처리시에, 프로세스 분위기 중의 산화 가스의 비율 및 온도를 최적화함으로써, 이들 표면에서의 이상 성장을 억제할 수 있다.
도 1은 종래의 강유전체 커패시터의 제조 공정을 나타낸 플로차트.
도 2는 본 발명의 과제를 설명하는 도면.
도 3a는 본 발명의 제 1 실시예에 의한 강유전체 커패시터의 구성을 나타낸 도면.
도 3b는 도 3a의 강유전체 커패시터를 설명하는 다른 도면.
도 4는 도 3a의 강유전체 커패시터의 제조 공정을 설명하는 플로차트.
도 5a는 도 3a의 강유전체 커패시터의 제조 공정을 설명하는 도면(그 1).
도 5b는 도 3a의 강유전체 커패시터의 제조 공정을 설명하는 도면(그 2).
도 5c는 도 3a의 강유전체 커패시터의 제조 공정을 설명하는 도면(그 3).
도 5d는 도 3a의 강유전체 커패시터의 제조 공정을 설명하는 도면(그 4).
도 5e는 도 3a의 강유전체 커패시터의 제조 공정을 설명하는 도면(그 5).
도 5f는 도 3a의 강유전체 커패시터의 제조 공정을 설명하는 도면(그 6).
도 5g는 도 3a의 강유전체 커패시터의 제조 공정을 설명하는 도면(그 7).
도 5h는 도 3a의 강유전체 커패시터의 제조 공정을 설명하는 도면(그 8).
도 6a는 도 5e의 공정에서 얻어지는 막의 표면 상태를 나타낸 도면.
도 6b는 도 5e의 공정에서 얻어지는 막의 표면 상태를 나타낸 다른 도면.
도 6c는 도 5e의 공정에서 얻어지는 막의 표면 상태를 나타낸 다른 도면.
도 6d는 도 5e의 공정에서 얻어지는 막의 표면 상태를 나타낸 다른 도면.
도 7a는 도 5g의 공정에서 얻어지는 막의 표면 상태를 나타낸 도면.
도 7b는 도 5g의 공정에서 얻어지는 막의 표면 상태를 나타낸 다른 도면.
도 7c는 도 5g의 공정에서 얻어지는 막의 표면 상태를 나타낸 다른 도면.
도 7d는 도 5g의 공정에서 얻어지는 막의 표면 상태를 나타낸 다른 도면.
도 7e는 도 5g의 공정에서 얻어지는 막의 표면 상태를 나타낸 다른 도면.
도 7f는 도 5g의 공정에서 얻어지는 막의 표면 상태를 나타낸 다른 도면.
도 8a는 도 5e의 열처리 공정에 따른 X선 회절 패턴의 변화를 나타낸 도면.
도 8b는 도 5g의 열처리 공정에 따른 X선 회절 패턴의 변화를 나타낸 도면.
도 8c는 도 5g의 열처리 공정에 따른 X선 회절 패턴의 변화를 나타낸 다른 도면.
도 8d는 도 5g의 열처리 공정에 따른 X선 회절 패턴의 변화를 나타낸 다른 도면.
도 9a는 도 3a의 강유전체 커패시터의 전기 특성을 나타낸 도면.
도 9b는 도 3a의 강유전체 커패시터의 전기 특성을 나타낸 도면.
도 10은 도 3a의 강유전체 커패시터의 전기 특성을 나타낸 도면.
도 11a는 본 발명의 제 2 실시예에 의한 강유전체 메모리의 제조 공정을 설명하는 도면(그 1).
도 11b는 본 발명의 제 2 실시예에 의한 강유전체 메모리의 제조 공정을 설명하는 도면(그 2).
도 11c는 본 발명의 제 2 실시예에 의한 강유전체 메모리의 제조 공정을 설명하는 도면(그 3).
도 11d는 본 발명의 제 2 실시예에 의한 강유전체 메모리의 제조 공정을 설명하는 도면(그 4).
도 11e는 본 발명의 제 2 실시예에 의한 강유전체 메모리의 제조 공정을 설명하는 도면(그 5).
도 11f는 본 발명의 제 2 실시예에 의한 강유전체 메모리의 제조 공정을 설명하는 도면(그 6).
도 11g는 본 발명의 제 2 실시예에 의한 강유전체 메모리의 제조 공정을 설명하는 도면(그 7).
도 11h는 본 발명의 제 2 실시예에 의한 강유전체 메모리의 제조 공정을 설명하는 도면(그 8).
도 11i는 본 발명의 제 2 실시예에 의한 강유전체 메모리의 제조 공정을 설 명하는 도면(그 9).
도 11j는 본 발명의 제 2 실시예에 의한 강유전체 메모리의 제조 공정을 설명하는 도면(그 10).
도 11k는 본 발명의 제 2 실시예에 의한 강유전체 메모리의 제조 공정을 설명하는 도면(그 11).
도 11l은 본 발명의 제 2 실시예에 의한 강유전체 메모리의 제조 공정을 설명하는 도면(그 12).
도 11m은 본 발명의 제 2 실시예에 의한 강유전체 메모리의 제조 공정을 설명하는 도면(그 13).
도 11n은 본 발명의 제 2 실시예에 의한 강유전체 메모리의 제조 공정을 설명하는 도면(그 14).
도 11o는 본 발명의 제 2 실시예에 의한 강유전체 메모리의 제조 공정을 설명하는 도면(그 15).
도 11p는 본 발명의 제 2 실시예에 의한 강유전체 메모리의 제조 공정을 설명하는 도면(그 16).
도 11q는 본 발명의 제 2 실시예에 의한 강유전체 메모리의 제조 공정을 설명하는 도면(그 17).
도 11r은 본 발명의 제 2 실시예에 의한 강유전체 메모리의 제조 공정을 설명하는 도면(그 18).
도 11s는 본 발명의 제 2 실시예에 의한 강유전체 메모리의 제조 공정을 설 명하는 도면(그 19).
도 11t는 본 발명의 제 2 실시예에 의한 강유전체 메모리의 제조 공정을 설명하는 도면(그 20).
도 11u는 본 발명의 제 2 실시예에 의한 강유전체 메모리의 제조 공정을 설명하는 도면(그 21).
도 11v는 본 발명의 제 2 실시예에 의한 강유전체 메모리의 제조 공정을 설명하는 도면(그 22).
도 12는 본 발명의 제 3 실시예에 의한 강유전체 메모리의 제조 공정을 설명하는 도면.
도 13은 제 3 실시예의 일변형예에 의한 강유전체 메모리의 제조 공정을 설명하는 도면(그 8).
도 14는 본 발명의 제 4 실시예에 의한 강유전체 메모리의 제조 공정을 설명하는 도면.
부호의 설명
11 산화막
12 배향 제어막
13 도전성 산소 배리어막
14 하부 전극
15 강유전체막
16 제 1 도전성 산화물막
17 제 2 도전성 산화물막
17A 화학량론 조성 표면층
18 금속막
61 기판
61A 소자 영역
61I 소자 분리 구조
61a 내지 61f 확산 영역
62A, 62B 게이트 절연막
63A, 63B 게이트 전극
64A, 64B 게이트 실리사이드층
65, 67 SiON막
66, 68, 81, 83 층간 절연막
66A, 66B, 66C, 68A, 68C, 83A, 83B, 83C 비어 홀
67A 내지 67C, 69A, 69C, 84A 내지 84C 비어 플러그
67A, 67b, 67c, 69a, 69c, 84a, 84b, 84c 밀착막
78 하드 마스크막
78A, 78B 하드 마스크 패턴
79, 80 Al2O3 수소 배리어막
85A, 85B, 85C 배선 패턴
발명을 실시하기 위한 최량의 형태
[제 1 실시예]
도 3a는 본 발명의 제 1 실시예에 의한 강유전체 커패시터(10)의 구성을 나타낸 도면이다.
도 3a를 참조하건대, 강유전체 커패시터(10)는 실리콘 기판(도시되지 않음)을 덮는 실리콘 산화막(11) 위에 형성되어 있고, 상기 실리콘 산화막(11) 위에 형성된 (111) 배향을 갖는 TiN막 또는 (002) 배향을 갖는 Ti막으로 이루어지고 강유전체 커패시터 중의 강유전체 커패시터 절연막의 결정 배향을 제어하는 배향 제어막(12)과, 상기 배향 제어막(12) 위에 형성된 (111) 배향의 TiAlN막으로 이루어지고 상기 실리콘 산화막(11) 중의 배선 패턴(도시되지 않음)으로의 산소의 침입을 억제하는 도전성 산소 배리어막(13)과, 상기 도전성 산소 배리어막(13) 위에 형성된 (111) 배향의 Pt막으로 이루어진 하부 전극(14)과, 상기 하부 전극(14) 위에 형성된 (111) 배향의 PZT막으로 이루어진 강유전체막(15)과, 상기 강유전체막(15) 위에 형성된 제 1 산화 이리듐 결정화막으로 이루어진 도전성 산화물막(16)과, 상기 제 1 도전성 산화물막(16) 위에 형성된 제 2 산화 이리듐 결정화막으로 이루어진 도전성 산화물막(17)과, 상기 도전성 산화물막(17)의 표면 부분에, 1nm 내지 20nm의 두께로 형성된 화학량론 조성(IrO2)의 산화 이리듐막으로 이루어지고, 상기 도전성 산화물막(17)의 다른 부분보다 산소 농도가 높은 화학량론 조성 영역(17A)과, 상기 도전성 산화물막(17) 위에 상기 화학량론 조성 영역(17A)에 접하여 형성된 Ir 막으로 이루어진 금속막(18)으로 구성되고, 상기 도전성 산화물막(16), 및 상기 화학량론 조성 영역(17A)을 포함하는 도전성 산화물막(17)은 상기 금속막(18)과 함께, 도 3a의 강유전체 커패시터(10)의 상부 전극을 구성한다.
도 3b는 도 3a 중, 상기 도전성 산화물막(16) 및 상기 화학량론 조성 영역(17A)을 포함하는 도전성 산화물막(17)의 조성을, 조성 파라미터 x, y를 사용하여 각각 IrOx, y로 표현한 경우의, 상기 조성 파라미터 x, y의 깊이 분포를 나타낸 개략도이다.
본 실시예에서는 상기 제 2 도전성 산화막(17)을, 그 형성 후, 금속막(18)이 형성되기 전에 산화 분위기 중에서 급속 열처리를 행하여, 결정화시키기 때문에, 결정화와 동시에 산소가 상기 제 2 도전성 산화막(17) 내에 도입되어, 막(17)의 조성이 화학량론 조성에 가까운 동시에, 그 표면 부분에서는 안정된 화학량론 조성의 표면층이 형성된다. 그래서, 상기 금속막(18)을 형성 후, 배선 구조의 형성 공정 등에서 열처리가 되어도, 앞서 도 2에서 설명한 바와 같은 도전성 산화막(17)에서의 보이드 형성은 억제되고, 이러한 보이드 형성에 따른 강유전체 커패시터의 특성의 열화가 회피된다.
또한, 본 발명은, 도 3b에 파선으로 나타낸 바와 같이, 도전성 산화막(17) 중의 산소 농도 프로파일이 상기 표면층(17A)으로부터 하방으로 서서히 감소하는 경우도 포함하는 것이다. 이러한 경우에서도, 상기 도전성 산화막(17)의 표면에서는 화학량론 조성을 갖는 영역(17A)이 형성되어 있다고 생각된다.
도 4는 상기 도 3의 강유전체 커패시터(10)의 제조 공정을 나타낸 플로차트, 도 5a 내지 도 5e는 도 4의 플로차트에 대응하는 강유전체 커패시터(10)의 제조 공정을 나타내고 있다.
도 5a를 참조하건대, 실리콘 기판(도시되지 않음)을 덮는 실리콘 산화막(11) 위에는 (002) 배향을 갖는 Ti막(12)이 배향 제어막으로서 스퍼터법에 의해 형성되어 있고, 상기 배향 제어막(12) 위에는 TiAlN막(13)이 도전성 산소 확산 배리어막으로서 반응성 스퍼터법에 의해 형성되어 있다. 또한, 상기 실리콘 산화막(11)은 그 표면에 Al2O3막을 담지(擔持)하고 있어도 된다.
예를 들면 상기 Ti막(12)은 DC 스퍼터 장치 중에서 피처리 기판과 타깃 사이의 거리를 60mm로 설정하고, 압력이 0.15Pa의 Ar 분위기 중 20℃의 기판 온도에서 2.6kW의 스퍼터 파워를 5초간 공급함으로써 형성된다. 또한, 상기 TiAlN막(13)은 동일한 DC 스퍼터 장치 중 Ti 및 Al의 합금 타깃을 사용하고, 압력이 253.3Pa의 Ar/N2 분위기 중 Ar 가스를 40sccm, 질소 가스를 10sccm의 유량으로 공급하면서 400℃의 기판 온도에서 1.0kW의 스퍼터 파워를 공급함으로써, 100nm의 막두께로 형성된다.
상기 Ti막(12)은 성막 후 1회 질화시키는 것이 바람직하다. Ti막(12)을 이와 같이 질화시킴으로써, 후에 행해지는 강유전체막의 회복 열처리시에 막 측면으로부터의 Ti의 산화를 억제할 수 있다.
여기서 상기 도전성 산소 확산 배리어막(13)은 TiAlN에 한정되는 것은 아니고, Ir 또는 Ru막을 사용하는 것도 가능하다. 상기 배향 제어막(12)은 Ti 또는 TiN에 한정되는 것은 아니고, 그 외에 Pt, Ir, Re, Ru, Pd, Os, 또는 이들의 합금을 사용하는 것도 가능하다. 또한, 상기 배향 제어막(12)을 Ti, Al, Ir, Pt, Ru, Pd, Os, Rh, PtOx, IrOx, RuOx, PdOx 등의 단층막 또는 적층막으로서 형성하는 것도 가능하다.
또한, 상기 도 5a의 공정에서는 상기 도 4의 스텝 S11에 대응하여, 상기 도전성 산소 확산 배리어막(13) 위에, 두께가 약 100nm의 Pt막으로 이루어진 하부 전극막(14)이, 예를 들면 압력이 0.2Pa의 Ar 분위기 중 400℃의 기판 온도에서 0.5kW의 스퍼터 파워를 투입하는 스퍼터법에 의해 형성된다. 또한, 상기 하부 전극막(14)은 순수한 Pt에 한정되는 것은 아니고, Pt를 포함하는 귀금속 합금, 또는 Pt, 또는 Pt를 포함하는 귀금속 합금과 산화 플라티나(PtO)를 적층한 적층막이어도 된다.
이와 같이 하여 형성된 Pt 하부 전극막(14)은 (111) 배향을 갖고, 그 위에 형성되는 강유전체막의 배향을 (111) 배향으로 효과적으로 규제한다.
다음에 도 5b의 공정에서 상기 도 4의 스텝 S12에 대응하여, 상기 하부 전극(14) 위에 PZT막이 상기 강유전체막(15)으로서, 고주파 스퍼터법에 의해, 예를 들면 PLZT 조성의 타깃을 사용하고, 압력이 0.9Pa의 Ar 분위기 중 1,000W의 파워를 투입하고, 50℃의 기판 온도에서 100nm 내지 200nm의 막두께로 형성된다. 이와 같이 하여 형성된 강유전체막(15)은 아모퍼스(amorphous) 상태로 형성되고, 상기 타깃으로서 PLZT 조성의 것을 사용하였을 경우에는, PLZT 조성을 갖는다. 또는, 상기 강유전체막(15)은 M0CVD법에 의해 형성하여도 된다.
다음에 도 5c의 공정에서 상기 도 4의 스텝 S13에 대응하여, 상기 도 5b의 구조에 대하여 산소를 포함하는 압력이 0.1MPa의 Ar 분위기 중 650℃ 이하의 온도에서 급속 열처리를 행하여, 상기 강유전체막(15)의 산소 결손을 보상하고, 또한 계속해서 산소 분위기 중 750℃에서의 급속 열처리를 행함으로써, 상기 강유전체막(15)을 결정화시킨다. 또한, 이러한 급속 열처리에 의해 상기 하부 전극(14)을 구성하는 Pt막이 치밀화(緻密化)하여, 상기 하부 전극(14)과 강유전체막(15) 사이에서의 Pt와 산소의 상호 확산이 억제된다.
다음에 도 5d의 공정에서 상기 강유전체막(15) 위에 두께가 20nm 내지 75nm의 산화 이리듐막(16)을 스퍼터법에 의해 퇴적한다. 예를 들면 이러한 스퍼터 처리는 150℃ 이상이고 350℃ 이하의, 예를 들면 300℃의 온도에서, 0.3Pa의 압력 아래 Ar 가스 및 산소 가스를 각각 140sccm 및 60sccm의 유량으로 공급하고, 약 1kW의 스퍼터 파워를 투입함으로써 실행할 수 있다. 이와 같이 하여 형성된 산화 이리듐막(16)은 결정 상태로 있고, 산소 조성을 표현하는 조성 파라미터 x가 1.92(x=1.92)인 비화학량론 조성 IrOx를 갖고 있다.
또는 상기 도 5d의 산화 이리듐막(16)의 성막 공정을 10℃ 이상이고 50℃ 이하의, 예를 들면 실온에서의 RF 스퍼터에 의해 행하는 것도 가능하다. 이 경우에는 0.23Pa의 압력 아래 Ar 가스를 100sccm, 산소 가스를 52sccm 내지 59sccm의 유량으로 공급하고, 약 2kW의 스퍼터 파워를 투입한다. 이와 같이 하여 형성된 산화 이리듐막(16)은 아모퍼스 상태이며, 상기 조성 파라미터 x가 1.20 내지 1.50의 비화학량론 조성 IrOx를 갖고 있다.
또한, 본 실시예에서는 앞서 도 2에서 설명한 상부 전극 구조의 일부를 구성하는 도전성 산화막 중에서의 보이드 형성을 억제하기 위하여, 도 5e의 공정에서 도 4의 스텝 S14에 대응하여, 상기 도 5d의 구조를 제어된 산화 분위기 중에서 열처리하고, 상기 산화 이리듐막(16)을 결정화시킨다.
그런데, 이러한 산화 이리듐막(16)의 산화 분위기 중에서의 열처리는 산화 이리듐 결정립에 이상 성장이 생기기 쉬워서, 주의가 필요하다는 것이 발견되었다.
도 6a는 이러한 열처리를 산소 농도가 1%인 Ar/산소 혼합 가스 분위기 중 725℃의 온도에서 60초간의 급속 열처리에 의해 행하였을 경우의, 상기 산화 이리듐막(16)의 표면 상태를 나타낸 주사 전자 현미경 사진을 나타낸다. 마찬가지로, 도 6b 내지 도 6d는 동일한 열처리를 각각 20%, 30% 및 50%의 산소 농도의 Ar/산소 혼합 가스 분위기 중에서 행하였을 경우의, 상기 산화 이리듐막(16)의 표면 상태를 나타낸 도면이다.
도 6a 내지 도 6d를 참조하건대, 산소 농도가 1% 내지 30%의 범위에서는 분위기 중의 산소 농도와 함께, 상기 산화 이리듐막(16) 중의 결정립 지름이 서서히 증대한다는 것을 알 수 있지만, 결정립 지름은 거의 동일하고, 고립된 거대 결정은 생기지 않는다. 그런데, 산소 농도가 30%를 넘으면, 도 6d에 나타낸 바와 같이, 고립된 산화 이리듐의 거대 결정이 보여지게 된다.
이와 같이 상기 산화 이리듐막(16)의 표면에서 이상 성장이 생기면, 표면 형태의 이상이 그 위의 산화 이리듐막(17)으로 전파되고, 상기 산화 이리듐막(17)에서도 표면 형태에 이상이 생길 우려가 있다.
이로부터, 도 5e의 공정의 열처리는 30% 이하의 산소 농도의 분위기 중에서 행할 필요가 있다는 것을 알 수 있다. 한편, 상기 도 5e의 공정의 열처리를, 산소를 포함하지 않는 불활성 가스 분위기 중에서 행하였을 경우에는, 상기 산화 이리듐막(16) 표면의 산소가 탈리하게 되기 때문에, 열처리 분위기는 적어도 0.1%의 산소 농도가 필요하다고 생각된다. 본 실시예에서는 그래서 상기 도 5e의 공정의 열처리를, 산소를 20%의 농도로 포함하는 Ar/산소 혼합 가스 분위기 중에서 행하고 있지만, 이러한 열처리는 1% 이상, 20% 이하의 산소 농도로 행하는 것이 바람직하다고 생각된다.
또한, 상기 도 5e의 공정의 열처리는 온도가 650℃ 이하이면 효과가 낮고, 강유전체 커패시터(10)가 불만족스러운 전기 특성밖에 얻을 수 없다. 한편, 상기 열처리 온도가 750℃를 넘으면, 상기 하부 전극(24) 아래의 TiAlN 산소 배리어막(13)의 배리어 특성이 열화할 우려가 있고, 이로부터, 상기 열처리 온도는 650℃ 이상, 750℃ 이하로 하는 것이 바람직하다. 그래서 본 실시예 중의 일례는 상기 열처리를 725℃의 온도에서, 산소를 20% 포함하는 Ar/산소 혼합 가스 분위기 중 60초간의 급속 열처리에 의해 행하고 있다.
본 실시예에서는 상기 산화 이리듐막(16)이 앞서 상술한 바와 같이 비화학량론 조성을 갖고 있기 때문에, 도 5e의 열처리의 결과, 상기 강유전체막(15)을 구성하는 PZT막으로부터 IrOx막(16)으로 Pb의 확산이 생겨, 상기 강유전체막(15)과 산화 이리듐막(16) 사이에 평탄한 계면이 형성된다. 그 결과, 상기 강유전체 커패시터(10)에 전압을 인가하였을 경우, 상기 강유전체막(15)에 동일한 전계가 유기되 어, 강유전체 커패시터(10)에 낮은 구동 전압으로 분극 반전을 유기하는 것이 가능해진다.
다음에, 본 실시예에서는 도 5f의 공정에서 상기 도 4의 스텝 15에 대응하여, 상기 도 5e의 구조 위에 상기 제 2 산화 이리듐막(17)을 스퍼터법에 의해 50℃ 이상, 80℃ 이하의 기판 온도에서 100nm 내지 150nm의 두께로, 성막시에 미결정 상태로 형성한다. 이와 같이 하여 형성된 산화 이리듐막(17)은 계속되는 공정에서 결정화 열처리가 실시되지만, 그 때에 상기 산화 이리듐막(17)이 아모퍼스 상태이면, 결정화 후에 불균일한 막으로 되어, 도 2에서 설명한 보이드가 발생하기 쉽다. 또한, 상기 산화 이리듐막(17)의 성막이 150℃ 이상의 온도에서 행해지면, 산화 이리듐막(17)은 결정화된 상태로 얻어지지만, 그 때에 결정립의 일부에 이상 성장이 생겨서, 평탄한 표면 형태가 얻어지지 않는다. 또한, 상기 성막 온도가 100℃ 이하에서는 미결정과 결정이 혼재하고 있지만, 80℃ 이하에서는 얻어지는 산화 이리듐막(17)은 미결정만으로 구성된다. 이 때문에, 본 실시예에서는 상기 도 5f의 스퍼터에 의한 성막 공정을 50℃ 이상, 80℃ 이하의 온도, 예를 들면 60℃에서 실행한다.
그 때, 상기 도 5f의 공정에서는 스퍼터법에 의한 산화 이리듐막(17)의 성막을, 0.3Pa의 압력 아래 Ar 가스를 100sccm, 산소 가스를 100sccm의 유량으로 공급하고, 예를 들면 1kW의 스퍼터 파워를 투입함으로써 실행되지만, 이러한 조건에서 성막을 행하였을 경우에는, 상기 산화 이리듐막(17) 표면에서의 이상 산화 및 이에 의한 결정립의 이상 성장을 억제할 수 있다.
다음에 상기 도 4의 스텝 14에 대응하는 도 5g의 공정에서, 상기 도 5f의 구조에 대하여 Ar/산소 혼합 가스 분위기 중 650℃ 내지 750℃의 온도 범위, 예를 들면 700℃의 온도에서 60초간 상압(常壓) 하 또는 감압 하에서 급속 열처리를 행하고, 이를 결정화시킨다.
도 7a 내지 도 7f는 상기 도 5g의 열처리 공정을, 각각 압력이 0. 1MPa에서 산소 농도가 1%, 10%, 20%, 25%, 30%, 50%의 Ar/산소 혼합 가스 분위기 중에서 실행하였을 경우의, 얻어진 산화 이리듐막(17)의 표면 상태를 관찰한 금속 현미경 사진이다.
도 7a 내지 도 7e를 참조하건대, 산소 농도가 30%까지는 동일한 표면 상태가 관찰되지만, 산소 농도가 30%를 넘으면, 도 7f에 나타낸 바와 같이, 불균일한 구조가 관찰되고, 표면에 이상 성장이 생기고 있다는 것을 알 수 있다.
그래서 본 실시예에서는 상기 도 5g의 열처리 공정을, 상기 도 5e의 열처리 공정과 마찬가지로, 0.1% 이상이고 30% 이하의 산소 농도에서, 더욱 바람직하게는 1% 이상이고 20% 이하의 산소 농도에서 행하여, 이러한 이상 성장의 문제를 회피한다.
도 8a 내지 도 8c는 각각 상기 제 1 산화 이리듐막(16), 제 2 산화 이리듐막(17), 및 상기 제 1 및 제 2 산화 이리듐막(16, 17)의 적층 구조에 대하여 구한 X선 회절 패턴을 나타낸다.
도 8a를 참조하건대, 실선은 상기 제 1 산화 이리듐막(16)의 성막 직후의 상태를, 또한 파선은 상기 도 5e의 열처리 공정을 실시한 후의 상태에 대응하고 있지 만, 이들을 비교하면, 도 5g의 열처리에 의해서는, X선 회절 패턴에 피크 위치 및 2θ각(角)의 어느 쪽에서도 약간의 변화밖에 생기지 않고, 회절 피크도 화학량론 조성의 IrO2막의 회절 피크에 거의 일치한다는 것을 알 수 있다. 이는 상기 산화 이리듐막(16)이 이미 도 5e의 열처리 공정에 의해 완전히 결정화하고 있는 것을 나타내고 있다.
한편, 도 8b는 단독으로 형성한 제 2 산화 이리듐막(17)의 X선 회절 패턴을, 성막 직후의 상태(파선)와, 산소 농도가 1%인 분위기 중에서 상기 도 5g의 열처리를 행한 상태에서 비교하여 나타내고 있지만, 이 경우에는 성막 직후에는 (110) 및 (200) 회절 피크의 높이가 낮고, 또한 2θ각도 IrO2의 것보다 저각도(低角度)측으로 어긋나 있어, 막이 미결정 상태인 반면, 열처리 후에는 완전히 결정화하여, (100) 및 (200) 회절 피크가 화학량론 조성의 IrO2막의 대응하는 (100) 및 (200) 회절 피크에 거의 일치한다는 것을 알 수 있다.
또한, 도 8c는 상기 도 5g에 나타낸 바와 같이 제 1 산화 이리듐막(16)과 제 2 산화 이리듐막(17)을 적층한 구조에 대하여, 도 5g의 열처리 전의 상태 및 후의 상태에 대해서 구한 X선 회절 패턴을 비교하여 나타낸 도면이다. 도면 중 파선이 도 5g의 열처리 공정 전의 상태, 실선이 열처리 공정 후의 상태에 대응한다.
도 8c를 참조하건대, 이 실험에서는 앞의 도 8b와 거의 동일한 결과가 얻어지고 있고, 상기 제 2 산화 이리듐막(17)의 성막 직후에는, (110) 및 (200) 회절 피크의 높이가 낮고, 또한 2θ각도 IrO2의 것보다 저각도측으로 어긋나 있어, 막이 미결정 상태인 반면, 도 5g의 열처리 후에는 상기 산화 이리듐막(17)은 완전히 결정화하여, (100) 및 (200) 회절 피크가 화학량론 조성의 IrO2막의 대응하는 (100) 및 (200) 회절 피크에 거의 일치한다는 것을 알 수 있다.
또한, 도 8d는 상기 제 2 산화 이리듐막(17)에 대하여 단독으로 도 5g의 공정에 대응하는 열처리하는 경우에, 분위기 중의 산소 농도를 다양하게 변화시킨 경우를 나타낸다.
도 8d를 참조하건대, 분위기 중의 산소 농도가 증대함에 따라서, Ir(110)의 피크가 감소하고, Ir(200)의 피크가 증대한다는 것을 알 수 있다. 이는 이러한 열처리에 의해 상기 제 2 산화 이리듐막(17)의 산화의 정도가 증대하고 있다는 것을 의미한다.
즉, 상기 제 2 산화 이리듐막(17)은 성막 직후의 미결정 상태에서는 산화의 정도가 낮고, 조성이 이상적인 화학량론 조성 IrO2로부터 크게 어긋나 있는 반면, 도 5g의 열처리를 행함으로써, 분위기 중으로부터 막 중으로 산소가 취입(取入)되어, 막 중의 산소 조성값 y가 증대하고, 그 때, 특히 막 표면에서는 산소 조성 y가 최대로 되어, 화학량론 조성 IrO2를 갖는 두께가 20nm 이내의 표면 영역(17A)이 형성되고, 그 결과, 상기 산화 이리듐막(16, 17)으로 이루어진 강유전체 커패시터(10)의 상부 전극 구조 중에는 앞서 도 3b에서 나타낸 산소 농도 프로파일이 생기는 것으로 생각된다.
이하의 표 1은 이와 같이 하여 형성된 제 1 산화 이리듐(IrOx)막(16) 및 제 2 산화 이리듐(IrOy)막(17)에 대해서, HRBS(고분해능 러더퍼드 후방 산란 스펙트로메트리(high-resolution Rutherford backscattering spectrometry))에 의해 구한, 상기 도 5g의 열처리 공정 후에 있어서의 산소 조성 파라미터 x, y를 정리하여 나타낸다.
| 도전성 산화막 | 성막 온도 | 성막 가스 Ar:O2(Sccm) | HRBS 결과 x, y |
| IrOx | 20℃ | 100:52 | 1.20 |
| IrOx | 20℃ | 100:59 | 1.50 |
| IrOx | 300℃ | 140:60 | 1.92 |
| IrOy | 20℃ | 100:100 | 2.10 |
| IrOy | 60℃ | 100:100 | 2.10 |
| IrOy | 300℃ | 100:100 | 2.05 |
표 1을 참조하건대, 제 1 산화 이리듐막(16)에서는 상기 산소 조성 파라미터 x가 20℃의 기판 온도에서 성막했을 경우에 1.20 내지 1.50, 300℃의 기판 온도에서 성막했을 경우에는 1.92의 값을 갖고, 상기 제 2 산화 이리듐막(17)에서는 상기 산소 조성 파라미터 y가 20℃ 내지 60℃의 기판 온도에서 성막했을 경우에는 2.10의 값을, 300℃의 기판 온도에서 성막했을 경우에는 2.05의 값을 갖는다는 것을 알 수 있다.
여기서 상기 제 2 산화 이리듐막(17)에서는 앞서도 상술한 바와 같이 상기 도 5g의 공정에서의 열처리에 의해 산소를 상기 막(17)의 표면으로부터 막 중으로 도입하고 있고, 그 결과, 막 표면에서는 거의 IrO2의 화학량론 조성으로 되어 있는 반면, 산소 농도는 막 내부에서는 더욱 감소하여, 앞의 도 3b에서 설명한 산소 분포가 생기고 있는 것으로 생각된다.
다음에 상기 도 14의 스텝 17에 대응하는 도 5h의 공정에서, 상기 금속 Ir막(18)이 상기 도 5g의 제 2 산화 이리듐막(17) 위에 형성되고, 강유전체 커패시터(10)가 완성된다.
도 9a 및 도 9b는 이와 같이 하여 얻어진 강유전체 커패시터(10)의 반전 전하량(QSW) 및 누설 전류 밀도를 각각 나타낸다. 단, 도 9a, 도 9b는 50㎛×50㎛의 강유전체 커패시터에 관한 것이며, 측정은 그 위에 5층의 다층 배선 구조를 형성한 상태에서 행하고 있다. 도 9a, 도 9b 중, 「TEL-AN1」은 상기 도 5e의 열처리 공정에서의 분위기 중의 산소 농도를 나타내고, 「TEL-AN2」는 상기 도 5g의 열처리 공정에서의 분위기 중의 산소 농도를 나타낸다.
도 9a를 참조하건대, 본 발명에서는 반전 전하량(QSW)으로서 28μC/㎠ 이상의 값이 얻어지고 있고, 이는 특허문헌 2에서 얻어진 값(20μC/㎠)을 크게 상회하고 있다. 또한, 도 9b를 참조하건대, 누설 전류는 특히 도 5g의 열처리 공정을 10% 이상의 산소 농도에서 행하였을 경우에, 크게 저감할 수 있다는 것을 알 수 있다. 이는 앞서 도 2에서 설명한 제 2 산화 이리듐막(17) 중에서의 보이드 형성이 효과적으로 잘 억제되고 있는 것을 나타내고 있다. 한편, 상기 도 5g의 열처리 공정에서의 산소 농도가 1%인 경우에는 큰 누설 전류가 생기고 있지만, 이는 앞서 도 2에서 설명한 보이드가 제 2 산화 이리듐막(17) 내에 대규모로 생기고 있는 것을 나타내고 있다.
또한, 도 11은 이와 같이 하여 얻어진 강유전체 커패시터(10)의 반전 전하량(QSW)과 인가 전압의 관계를 나타낸다.
도 11을 참조하건대, 반전 전하량(QSW)과 인가 전압의 관계는 상기 도 5e의 열처리 공정 및 도 5g의 열처리 공정에 영향을 주고, 이들 열처리 공정을 20%의 산소 농도로 행함으로써, 상기 관계를, 반전 전하량(QSW)이 더욱 급준하게 일어서도록 변화시키는 것이 가능해진다. 이와 같이, 상기 도 5e 및 도 5g의 열처리 공정을 산소 농도가 비교적 높은 분위기 중에서 실행함으로써, 본 발명에서는 상기 산화 이리듐막(17) 중에서의 보이드의 형성을 억제할 수 있고, 그 결과, 그 후에 다층 배선 구조의 형성 공정을 행하여도, 강유전체 캐패시터 중으로의 수소나 물의 침입이 생기는 문제가 해결된다.
본 실시예에서는 도 3a의 강유전체 커패시터(10)를 형성함에 있어서, 도 5e 및 도 5g의 열처리 공정을 산소 농도가 30% 이하의 Ar/산소 가스 혼합 분위기 중에서 실행함으로써, 제 1 및 제 2 산화 이리듐막 표면에서의 산화 이리듐 결정의 이상 성장을 회피할 수 있다. 상기 도 5e 및 도 5g의 공정에서 Ar 가스 대신에 질소 가스, He 가스 등, 다른 불활성 가스를 사용할 수 있는 것은 명백하다. 또한, 상기 산소 가스 대신에 N2O 가스나 오존 등, 다른 산화 가스를 사용할 수 있는 것도 명백하다.
또한, 본 실시예에서 상기 도 4의 스텝 12 후, 결정화한 강유전체막 위에 아모퍼스 상태의 강유전체막을 더 얇게 형성하여, 산소 결손 보상을 행한 후, 또는 즉시, 그 위에 상기 제 1 산화 이리듐막(16)을 형성하는 것도 가능하다.
또한, 상기 도 4의 스텝 S16 후, 스텝 S17 전에 또 다시 650℃ 내지 750℃의 온도에서 급속 열처리를 행하여, 강유전체막(15)과 상기 도전성 이리듐막(16, 17)으로 이루어진 상부 전극과의 밀착성을 향상시켜도 된다.
본 실시예에서 상기 제 1 및 제 2 도전성 산화막(16, 17)은 산화 이리듐인 것으로 하여 설명하였지만, 본 발명은 이러한 특정 재료에 한정되는 것은 아니고, 산화 루테늄, 산화 로듐, 산화 레늄, 산화 오스뮴 등을 사용하는 것도 가능하다. 이들 도전성 산화막은, 예를 들면 Ir, Ru, Rh, Re, Os 등의 금속 원소를 타깃으로 하여 사용한 스퍼터법에 의해 형성할 수 있다.
[제 2 실시예]
이하, 본 발명의 제 2 실시예에 의한 강유전체 메모리의 제조 공정을 도 12a 내지 도 12v를 참조하면서 설명한다.
도 12a를 참조하건대, 실리콘 기판(61) 중에는 소자 영역(61A)으로서 n형 웰이 형성되어 있고, 상기 소자 영역(61A) 위에는 폴리 실리콘 게이트 전극(63A)을 갖는 제 1 MOS 트랜지스터와 폴리 실리콘 게이트 전극(63B)을 갖는 제 2 MOS 트랜지스터가 각각 게이트 절연막(62A 및 62B)을 통하여 형성되어 있다.
또한, 상기 실리콘 기판(61) 중에는 상기 게이트 전극(63A)의 양측 벽면에 대응하여 p-형의 LDD 영역(61a, 61b)이 형성되어 있고, 또한 상기 게이트 전극(13B)의 양측 벽면에 대응하여 p-형의 LDD 영역(61c, 61d)이 형성되어 있다. 여기서 상기 제 1 및 제 2 MOS 트랜지스터는 상기 소자 영역(61A) 내에 공통적으로 형성되어 있기 때문에, 동일한 p-형 확산 영역이 상기 LDD 영역(61b)과 LDD 영역(61c)으로서 공용되고 있다.
상기 폴리 실리콘 게이트 전극(63A) 위에는 실리사이드층(64A)이, 또한 폴리 실리콘 게이트 전극(63B) 위에는 실리사이드층(64B)이 각각 형성되어 있고, 또한 상기 폴리 실리콘 게이트 전극(63A)의 양측 벽면 및 상기 폴리 실리콘 게이트 전극(63B)의 양측 벽면 위에는 각각의 측벽 절연막이 형성되어 있다.
또한, 상기 실리콘 기판(61) 중에는 상기 게이트 전극(63A) 각각의 측벽 절연막의 외측에 p+형의 확산 영역(61e 및 61f)이 형성되어 있고, 또한 상기 게이트 전극(63B) 각각의 측벽 절연막의 외측에는, p+형의 확산 영역(61g 및 61h)이 형성되어 있다. 단, 상기 확산 영역(61f 및 61g)은 동일한 p+형 확산 영역으로 구성되어 있다.
또한, 상기 실리콘 기판(61) 위에는 상기 실리사이드층(64A) 및 측벽 절연막 을 포함하여 상기 게이트 전극(63A)을 덮도록, 또한 상기 실리사이드층(64B) 및 측벽 절연막을 포함하여 상기 게이트 전극(63B)을 덮도록, SiON막(65)이 예를 들면 200nm의 두께로 형성되어 있고, 상기 SiON막(65) 위에는 SiO2로 이루어진 층간 절연막(66)이 TEOS를 원료로 한 플라즈마 CVD법에 의해, 예를 들면 1,000nm의 두께로 형성되어 있다. 또한, 상기 층간 절연막(66)은 CMP법에 의해 평탄화되고, 또한 상기 층간 절연막(66) 내에, 상기 확산 영역(61e, 61f(따라서 확산 영역(61g)), 61h)을 각각 노출시키도록 컨택트 홀(66A, 66B, 66C)이 형성된다. 상기 컨택트 홀(66A, 66B, 66C)에는 두께가 30nm인 Ti막과 두께가 20nm인 TiN막을 적층한 밀착층(67a, 67b, 67c)을 통하여, W(텅스텐)로 이루어진 비어 플러그(67A, 67B, 67C)가 형성된다.
또한, 도 12a의 구조에서는 상기 층간 절연막(66) 위에, 두께가 예를 들면 130nm인 다른 SiON막(67)을 통하여 실리콘 산화막으로 이루어진 다음의 층간 절연막(68)이, 상기 층간 절연막(66)과 마찬가지로 하여 TEOS를 원료로 하는 플라즈마 CVD법에 의해, 예를 들면 300nm의 두께로 형성되어 있다. 여기서 상기 SiON막(67) 대신에 SiN막 또는 Al2O3막을 사용하는 것도 가능하다.
다음에 도 12b의 공정에서 상기 층간 절연막(68) 내에, 상기 비어 플러그(67A, 67C)를 노출시키는 비어 홀(68A, 68C)이 각각 형성되고, 상기 비어 홀(68A)에는 텅스텐으로 이루어지고 상기 비어 플러그(67A)와 콘택트하도록 비어 플러그(69A)가 상기 밀착층(67a)과 동일한 Ti막과 TiN막을 적층한 밀착층(69a)을 통하여 형성된다. 또한, 상기 비어 홀(68C)에는 텅스텐으로 이루어지고 상기 비어 플러그(67C)와 콘택트하도록 비어 플러그(69C)가 상기 밀착층(67c)과 동일한 Ti막과 TiN막을 적층한 밀착층(69c)을 통하여 형성된다.
다음에 도 12c의 공정에서 상기 층간 절연막(68)의 표면을 NH3 플라즈마로 처리하여, NH기를 상기 층간 절연막(68) 표면의 산소 원자에 결합시키고, 다음에 Ti막(70)이 스퍼터법에 의해 상기 층간 절연막(68) 위에 상기 비어 플러그(69A, 69B)를 덮도록, 예를 들면 20nm의 두께로 형성된다. 상기 층간 절연막(68)의 표면을 이와 같이 NH3 플라즈마로 처리해 둠으로써, 상기 층간 절연막(68) 표면의 산소 원자는 NH기에 의해 종단(終端)되고, Ti 원자와 우선적으로 결합하여 그 배향을 규제하지 않기 때문에, 상기 Ti막(70)은 이상적인 (002) 배향을 갖는다.
또한, 도 12c의 공정에서는 상기 Ti막(70)을 질소 분위기 중 650℃의 온도에서 급속 열처리하여, (111) 배향의 TiN막(70)으로 변환한다.
다음에 도 12d의 공정에서 상기 TiN막(70) 위에 TiAlN막(71)을 산소 확산 배리어로서 형성하고, 또한 도 12e의 공정에서 상기 TiAlN막(71) 위에 Al2O3막(72)으로 이루어진 Pb 확산 배리어막이 1nm 이상, 5nm 이하의 막두께로 스퍼터법에 의해, 또는 그 아래의 TiAlN막(71)의 산화에 의해 형성된다.
다음에 도 12f의 공정에서 상기 Al2O3막(72) 위에 두께가 약 100nm인 Pt막이 스퍼터법에 의해 적층되어, 하부 전극층(73)이 형성된다.
다음에 상기 도 12f의 구조를 Ar 분위기 중 650℃ 이상의 온도에서 60초간 열처리하고, 계속해서, 도 12g의 공정에서 상기 하부 전극층(73) 위에 제 1 PZT막(74)이 스퍼터법에 의해 1nm 내지 50nm, 바람직하게는 20nm 내지 30nm의 막두께로 형성된다.
다음에 도 12h의 공정에서 상기 PZT막(74) 위에 제 2 PZT막(75)이 MOCVD법에 의해, 예를 들면 80nm의 막두께로 형성된다.
또한, 도 12i의 공정에서 PZT막(74, 75)은 산소를 포함하는 분위기, 예를 들면 산소 가스와 Ar 가스 등의 불활성 가스의 혼합 분위기 중 550℃ 내지 800℃, 예를 들면 580℃의 온도에서, 예를 들면 산소 가스를 0sccm 내지 25sccm, Ar 가스를 2,000sccm의 유량으로 공급하면서 30초 내지 120초간, 예를 들면 90초간 열처리되어, 결정화된다. 이 PZT막(73)의 결정화 열처리의 결과, 상기 PZT막(74, 75) 중에는 (111) 배향의 기둥 형상 PZT 결정이 상기 하부 전극(73)의 표면으로부터 상방을 향하여 성장한다.
다음에 도 12j의 공정에서 상기 PZT막(74) 위에는 앞의 실시예의 도 5d 내지 도 5g와 마찬가지로 하여, 도시는 하지 않지만 앞의 실시예에서의 제 1 산화 이리듐막(16)과 제 2 산화 이리듐막(17)과 금속 이리듐막(18)의 적층으로 이루어진 상부 전극막(76)이 스퍼터법 및 제어된 산화 분위기 중에서의 열처리에 의해 형성되고, 또한 도 12k의 공정에서 상기 상부 전극막(76) 위에 TiAlN막(77)과 실리콘 산화막(78)이 각각 반응성 스퍼터법 및 TEOS 원료를 사용한 플라즈마 CVD법에 의해 하드 마스크층으로서 형성된다.
또한, 도 12l의 공정에서 상기 실리콘 산화막(78) 및 그 아래의 TiAlN막(77)이 패터닝되고, 원하는 강유전체 커패시터(C1, C2)에 대응한 하드 마스크 패턴(78A, 78C)이 형성된다.
또한, 다음의 도 6m의 공정에서 상기 하드 마스크 패턴(78A, 78C)을 마스크로, 그 아래의 TiAlN막(77), 상부 전극층(76), PZT막(74, 75), 하부 전극층(73), 및 Al2O3막이, 상기 TiAlN막(71)이 노출될 때까지, HBr, O2, Ar 및 C4F8을 사용한 드라이 에칭에 의해 패터닝되어, 상기 하드 마스크 패턴(78A) 아래에 상기 강유전체 커패시터(C1)에 대응하여, Al2O3 패턴(72A), 하부 전극 패턴(73A), PZT 패턴(74A, 75A), 상부 전극 패턴(76A) 및 TiAlN 마스크 패턴(77A)을 적층한 구조가, 또한 상기 하드 마스크 패턴(76C) 아래에 상기 강유전체 커패시터(C2)에 대응하여, Al2O3 패턴(72C), 하부 전극 패턴(73C), PZT 패턴(74C, 75C), 상부 전극 패턴(76C) 및 TiAlN 마스크 패턴(77C)을 적층한 구조가 얻어진다. 여기서 상기 하부 전극 패턴(73A), PZT 패턴(74A, 75A), 상부 전극 패턴(76A)이 강유전체 커패시터(C1)를 구성하고, 하부 전극 패턴(73C), PZT 패턴(74C, 75C), 상부 전극 패턴(76C)이 강유전체 커패시터(C2)를 구성한다.
다음에 도 12n의 공정에서 상기 하드 마스크 패턴(78A, 78C)이 드라이 에칭 또는 웨트 에칭(wet etching)에 의해 제거되고, 도 12o의 공정에서 상기 강유전체 커패시터(C1, C2)를 마스크로, 상기 층간 절연막(68) 위의 TiN막(70) 및 그 위의 TiAlN막(71)이 드라이 에칭에 의해 제거되어, 상기 커패시터(C1)에서는 상기 Al2O3 패턴(72A) 아래에 TiN 패턴(70A) 및 TiAlN 패턴(71A)을 적층한 구조가, 또한 상기 커패시터(C2)에서는 상기 Al2O3 패턴(72C) 아래에 TiN 패턴(70C) 및 TiAlN 패턴(71C)을 적층한 구조가 형성된다.
또한, 도 12p의 공정에서, 상기 도 12o의 공정에서 노출된 상기 층간 절연막(68) 위에, 상기 강유전체 커패시터(C1 및 C2)의 측벽면 및 상면을 연속해서 덮도록 매우 얇은, 막두께가 20nm 이하의 Al2O3막(79)이 수소 배리어막으로서 스퍼터법 또는 ALD법에 의해 형성되고, 다음에 도 12q의 공정에서 산소 분위기 중 550℃ 내지 750℃, 예를 들면 650℃에서 열처리를 행함으로써, 상기 강유전체 커패시터(C1, C2) 중의 PZT막(74A, 75A, 및 74C, 75C)에서 도 12o의 드라이 에칭 공정 등으로 생긴 손상을 회복시킨다.
또한, 도 12r의 공정에서 상기 도 12p의 Al2O3막(79) 위에 다음의 Al2O3막(80)이 MOCVD법에 의해 예를 들면 20nm의 막두께로, 역시 수소 배리어막으로서 형성되고, 또한 도 12s의 공정에서, 이와 같이 하여 형성된 Al2O3 수소 배리어막(79, 80)을 덮도록, 실리콘 산화막으로 이루어진 층간 절연막(81)이, TEOS와 산소와 헬륨의 혼합 가스를 원료로 한 플라즈마 CVD법에 의해 1,500nm의 막두께로 형성된다. 도 12s의 공정에서는 이와 같이 하여 형성된 층간 절연막(81)의 표면을 CMP법에 의해 평탄화한 후, N2O 또는 질소 가스를 사용한 플라즈마 중에서 열처리하여, 상기 층간 절연막(81) 중의 수분을 제거한다. 또한, 도 6s의 공정에서는 상기 층간 절연막(81) 위에 Al2O3막(82)이 수소 배리어막으로서 스퍼터 또는 MOCVD법에 의해 20nm 내지 100nm의 두께로 형성된다. 도 12s의 공정에서는 상기 층간 절연막(81)은 CMP법에 의한 평탄화 공정의 결과, 예를 들면 700nm의 막두께를 갖는다.
다음에, 도 12t의 공정에서 상기 수소 배리어막(82) 위에는 실리콘 산화막으로 이루어진 층간 절연막(83)이 TEOS 원료의 플라즈마 CVD법에 의해 300nm 내지 500nm의 막두께로 형성되고, 도 12u의 공정에서 상기 층간 절연막(83) 내에 상기 강유전체 커패시터(C1)의 상부 전극(76A)을 노출시키는 비어 홀(83A) 및 상기 강유전체 커패시터(C2)의 상부 전극(76C)을 노출시키는 비어 홀(83C)이 형성된다.
또한, 도 12u의 공정에서는 이와 같이 하여 형성된 비어 홀(83A 및 83C)을 통하여 산화 분위기 중에서 열처리를 행하고, 상기 PZT막(74A, 75A, 및 74C, 75C)에 이러한 비어 홀 형성 공정에 따라 생긴 산소 결손을 보상한다.
다음에 상기 비어 홀(83A, 83C)의 저면 및 내벽면을 TiN의 단층막으로 이루어진 배리어 메탈막(84a, 84c)에 의해 각각 덮고, 또한 상기 비어 홀(83A)을 텅스텐 플러그(84A)에 의해, 또한 상기 비어 홀(83C)을 텅스텐 플러그(84C)에 의해 충전한다.
또한, 상기 텅스텐 플러그(84A, 84C)의 형성 후, 상기 층간 절연막(83) 내에 상기 비어 플러그(67B)를 노출시키는 비어 홀(83B)을 형성하고, 이를 텅스텐 비어 플러그(84B)로 충전한다. 또한, 상기 텅스텐 비어 플러그(84B)는 통상과 같이, Ti/TiN 적층 구조의 밀착막(84b)을 수반하고 있다.
또한, 도 12v의 공정에서 상기 층간 절연막(83) 위에, 상기 비어 플러그(84A)에 대응하여 AlCu 합금으로 이루어진 배선 패턴(85A)이 Ti/TiN 적층 구조의 밀착막(85a, 85d)에 사이에 삽입된 형태로, 상기 비어 플러그(84B)에 대응하여 AlCu 합금으로 이루어진 배선 패턴(85B)이 Ti/TiN 적층 구조의 밀착막(85b, 85e)에 사이에 삽입된 형태로, 또한 상기 비어 플러그(85C)에 대응하여 AlCu 합금으로 이루어진 배선 패턴(85C)이 Ti/TiN 적층 구조의 밀착막(85c, 85f)에 사이에 삽입된 형태로 형성된다.
또한, 상기 도 12v의 구조 위에 필요에 따라 새로운 배선층이 형성된다.
또한, 본 실시예에서 강유전체막(74A, 75A 또는 74C, 75C)은 PZT막으로 하였지만, 앞서도 설명한 바와 같이, 하층의 강유전체막(74A, 74C)을 스퍼터에 의해 형성하는 경우에는, 상기 강유전체막(71A, 74C)을 구성하는 PZT막은 Ca나 Sr 등의 원소를 포함하고 있어도 된다. 또한, PZT막(74A, 75A, 74C, 75C)은 La를 포함하는 PLZT막이어도 된다.
또한, 상기 도 12g, 12h의 공정에서 상기 PZT막(74, 75)을 앞의 실시예와 같이 단일의 PZT막으로서 스퍼터법에 의해 형성하는 것도 가능하다.
또한, 상기 강유전체막(74A, 75A, 74C, 75C)은 PZT막에 한정되는 것은 아니고, Pb를 포함하는 ABO3형 페로브스카이트(perovskite) 구조를 갖는 강유전체막으로 구성되어 있으면 되고, 예를 들면 상기 A자리를 점유하는 금속 원소로서 Bi, Pb, Ba, Sr, Ca, Na, K, 및 희토류 원소 등을 포함하고, 상기 B자리를 점유하는 금속 원소로서 Ti, Zr, Nb, Ta, W, Mn, Fe, Co, Cr 등을 포함하는 것이어도 된다.
또한, 상기 하부 전극(73A, 73C)은 Pt막에 한정되는 것은 아니고, Pt를 포함하는 합금이어도 되고, 또한 산화 플라티나(PtO)와 Pt 또는 Pt를 포함하는 합금의 적층으로 구성되어도 된다.
또한, 상기 도전성 산소 배리어막(71A, 71C)은 TiAlN막에 한정되는 것은 아니고, Ir막 또는 Ru막을 사용하는 것도 가능이다.
또한, 상기 배향 제어막(70A, 70C)은 Ti막 또는 TiN막에 한정되는 것은 아니고, Pt막, Ir막, Re막, Ru막, Pd막, Os막, 또는 이들 막을 구성하는 원소의 합금으로 구성하는 것도 가능하다. 또한, 상기 배향 제어막(70A, 70C)으로서는 Ti, Al, Ir, Pt, Ru, Pd, Os, Rh, PtOx, IrOx, RuOx, PdOx 중 어느 하나로 이루어진 단층막 또는 적층막을 사용하는 것이 가능하다.
[제 3 실시예]
도 13은 본 발명의 제 3 실시예에 의한 강유전체 메모리의 구성을 나타낸다. 단, 도면 중 앞서 설명한 부분에는 동일한 참조부호를 붙이고, 설명을 생략한다.
앞서 설명한 도 12a 내지 도 12v의 실시예에서는 도 12b의 공정에서 상기 비어 플러그(69A, 69C)의 형성을, 상기 비어 홀(68A, 68C)을 텅스텐막으로 충전한 후, 상기 층간 절연막(68) 위의 불필요한 텅스텐막을 CMP법으로 제거함으로써 형성하고 있지만, 이러한 CMP법에서는 상기 비어 플러그(69A, 69B)의 표면을 완전히 평탄하게 하는 것은 곤란하여, 상기 비어 플러그(69A, 69C)의 상부에는 일반적으로 깊이가 20nm 내지 50nm에 달하는 오목부가 형성되게 된다.
이러한 오목부는 그 위에 형성되는 강유전체 커패시터의 결정 배향에 큰 영향을 주기 때문에, 본 실시예에서는 상기 도 12b의 공정 후, 도 12c의 공정 전에, 상기 층간 절연막(68) 위에 (002) 배향의 Ti막을, 이러한 오목부를 충전하도록 퇴적하고, 질화 처리에 의해 (111) 배향의 TiN막으로 변환한 후, 그 표면을 CMP법으로 평탄화하는 것을 행하고 있다.
그 결과, 도 13의 강유전체 메모리에서는 상기 층간 절연막(68)과 상기 TiN막(70A) 사이에, 상기 비어 플러그(69A) 상부의 오목부를 충전하도록, (111) 배향의 TiN막(70a)이 개재(介在)되고, 또한 상기 층간 절연막(68)과 상기 TiN막(70C) 사이에, 상기 비어 플러그(69C) 상부의 오목부를 충전하도록, (111) 배향의 TiN막(70C)이 개재되어 있다. 또한, 이러한 TiN막(70a, 70c)은 도 12k의 패터닝 공정에서 강유전체 커패시터(C1, C2)를 구성하는 다른 막과 함께 패터닝된다.
본 발명에 의하면, 상기 구성에 의해 상기 비어 플러그(69A, 69C)의 상부에 CMP 공정에서 오목부가 형성되어도, 강유전체막(73A, 73C)의 배향을 (111) 방향으로 확실히 규제하는 것이 가능하다.
도 14는 상기 도 13의 실시예의 일변형예에 의한 강유전체 메모리의 구성을 나타낸다. 단, 도면 중 앞서 설명한 부분에는 동일한 참조부호를 붙이고, 설명을 생략한다.
도 14를 참조하건대, 본 실시예에서는 상기 TiN막(70a, 70c)을 CMP에 의해 평탄화할 때에, 상기 층간 절연막(68) 위의 부분을 제거하고 있고, 그 결과, 상기 TiN막(70a, 70c)은 비어 홀(68A, 68C) 내에만 잔존하고 있다.
그 외는 도 13과 동일하여, 설명을 생략한다.
[제 4 실시예]
도 15는 본 발명의 제 4 실시예에 의한 강유전체 메모리의 구성을 나타낸다.
도 15를 참조하건대, 본 실시예에서는 상기 도 12r의 공정 후, 도 12s의 공정에서 층간 절연막(81)을 형성한 후, 즉시 상기 층간 절연막(81) 내에, 상기 비어 플러그(67B)를 노출시키는 비어 홀을 형성하고, 이를 텅스텐으로 충전하여 상기 비어 플러그(84B)를 형성한다.
또한, 상기 비어 플러그(84B)가 형성된 후, 상기 층간 절연막(81) 위에 SiON막 등의 산소 배리어막을 형성하고, 이 상태에서 상기 층간 절연막(81) 내에, 상기 강유전체 커패시터(C1)의 상부 전극(76A)과 상기 강유전체 커패시터(C2)의 상부 전극(76C)을 노출시키는 콘택트 홀을 형성한다.
또한, 상기 콘택트 홀을 통하여 상기 강유전체 커패시터(C1) 중의 PZT막(74A, 75A) 및 강유전체 커패시터(C2) 중의 PZT막(74C, 75C)을 산소 분위기 중에서 열처리하여, 산소 결손을 보상한 후, 상기 산소 배리어막을 제거하여, 상기 층간 절연막(81) 위에, 전극 패턴(85A, 85B, 85C)을, 각각 상기 강유전체 커패시터(C1)의 상부 전극(76A), 비어 플러그(84B), 및 상기 강유전체 커패시터(C2)의 상부 전극(76C)에 대응하여 형성한다.
이상, 본 발명을 바람직한 실시예에 관하여 설명하였지만, 본 발명은 이러한 특정 실시예에 한정되는 것은 아니고, 특허청구범위에 기재된 요지 내에서 다양한 변형·변경이 가능하다. 또한, 상기한 실시예는 스택 구조를 들었지만, 본 발명은 평면 구조에도 적용할 수 있다.
Claims (20)
- 기판과,상기 기판 위에 형성된 강유전체 커패시터로 이루어진 반도체 장치에 있어서,상기 강유전체 커패시터는 하부 전극과, 상기 하부 전극 위에 형성된 강유전체막과, 상기 강유전체막 위에 형성된 상부 전극으로 이루어지고,상기 상부 전극은 화학량론(化學量論) 조성이 조성 파라미터 x1을 사용하여 화학식 AOx1로 표현되고 실제의 조성이 조성 파라미터 x2를 사용하여 화학식 AOx2로 표현되는 산화물로 이루어진 제 1 층과, 상기 제 1 층 위에 형성되고, 화학량론 조성이 조성 파라미터 y1을 사용하여 화학식 BOy1로 표현되고 실제의 조성이 조성 파라미터 y2를 사용하여 화학식 BOy2로 표현되는 산화물로 이루어진 제 2 층과, 상기 제 2 층 위에 형성된 금속층으로 이루어지고,상기 제 2 층은 상기 제 1 층보다 산화의 비율이 높고,상기 조성 파라미터 x1, x2, y1 및 y2 사이에는, 관계y2/y1>x2/x1가 성립하고,상기 제 2 층에는 상기 금속층과의 계면(界面)에, 산화의 비율이 높은, 화학 량론 조성의 계면층이 더 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제 1 층은 상기 제 2 층을 구성하는 금속 원소와 동일한 금속 원소에 의해 구성되는 것을 특징으로 하는 반도체 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 및 제 2 층은 산화 이리듐인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제 1 층을 구성하는 금속 원소와 상기 제 2 층을 구성하는 금속 원소는 상이한 것을 특징으로 하는 반도체 장치.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 강유전체막과 상기 제 1 막의 계면이 평탄한 것을 특징으로 하는 반도체 장치.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 제 1 층은 Pb를 포함하고, 상기 제 2 층은 실질적으로 Pb을 포함하지 않는 것을 특징으로 하는 반도체 장치.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 강유전체 커패시터를 덮는 절연막과, 상기 절연막 상방에 형성된 배선 구조를 갖고, 상기 금속층이 상기 배선 구조 중의 배선 패턴과, 컨택트 홀을 통하여 접속되는 것을 특징으로 하는 반도체 장치.
- 강유전체 커패시터를 형성하는 공정을 포함하는 반도체 장치의 제조 방법으로서,상기 강유전체 커패시터를 형성하는 공정은,하부 전극을 형성하는 공정과,상기 하부 전극 위에 강유전체막을 퇴적하는 공정과,상기 강유전체막 위에 제 1 도전성 산화막을 퇴적하는 공정과,상기 제 1 도전성 산화막을 산화성 분위기 중에서 결정화하는 공정과,상기 결정화 공정 후, 상기 제 1 도전성 산화막 위에 제 2 도전성 산화막을 미결정(微結晶) 상태로 퇴적하는 공정과,상기 제 2 도전성 산화막의 표면을 산화성 분위기에서 결정화하는 공정과,제 2 도전성 산화막의 결정화 공정 후, 상기 제 2 도전성 산화막 위에 금속막을 퇴적하는 공정으로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서,상기 제 1 도전성 산화막의 결정화 공정과 상기 제 2 도전성 산화막의 결정화 공정은, 각각의 산화성 분위기 중에서의 산화성 가스의 비율을 30% 이하로 한 급속 열처리 공정에 의해 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항 또는 제 9 항에 있어서,상기 급속 열처리 공정은 상기 산화성 분위기 중에서의 산화성 가스의 비율을 0.1% 이상, 30% 이하로 하여 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항 또는 제 9 항에 있어서,상기 급속 열처리 공정은 상기 산화성 분위기 중에서의 산화성 가스의 비율을 1% 이상, 20% 이하로 하여 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항 내지 제 11 항 중 어느 한 항에 있어서,상기 제 1 도전성 산화막의 결정화 공정은 650℃ 이상, 750℃ 이하의 온도에서 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항 내지 제 12 항 중 어느 한 항에 있어서,상기 제 2 도전성 산화막의 결정화 공정은 650℃ 이상, 750℃ 이하의 온도에 서 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항 내지 제 13 항 중 어느 한 항에 있어서,상기 제 1 도전성 산화막의 퇴적 공정은 150℃ 이상, 350℃ 이하의 온도에서 스퍼터법에 의해 실행되고, 상기 제 1 도전성 산화막은 결정 상태로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항 내지 제 13 항 중 어느 한 항에 있어서,상기 제 1 도전성 산화막의 퇴적 공정은 10℃ 이상이고 50℃ 이하의 온도에서 스퍼터법에 의해 실행되고, 상기 제 1 도전성 산화막은 아모퍼스(amorphous) 상태로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항 내지 제 15 항 중 어느 한 항에 있어서,상기 제 2 도전성 산화막의 퇴적 공정은 50℃ 이상이고 80℃ 이하의 온도에서 스퍼터법에 의해 실행되고, 상기 제 2 도전성 산화막은 아모퍼스 상태로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항 내지 제 16 항 중 어느 한 항에 있어서,상기 제 1 및 제 2 도전성 산화막은 산화 이리듐막인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항 내지 제 17 항 중 어느 한 항에 있어서,상기 제 2 도전성 산화막을 형성하는 공정은 상기 제 2 도전성 산화막이 100nm 내지 150nm의 막두께를 갖도록 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항 내지 제 18 항 중 어느 한 항에 있어서,상기 제 1 도전성 산화막을 형성하는 공정은 상기 제 1 도전성 산화막이 20nm 내지 75nm의 막두께를 갖도록 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항 내지 제 19 항 중 어느 한 항에 있어서,상기 제 1 도전성 산화막의 퇴적 공정을, 상기 제 2 도전성 산화막의 퇴적 공정에서보다도, 불활성 가스 유량에 대한 산화 가스 유량의 비율이 작은 조건 아래에서 실행하고, 상기 제 2 도전성 산화막에서, 상기 제 1 도전성 산화막보다 산화의 비율을 높게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2007/055694 WO2008114423A1 (ja) | 2007-03-20 | 2007-03-20 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100005006A true KR20100005006A (ko) | 2010-01-13 |
| KR101086789B1 KR101086789B1 (ko) | 2011-11-25 |
Family
ID=39765544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020097018729A KR101086789B1 (ko) | 2007-03-20 | 2007-03-20 | 반도체 장치 및 그 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US8390045B2 (ko) |
| JP (1) | JP5115550B2 (ko) |
| KR (1) | KR101086789B1 (ko) |
| CN (1) | CN101636836B (ko) |
| WO (1) | WO2008114423A1 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5115550B2 (ja) * | 2007-03-20 | 2013-01-09 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
| JP2012256702A (ja) * | 2011-06-08 | 2012-12-27 | Rohm Co Ltd | 強誘電体キャパシタ |
| JP5845866B2 (ja) | 2011-12-07 | 2016-01-20 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US9231206B2 (en) | 2013-09-13 | 2016-01-05 | Micron Technology, Inc. | Methods of forming a ferroelectric memory cell |
| US11183423B2 (en) * | 2017-11-28 | 2021-11-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Liner structure in interlayer dielectric structure for semiconductor devices |
| US10930751B2 (en) * | 2017-12-15 | 2021-02-23 | Micron Technology, Inc. | Ferroelectric assemblies |
Family Cites Families (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3299909B2 (ja) | 1997-02-25 | 2002-07-08 | シャープ株式会社 | 酸化物導電体を用いた多層構造電極 |
| US6541375B1 (en) * | 1998-06-30 | 2003-04-01 | Matsushita Electric Industrial Co., Ltd. | DC sputtering process for making smooth electrodes and thin film ferroelectric capacitors having improved memory retention |
| JP2000091539A (ja) * | 1998-07-16 | 2000-03-31 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP3109485B2 (ja) | 1998-08-03 | 2000-11-13 | 日本電気株式会社 | 金属酸化物誘電体膜の気相成長方法 |
| JP3159255B2 (ja) | 1998-09-16 | 2001-04-23 | 日本電気株式会社 | 強誘電体容量で用いる電極のスパッタ成長方法 |
| JP3545279B2 (ja) | 1999-10-26 | 2004-07-21 | 富士通株式会社 | 強誘電体キャパシタ、その製造方法、および半導体装置 |
| JP2002110934A (ja) | 2000-09-29 | 2002-04-12 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US6887716B2 (en) | 2000-12-20 | 2005-05-03 | Fujitsu Limited | Process for producing high quality PZT films for ferroelectric memory integrated circuits |
| JP2002203948A (ja) | 2001-01-05 | 2002-07-19 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US20020117700A1 (en) * | 2001-02-28 | 2002-08-29 | Glex Fox | Amorphous iridium oxide barrier layer and electrodes in ferroelectric capacitors |
| JP4050004B2 (ja) | 2001-03-28 | 2008-02-20 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP3661850B2 (ja) | 2001-04-25 | 2005-06-22 | 富士通株式会社 | 半導体装置およびその製造方法 |
| JP2003204043A (ja) | 2001-10-24 | 2003-07-18 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP4657545B2 (ja) | 2001-12-28 | 2011-03-23 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP2003332539A (ja) * | 2002-05-17 | 2003-11-21 | Nec Electronics Corp | 強誘電体キャパシタ及びその製造方法並びに半導体記憶装置 |
| JP4316188B2 (ja) | 2002-05-29 | 2009-08-19 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US7473949B2 (en) * | 2002-12-10 | 2009-01-06 | Fujitsu Limited | Ferroelectric capacitor and method of manufacturing the same |
| KR100562499B1 (ko) * | 2003-02-21 | 2006-03-21 | 삼성전자주식회사 | 강유전체 기억 소자 및 그 제조 방법 |
| JP4153333B2 (ja) | 2003-03-10 | 2008-09-24 | 株式会社アルバック | 酸化物薄膜の製造方法 |
| JP2004296929A (ja) | 2003-03-27 | 2004-10-21 | Seiko Epson Corp | 強誘電体キャパシタの製造方法、強誘電体キャパシタ、記憶素子、電子素子、メモリ装置及び電子機器 |
| JP2005183842A (ja) | 2003-12-22 | 2005-07-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2006073648A (ja) | 2004-08-31 | 2006-03-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2006128274A (ja) | 2004-10-27 | 2006-05-18 | Seiko Epson Corp | 強誘電体キャパシタおよび強誘電体メモリの製造方法 |
| JP2006222227A (ja) | 2005-02-09 | 2006-08-24 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR100663356B1 (ko) * | 2005-02-14 | 2007-01-02 | 삼성전자주식회사 | 부분적 화학기계적 연마공정을 갖는 강유전체 메모리 소자제조방법들 |
| JP2006245457A (ja) | 2005-03-07 | 2006-09-14 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP4445446B2 (ja) * | 2005-09-13 | 2010-04-07 | 株式会社東芝 | 半導体装置の製造方法 |
| JP4882548B2 (ja) * | 2006-06-30 | 2012-02-22 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP4827653B2 (ja) * | 2006-08-10 | 2011-11-30 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
| JP4983172B2 (ja) * | 2006-09-12 | 2012-07-25 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP5115550B2 (ja) * | 2007-03-20 | 2013-01-09 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
-
2007
- 2007-03-20 JP JP2009505022A patent/JP5115550B2/ja active Active
- 2007-03-20 CN CN2007800522226A patent/CN101636836B/zh not_active Expired - Fee Related
- 2007-03-20 KR KR1020097018729A patent/KR101086789B1/ko active IP Right Grant
- 2007-03-20 WO PCT/JP2007/055694 patent/WO2008114423A1/ja active Application Filing
-
2009
- 2009-08-25 US US12/547,126 patent/US8390045B2/en active Active
-
2013
- 2013-02-01 US US13/756,675 patent/US8629487B2/en active Active
- 2013-02-01 US US13/756,720 patent/US8609440B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US8390045B2 (en) | 2013-03-05 |
| US20130140676A1 (en) | 2013-06-06 |
| US8609440B2 (en) | 2013-12-17 |
| US8629487B2 (en) | 2014-01-14 |
| US20130143333A1 (en) | 2013-06-06 |
| CN101636836B (zh) | 2011-03-30 |
| KR101086789B1 (ko) | 2011-11-25 |
| JP5115550B2 (ja) | 2013-01-09 |
| CN101636836A (zh) | 2010-01-27 |
| JPWO2008114423A1 (ja) | 2010-07-01 |
| WO2008114423A1 (ja) | 2008-09-25 |
| US20090309188A1 (en) | 2009-12-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4535076B2 (ja) | 強誘電体キャパシタとその製造方法 | |
| JP5211558B2 (ja) | 半導体装置の製造方法 | |
| JP5251864B2 (ja) | 半導体装置及びその製造方法 | |
| JP5092461B2 (ja) | 半導体装置及びその製造方法 | |
| US7297999B1 (en) | Semiconductor device with capacitors and its manufacture method | |
| US20080073680A1 (en) | Semiconductor device and fabrication process thereof | |
| JP5093236B2 (ja) | 半導体装置の製造方法および半導体装置 | |
| KR101086789B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP5347381B2 (ja) | 半導体装置の製造方法 | |
| JP4983172B2 (ja) | 半導体装置及びその製造方法 | |
| JP5211560B2 (ja) | 半導体装置の製造方法および半導体装置 | |
| JP4971740B2 (ja) | 半導体装置の製造方法 | |
| JP2009105223A (ja) | 半導体装置及びその製造方法 | |
| JP5040231B2 (ja) | 半導体装置の製造方法 | |
| JP5007723B2 (ja) | キャパシタを含む半導体装置及びその製造方法 | |
| JP5326256B2 (ja) | 半導体装置の製造方法 | |
| JP2009194339A (ja) | 半導体装置及びその製造方法 | |
| JP2008235544A (ja) | 強誘電体キャパシタの製造方法 | |
| JP2006261449A (ja) | 電子部品及びその製造方法。 | |
| JP2009105137A (ja) | 半導体装置の製造方法 | |
| JPWO2008105204A1 (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20141021 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20151016 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20161019 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20171018 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20181018 Year of fee payment: 8 |