JPWO2008105204A1 - 半導体装置及びその製造方法 - Google Patents

Abstract

強誘電体キャパシタを構成するキャパシタ上部電極の結晶性を改善すること。キャパシタ上部電極は、組成パラメータｘ１を使って化学式ＡＯｘ1（Ａ：金属元素）で表され実際の組成が組成パラメータｘ２を使って化学式ＡＯｘ2で表される第１酸化物よりなる第１の層５７と、第１の層５７上に形成され、組成パラメータｙ１を使って化学式ＢＯｙ1で表され実際の組成が組成パラメータｙ２を使って化学式ＢＯｙ２（Ｂ：金属元素）で表される第２酸化物であって、石垣状或いは柱状に接合される結晶からなり、第１の層５７より酸化の割合が高く構成され、組成パラメータｘ１、ｘ２、ｙ１およびｙ２の間には、関係（ｙ２／ｙ１）＞（ｘ２／ｘ１）が成立する第２の層５８と、第２の層５８上に形成され且つ貴金属膜又は貴金属を含む合金或いはそれらの酸化物よりなる第３の層５９とを有する。【選択図】図１６

Description

本発明は、半導体装置及びその製造方法に関し、特に、半導体基板上に形成されて記憶を保持するための強誘電体キャパシタを備えた強誘電体メモリ及びその製造方法に関するものである。

近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。

半導体記憶装置に関しては、例えばＤＲＡＭ(Dynamic Random Access Memory)の高集積化を実現するため、ＤＲＡＭを構成する容量素子の容量絶縁膜として、従来のシリコン（珪素）酸化物又はシリコン窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術が広く研究開発され始めている。

また、より低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、容量絶縁膜として、自発分極特性を有する強誘電体膜を用いる技術も盛んに研究開発されている。このような強誘電体容量絶縁膜を有する半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ）とよばれる。

強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体メモリには強誘電体キャパシタが備えられており、強誘電体キャパシタは、強誘電体膜が１対の電極間に容量誘電体膜として挟み込まれて構成されている。強誘電体膜は電極間の印加電圧に応じて分極を生じ、印加電圧が取り去されても自発分極を有する。また、印加電圧の極性を反転すれば、自発分極の極性も反転する。従って、この自発分極を検出すれば、情報を読み出すことができる。強誘電体メモリは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みが可能である。

ＦｅＲＡＭのキャパシタを構成する強誘電体膜は、チタン酸ジルコン酸鉛（ＰＺＴ）、若しくはＰＺＴにＬａがドープされたＰＬＺＴ、若しくはＣａ、Ｓｒ若しくはＳｉを微量ドープしたＰＺＴ系材料、又は、ＳｒＢｉ₂Ｔａ₂Ｏ₉（ＳＢＴ、Ｙ１）若しくはＳｒＢｉ₂（Ｔａ、Ｎｂ）₂Ｏ₉（ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物等から構成されている。そのような強誘電体膜は、ゾルゲル法、スパッタ法又はＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ：有機金属気相成長）法等によって成膜される。

通常、これらの成膜法により、下部電極上にアモルファス又は微結晶の状態の強誘電体膜を形成し、その後の熱処理によって結晶構造をペロブスカイト構造やビスマス層状構造へと変化させている。

キャパシタの電極材料としては、酸化しにくい材料又は酸化しても導電性を維持できる材料を用いることが必要であり、一般的にＰｔ（プラチナ）、Ｉｒ（イリジウム）及びＩｒＯ_ｘ（酸化イリジウム）等の白金族系金属又はその酸化物が広く用いられている。また、配線材料としては、通常の半導体デバイスと同様に、Ａｌ（アルミニウム）を用いるのが一般的である。

ＦｅＲＡＭも、他の半導体デバイスと同様により一層の高集積化及び高性能化が要求されており、今後セル面積の低減が必要となってくる。セル面積の低減には、従来のプレーナ構造に替えて、スタック構造を採用することが有効であることが知られている。

ここで、スタック構造とは、メモリセルを構成するトランジスタのドレイン上に形成されたプラグ（コンタクトプラグ）の直上にキャパシタを形成した構造をいう。

従来のスタック構造のＦｅＲＡＭにおいて、キャパシタは、Ｗ（タングステン）から構成されるプラグの直上にバリアメタル、下部電極、強誘電体膜及び上部電極をこの順で積層した構成を有している。

バリアメタルは、Ｗプラグの酸化を防止する役割を有し、バリアメタルの効果と下部電極の効果とを兼ねる材料を選択することが多い。従って、バリアメタルと下部電極材料とを明確に分離することはできないが、バリアメタル及び下部電極は、通常、窒化チタン（ＴｉＮ）膜、窒化チタンアルミニウム（ＴｉＡｌＮ）膜、イリジウム（Ｉｒ）膜、酸化イリジウム（ＩｒＯ₂）膜、プラチナ（Ｐｔ）膜及びストロンチウム・ルテニウム酸素（ＳＲＯ：ＳｒＲｕＯ₃））膜のうちから選択された２以上の膜の組み合わせにより形成される。

強誘電体キャパシタを構成する強誘電体膜は、酸化物から構成されているが、非酸化雰囲気中における処理により容易に酸素欠損を生じ、これに伴い反転電荷量やリーク電流値などの強誘電体膜としての特性が劣化してしまう。強誘電体キャパシタを製造する際には、強誘電体膜に生じた損傷を回復させるために、酸素雰囲気中での熱処理を複数回行う必要がある。このため、上部電極の材料としては、プラチナ等のように酸素雰囲気中でも酸化しにくい金属又は酸化イリジウム若しくは酸化ルテニウム等の導電性酸化物が用いられている。

ところで、近年ではＦｅＲＡＭにおいても微細化に対する厳しい要求が課せられており、これに伴い強誘電体キャパシタの微細化および多層配線構造の採用が要求されている。さらに携帯型情報処理装置への適用に関連して、低電圧動作が要求されている。

ＦｅＲＡＭが低電圧で動作可能なためには、強誘電体キャパシタを構成する強誘電体膜が大きな反転電荷量Ｑ_SWを有することが要求される。しかし、強誘電体キャパシタの上方に多層配線構造を形成する工程において、還元雰囲気での処理あるいは非酸化雰囲気での処理において強誘電体キャパシタの特性が劣化する。

より具体的に説明すると、強誘電体キャパシタの上の上部電極をＰｔ膜あるいはＩｒ膜などにより形成した場合、その上で多層配線構造を形成する際に使われる還元雰囲気中の水素がＰｔ膜やＩｒ膜中に侵入してこれらの金属の触媒作用により活性化され、活性化された水素により強誘電体キャパシタ中の酸化物強誘電体膜が還元されてしまう問題が生じる。

強誘電体膜が還元されると強誘電体キャパシタの動作特性は大きく劣化してしまう。かかる強誘電体膜の特性劣化の問題は、強誘電体キャパシタが微細化され、キャパシタ絶縁膜が微細化されにつれて特に顕著に現れる。

特開２００４−２７３７８７号公報（特許文献１）には、結晶中の酸素欠損と結晶成長中の過剰酸素による結晶性の低下とを同時に解決するために、下部電極ＩｒＯ₂形成に４０容量％〜９７容量％の酸化ガスを用いる方法が記載されている。

特許第３６６１８５０号公報（特許文献２）には、強誘電体膜上に形成される上部電極を第１の導電性酸化膜と第２の導電性酸化膜とにより構成し、さらに第２の導電性酸化膜を第１の導電性酸化膜よりもより化学量論組成に近い組成に形成することにより、強誘電体キャパシタの電気特性が多層配線構造工程に劣化させることなく微細化できることが記載されている。

特開２００６−１２８２７４（特許文献３）には、強誘電体キャパシタの３層の上部電極が、白金、酸化イリジウム、イリジウムからなることが提案されている。
特開２０００−９１２７０号公報（特許文献４）には、下部電極又は上部電極としてＩｒ膜及びＩｒＯ_２を連続して形成する方法が開示されている。更に、強誘電体膜中の空孔を低減させるために、ＩｒＯ_２膜を形成した後にＲＴＡ（Rapid Thermal Annealing）を行い、更に、Ｉｒ膜を形成する方法も開示されている。

特許第３２９９９０９号公報（特許文献５）には、膜厚３６ｎｍ〜８２ｎｍのＩｒＯ_２を上層、膜厚２２ｎｍ〜６６ｎｍのＩｒを下層とする積層構造からなる電極が記載されている。
特開２００１−１２７２６２号公報（特許文献６）には、低パワーでＩｒＯ_２膜を形成した後に高パワーでＩｒＯ_２膜を更に形成するという２段階スパッタ法が開示されている。

特開２００２−２４６５６４号公報（特許文献７）、特開２００５−１８３８４２号公報（特許文献８）などには、（ｉ）貴金属の導電性下部電極を成膜し、（ｉｉ）下部電極を強誘電体材料層で覆い、（iii）強誘電体層に１回目の急速加熱アニーリング（ＲＴＡ）を施し、（ｉｖ）貴金属酸化物の上部電極層を成膜し、その後に、（ｖ）強誘電体層と上部電極層に２回目のアニールを施す工程が記載されている。このような工程によって、より高いスイッチング電荷量を得ることができ、好ましくは良好な疲労特性を得ることができると記載されている。

特開２００５−１８３８４２号公報（特許文献８）には、強誘電体膜上に導電性酸化物膜を形成後にＲＴＡを施し、更に、酸素雰囲気中炉アニールを施す方法も開示されている。

特開２００６−７３６４８号公報（特許文献９）には、強誘電体膜上に上部電極膜を形成する際に、結晶化した微結晶を含むＩｒＯ_x膜を成膜した後に、柱状晶を含むＩｒＯ_x膜を形成する工程が開示されている。これにより、薄膜化しても強誘電体膜の特性を十分に引き出すことができると記載されている。

特開２００３−２０４０４３号公報（特許文献１０）には、強誘電体膜を形成した後に、その上に第２の導電膜としてＩｒＯ_x膜をスパッタリング法により１５０〜２５０ｎｍの厚さに形成する方法が提案されている。

特開２００６−２４５４５７号（公報特許文献１１）には、キャパシタ下部電極を構成するＩｒとＩｒＯ_２との積層膜の膜厚を１００ｎｍ以下とすることによって、その積層膜をエッチングする際にキャパシタの側壁での導電性膜の形成を抑制し、キャパシタ上部電極とキャパシタ下部電極の間のリーク電流を低減することが提案されている。
特開２００４−２７３７８７号公報 特許第３６６１８５０号公報 特開２００６−１２８２７４号公報 特開２０００−９１２７０号公報 特許第３２９９９０９号公報 特開２００１−１２７２６２号公報 特開２００２−２４６５６４号公報 特開２００５−１８３８４２号公報 特開２００６−７３６４８号公報 特開２００３−２０４０４３号公報 特開２００６−２４５４５７号公報

以上のように強誘電体キャパシタの特性を向上するための種々の技術が開発されているが、それらのうち、特許文献２に記載の技術用いる場合には、形成条件によってキャパシタ特性が劣化することがある。
即ち、強誘電体膜上のキャパシタ上部電極において、上側の第２の導電性酸化膜を下側の第１の導電性酸化膜よりもより化学量論組成に近い組成に形成している。しかし、第２導電性酸化膜を厚くすると、それ自体に異常成長が生じてその下の強誘電体膜の膜質を劣化させることがあった。

本発明の目的は、酸素組成量、即ち酸化度が異なる複数の導電性酸化膜を備えたキャパシタ上部電極の結晶性を改善することができる半導体装置及びその製造方法を提供することにある。

本願によれば、強誘電体キャパシタを構成する上部電極は、化学量論組成が組成パラメータｘ1を使って化学式ＡＯ_x1（Ａは金属元素）で表されて実際の組成が組成パラメータｘ２を使って化学式ＡＯ_ｘ2で表される導電性酸化物よりなる第１の層と、その第１の層上に形成され、化学量論組成が組成パラメータｙ1を使って化学式ＢＯ_y1で表され実際の組成が組成パラメータｙ２を使って化学式ＢＯ_y2（Ｂは金属元素）で表される酸化物よりなる第２の層と、前記第２の層上形成され、貴金属膜或いは貴金属を含む合金よりなる第３の層とから構成される。さらに、第２の層は石垣状或いは柱状に存在する多数の結晶粒から構成され、第１の層より酸化の割合が高く構成され、組成パラメータｘ１，ｘ２，ｙ１及びｙ２の間には、関係（ｙ２／ｙ１）＞（ｘ２／ｘ１）が成立することを特徴とする半導体装置及びその製造方法が提供される。

本願は、第２導電性酸化膜が成膜する時、成膜条件をうまくコントロールし、成膜後第２導電性酸化膜が石垣状或いは柱状に集合した微結晶から構成される。その後の熱処理工程でも、ＩｒＯ_ｙが微結晶化からさらに結晶化するが、結晶のシュリンクの発生が抑えられ、きれいな第２導電酸化膜が得られる。そのような構造の第２導電性酸化膜は、水素を含む雰囲気中に曝された場合でも、膜中の金属成分の触媒作用が低減して、水素を活性化しにくくなり、ひいては強誘電体膜の特性を従来よりも向上できる。
さらに、キャパシタ上部電極のトータル膜厚さを変更することなく、第１導電性酸化膜の膜厚を薄くして、上部電極と強誘電体膜の界面により多くの酸素を供給し、第２導電性酸化膜の膜厚を厚くさせることより、工程劣化をなくし、特に単ビットセル反転電荷量の劣化及びバラツキを改善することができる。

そのような上部電極を有する強誘電体キャパシタは、多層配線工程に水素などの浸入を防ぎ、工程劣化をなくさせるので、単ビット不良を無くさせ、デバイスのスイッチング特性、初期特性及びリテンション特性の向上を期待できる。

第２導電性酸化膜の成膜条件のコントロールとして、例えば成膜温度を５０〜７５℃に制御すれば、密度の均一な微結晶ＩｒＯ_ｙ膜が得られ、その後、熱処理しても、膜中空位の発生を抑えられる。さらに、第２導電性酸化膜の膜厚さを１２５〜１５０ｎｍに制御することより、単ビットセルの反転電荷量の劣化、バラツキが抑えられる。これにより、強誘電体キャパシタ形成後の多層配線工程において、強誘電体膜への水素などの浸入を防ぎ、工程による劣化をなくさせるので、デバイスのスイッチング特性、初期特性及びリテンション特性の向上を期待できる。

図１（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１）である。 図２（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その２）である。 図３（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その３）である。 図４（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その４）である。 図５（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その５）である。 図６（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その６）である。 図７（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その７）である。 図８（ａ）〜（ｆ）は、本発明の実施形態に係る半導体装置を構成するＩｒＯ_ｙ膜の成膜条件を変えた場合のＲＴＡ前の膜表面の金属顕微鏡写真（その１）である。 図９（ａ）〜（ｆ）は、本発明の実施形態に係る半導体装置を構成するＩｒＯ_ｙ膜の成膜条件を変えた場合のＲＴＡ前の膜表面の金属顕微鏡写真（その２）である。 図１０（ａ）〜（ｆ）は、本発明の実施形態に係る半導体装置を構成するＩｒＯ_ｙ膜の成膜条件を変えた場合のＲＴＡ後の膜表面の金属顕微鏡写真（その１）である。 図１１（ａ）〜（ｆ）は、本発明の実施形態に係る半導体装置を構成するＩｒＯ_ｙ膜の成膜条件を変えた場合のＲＴＡ後の膜表面の金属顕微鏡写真（その２）である。 図１２（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１）である。 図１３（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その２）である。 図１４（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その３）である。 図１５（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その４）である。 図１６（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その５）である。 図１７（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その６）である。 図１８（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その７）である。 図１９（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その８）である。 図２０（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その９）である。 図２１（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１０）である。 図２２は、本発明の第２実施形態に係る半導体装置を構成するキャパシタの上部電極の形成条件を変えて形成された試料のそれぞれのスイッチング電荷量を示すグラフである。 図２３は、リファレンスに係る半導体装置を構成するキャパシタを示す断面図である。 図２４は、リファレンスに係る半導体装置を構成するキャパシタの断面を示すＴＥＭ写真である。 図２５（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置を構成するキャパシタにおける第２導電性酸化膜の結晶状態の一例を示す断面図である。 図２６は、本発明の第２実施形態に係る半導体装置を構成するキャパシタの上部電極の形成条件を変えて形成された試料のそれぞれのアシンメトリを示すグラフである。 図２７は、強誘電体キャパシタの電圧−電荷のヒステリシス特性を示す図である。 図２８（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の形成条件を変えた場合の強誘電体キャパシタの供給電圧−スイッチング電荷量の特性を示す図である。 図２９（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その１）である。 図３０（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その２）である。 図３１（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の形成工程を示す断面図（その１）である。 図３２（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の形成工程を示す断面図（その２）である。 図３３（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の形成工程を示す断面図（その１）である。 図３４（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の形成工程を示す断面図（その２）である。 図３５（ａ）〜（Ｃ）は、本発明の第６実施形態に係る半導体装置の形成工程を示す断面図である。 図３６Ａは、従来技術に係る上部電極から構成した単ビットキャパシタ反転電荷量のウェーハ面内分布図である。 図３６Ｂは、本発明の第６実施形態に係る半導体装置における単ビットキャパシタ反転電荷量の第１のウェーハ面内分布図である。 図３６Ｃは、本発明の第６実施形態に係る半導体装置における単ビットキャパシタ反転電荷量の第２のウェーハ面内分布図である。 図３６Ｄは、本発明の第６実施形態に係る半導体装置における単ビットキャパシタ反転電荷量の第３のウェーハ面内分布図である。 図３７は、従来実施形態と第６実施形態の上部電極で形成した単ビットキャパシタ反転電荷量及び３σの比較図である。 図３８（ａ）〜（ｄ）は、本発明の第6実施形態に係る半導体装置を構成するＩｒＯ_ｙ膜の膜厚を変えた場合の膜表面の金属顕微鏡写真である。

符号の説明

１ 半導体基板、
２２ ソース／ドレイン領域、
８ 層間絶縁膜、
９ 下部電極膜、
１０ 強誘電体膜、
１１ａ 第１導電性酸化膜（第１の層）、
１１ｂ 第２導電性専科膜（第２の層）、
１１ｃ 金属膜或いは導電性貴金属酸化膜（第３の層）、
９ｑ キャパシタ下部電極、
１０ａ キャパシタ誘電体膜、
１１ｑ キャパシタ上部電極、
Ｑ_１ 強誘電体キャパシタ、
３０ シリコン基板（半導体基板）、
３７〜３８ ソース／ドレイン領域、
４２、４７ 層間絶縁膜、
４５ａ、４５ｂ、４５ｃ、５１、５２ プラグ、
５３ 下地絶縁膜、
５４ 酸素核酸バリア膜、
５５ 下部電極膜、
５６ 強誘電体膜、
５７ 第１導電性酸化膜（第１の層）、
５８ 第２導電背酸化膜（第２の層）、
５９ 金属膜（第３の層）、
Ｍ マスク、
Ｑ_２ 強誘電体キャパシタ。

以下に本発明の実施の形態を図面に基づいて詳細に説明する。
（第１の実施の形態）
図１〜図６は、本発明の第1実施形態に係る半導体装置の形成工程を示す断面図である。なお、本実施形態における半導体装置は、強誘電体メモリであって、便宜上、その構造については、製造方法と共に説明する。

先ず、図１（ａ）に示す構造を形成するまでの工程を説明する。
シリコン等の半導体基板１の表面に、素子活性領域を区画する素子分離絶縁膜２を、例えばロコス（ＬＯＣＯＳ：Local Oxidation of Silicon）法により形成する。なお、素子分離絶縁膜２は、半導体基板１に凹部を形成し、その中に酸化シリコンを埋め込んだシャロートレンチアイソレーション（ＳＴＩ）構造を採用してもよい。

次に、素子分離絶縁膜２により区画された素子活性領域内に、ゲート絶縁膜３を介してゲート電極４を形成する。ゲート絶縁膜３としては、例えば、熱酸化により、厚さが１００ｎｍ程度のＳｉＯ_２膜を形成する。また、ゲート電極４は、例えばパターニングされたポリシリコン膜からなり、その上にはシリサイド層５が形成されている。なお、ポリシリコン膜にはドーパントがドープされる。

ゲート電極４の両側の半導体基板１内にはドーパントが複数回に分けてドープされ、エクステンション領域２１を有するソース／ドレイン拡散領域２２が形成される。例えば、ゲート電極４をマスクにして半導体基板１にドーパントを導入してエクステンション領域２１を形成した後に、ゲート電極４の側面に絶縁性のサイドウォール６を形成し、さらにサイドウォール６及びゲート電極４をマスクにして半導体基板１にドーパントを導入してソース／ドレイン領域２２を形成する。

それらゲート絶縁膜３、ゲート電極４、シリサイド層５、サイドウォール６、エクステンション領域層２１及びソース／ドレイン拡散領域２２等によりトランジスタ（ＭＯＳＦＥＴ）ｔｒが構成される。

次いで、ＭＯＳＦＥＴｔｒを覆うようにして半導体基板１の全面に酸窒化シリコン膜（ＳｉＯＮ膜）７を形成し、更に全面にシリコン酸化膜８ａを形成する。ＳｉＯＮ膜７は、シリコン酸化膜８ａを形成する際の水素によるゲート絶縁膜３等の劣化を防止するために形成されている。

シリコン酸化膜８ａは、例えば、気相成長（ＣＶＤ）法により、テトラエトキシシラン(Tetraethoxysilanea (ＴＥＯＳ))を反応ガスに用いて７００ｎｍ程度の厚さに形成される。続いて、ＣＭＰ（化学機械的研磨）法により、シリコン酸化膜８ａの上面を平坦化する。

その後、窒素（Ｎ_２）雰囲気中で、６５０℃、３０分間のアニール処理を行うことにより、シリコン酸化膜８ａの脱ガスを行う。次に、シリコン酸化膜８ａ上に、密着膜８ｂとしてアルミナ（Ａｌ_２Ｏ_３）膜を例えばスパッタ法により２０ｎｍ程度の厚さに形成する。

密着膜８ｂとして、アルミナ膜の他に、厚さが２０ｎｍ程度のＴｉ膜又はＴｉＯ_ｘ膜等を採用してもよい。又は、密着膜８ｂは、厚さが２０ｎｍのＴｉ膜と厚さが１８０ｎｍのＰｔ膜からなる積層構造を採用してもよい。例えば、Ｔｉ膜は１５０℃で形成することができ、Ｐｔ膜は１００℃又は３５０℃で形成することができる。密着膜８ｂ及びシリコン酸化膜８ａを第１の層間絶縁膜８とする。

以上により図１（ａ）に示す構造が形成される。
次に、図１（ｂ）に示すように、密着膜８ｂの上に下部電極膜９を形成する。下部電極膜９として、例えば、Ｐｔ膜をスパッタ法により１５０ｎｍ程度の厚さに形成する。

続いて、図１（ｃ）に示すように、下部電極膜９上に強誘電体膜１０をアモルファス状態で形成する。強誘電体膜１０としては、例えばＲＦスパッタ法によって、ＰＬＺＴ膜を１００ｎｍ〜２００ｎｍ程度の厚さに形成する。スパッタ用のターゲットとして、例えばＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ_３）を用いる。

続いて、不活性ガスであるＡｒと酸化ガスであるＯ_２を含有する雰囲気中で強誘電体膜１０及び下部電極膜９に６５０℃以下の高速熱処理（ＲＴＡ：Rapid Thermal Annealing）を施し、更に、酸素雰囲気中において温度７５０℃で強誘電体膜１０及び下部電極膜９に２回目のＲＴＡを施す。この結果、強誘電体膜１０が結晶化すると共に、下部電極膜９を構成するＰｔ膜が緻密化し、下部電極膜９と強誘電体膜１０との界面近傍におけるＰｔとＯとの相互拡散が抑制される。

その後、図２（ａ）〜（ｃ）に示すように、強誘電体膜１０上に上部電極膜１１を形成する。

上部電極膜１１の形成に当たっては、先ず、図２（ａ）に示すように、強誘電体膜１０上に第１導電性酸化膜１１ａを形成する。第１導電性酸化膜１１ａとして、成膜の時点で結晶化したＩｒＯ_ｘ膜をスパッタ法により１０〜５０ｎｍの厚さに形成する。
ＩｒＯ_ｘ膜の成長条件として、例えば、成膜温度を３００℃とし、成膜雰囲気に導入するガスとしてＡｒ及びＯ_２を用い、スパッタパワーを０．５〜３．０ｋＷ、例えば１．０ｋＷ程度とする。この場合、例えば、Ａｒの流量を１４０ｓｃｃｍ、Ｏ_２の流量を６０ｓｃｃｍとする。

次に、図２（ｂ）に示すように、ＩｒＯ_ｘの第１導電性酸化膜１１ａ上に、ＩｒＯ_ｙからなる第２導電性酸化膜１１ｂをスパッタ法で３０ｎｍ〜２００ｎｍの厚さに形成する。この場合、ＩｒＯ_ｙの成膜温度を３０℃以上１００℃以下の範囲、好ましくは３０℃以上、７５℃以下の範囲に設定して成膜の時点にＩｒＯ_ｙが粒径５〜６０ｎｍに微結晶化していることが望ましい。

ＩｒＯ_ｙの成膜雰囲気に導入するガスとしてＡｒ及びＯ_２を用い、Ｏ_２の流量ｆ_１とＡｒの流量ｆ_２の割合（ｆ_１／ｆ_２）は、ＩｒＯ_ｘの第１導電性酸化膜１１ａ成長時のその割合よりもり高く設定することを前提とする。そして、ＩｒＯ_ｙ成膜時に、例えば、Ａｒの流量を１００ｓｃｃｍとし、Ｏ_２の流量を１００ｓｃｃｍとする。この場合、スパッタパワーを０．５〜３．０ｋＷ、例えば１．０ｋＷ程度とする。

第１導電性酸化膜１１ａをほぼ同じ膜質に形成するためには、スパッタパワーと酸素ガス比率は相関関係がある。例えば、スパッタパワーを低くする場合には酸素ガス比率を下げると、ほぼ同じ膜質が得られる。また、スパッタパワーを高くする場合には酸素ガス比率を上げると、ほぼ同じ膜質が得られる。
このような条件で形成されたＩｒＯ_ｙの第２導電性酸化膜１１ｂは、異常酸化を発生させずにきれいなＩｒＯ_ｙ微結晶膜となる。

ＩｒＯ_ｙ成長時の基板温度を３０℃以上１００℃以下の範囲で設定する理由は、以下のような事前調査の結果から導き出された。事前調査は、ウェーハ上に成長温度を異ならせて複数のＩｒＯ_ｙ膜を成長したＲＴＡ前の試料と、１容量％の酸素を含む雰囲気中でＲＴＡにより各ＩｒＯ_ｙ膜を７００℃で６０秒間加熱したＲＴＡ後の試料とを用意した。

調査に使用されるＩｒＯ_ｙ膜は、通常の酸化膜で覆われた複数のシリコンのウェーハの上にそれぞれ１００ｎｍの厚さに成膜された。成膜時の各ウェーハの温度は、５０℃、７５℃、１００℃，１５０℃、２００℃、２５０℃にそれぞれコントロールされた。成長されたＩｒＯ_ｙ膜はさらに１容量％の酸素を含む雰囲気中でＲＴＡにより７００℃で６０秒間熱処理された。

ＲＴＡにより熱処理される前の各ＩｒＯ_ｙ膜の表面を金属顕微鏡により１０００倍で拡大した画像の写真を図８、図９に示す。さらに、ＲＴＡにより熱処理された各ＩｒＯ_ｙ膜の表面を金属顕微鏡により１０００倍に拡大した画像の写真を図１０、図１１に示す。

なお、図８、図１０に示す画像は、それぞれシリコンウェーハの中心部のＩｒＯ_ｙ膜の表面像であり、図９、図１１に示す画像は、それぞれリコンウェーハの右の領域でのＩｒＯ_ｙ膜の表面像である。

まず、図８（ｄ）〜（ｆ）、図９（ｄ）〜（ｆ）に示すように、ＩｒＯ_ｚの成膜温度が１５０℃以上になると、ＩｒＯ_ｚが完全に結晶化するが、ＩｒＯ_ｚ膜に異常成長が生じて平滑な表面モフォロジが得られない。ＩｒＯ_ｚの成膜温度が１００℃では、微結晶と大きな結晶が混在しているが、表面モフォロジは図８（ｃ）、図９（ｃ）に示すようにやや平滑になる。また、ＩｒＯ_ｚの成膜温度が７５℃以下では、微結晶なＩｒＯ_ｚになるので、図８（ａ）、（ｂ）、図９（ａ）、（ｂ）に示すように、非常に平滑な表面モフォロジを有する。

図１０（ａ）〜（ｆ）、図１１（ａ）〜（ｆ）によれば、ＲＴＡにより処理された後のＩｒＯ_ｙ膜の表面状態は、ＲＴＡ処理前の状態がそのまま反映されている。従って、ＲＴＡ後の表面状態はＩｒＯ_ｙからなる第２導電性酸化膜１１ｂの成長温度に依存することがわかり、平滑な表面モフォロジを得るためにはＩｒＯ_ｙ膜を１００℃以下、好ましくは７５℃以下で成長する。

以上のような温度条件で第２の導電性酸化膜１１ｂを形成した後に、図２（ｃ）に示すように、第２の導電性酸化膜１１ｂ上にＩｒ、Ｒｕ等の貴金属或いはその貴金属を含む合金よりなる金属膜或いは導電性貴金属酸化膜１１ｃをスパッタにより形成する。

上記のような条件で形成されたＩｒＯ_ｘの第１導電性酸化膜１１ａとＩｒＯ_ｙの第２導電性酸化膜１１ｂと金属膜或いは導電性貴金属酸化膜１１ｃは併せて上部電極膜１１となる。なお、金属膜或いは導電性貴金属酸化膜１１ｃを形成せずに、第１導電性酸化膜１１ａと第２導電性酸化膜１１ｂにより上部電極１１を構成してもよい。

上記の強誘電体膜１０及び上部電極膜１１の形成方法は第1の例であり、次のような第２例〜第５例の工程を含む方法を採用してもよいし、その他の方法を採用してもよい。

第２例は、強誘電体膜１０形成後、Ａｒ及びＯ_２を含有する雰囲気中において、６５０℃以下の基板温度で例えば５６０℃のＲＴＡ処理を行い、その後に、第１導電性酸化膜１１ａとしてＩｒＯ_ｘを室温或いはそれより高い温度で２０ｎｍ〜７５ｎｍの厚さに形成する工程を含む方法である。

室温で成膜する場合には、例えば、Ａｒを１００ｓｃｃｍ、Ｏ_２を５６ｓｃｃｍに設定し、成膜パワーを２ｋＷとする。また、室温より高い温度、例えば３００℃で成膜する場合、Ａｒの流量を１４０ｓｃｃｍ、Ｏ_２の流量を６０ｓｃｃｍとし、成膜パワーを１ｋＷとする。その後、第１、第２導電性酸化膜１１ａ，１１ｂをＲＴＡで６５０℃〜７５０℃（例えば、７２５℃）で熱処理を行う。この熱処理は、強誘電体膜１０を完全に結晶化すると同時に、強誘電体膜１０と第１導電性酸化膜１１ａの界面をフラットにする。この方法は、強誘電体キャパシタの低電圧動作とそのスイッチング特性の向上に非常に有利である。

第３例は、強誘電体膜１０の形成後に、１番目の方法と同じ方法で熱処理を行い、更に薄いアモルファス強誘電体膜を形成し、その後、１番目の方法と同じ条件で第１導電性酸化膜１１ａをアモルファス強誘電体膜上に形成し、熱処理を行う工程を含む方法である。この方法で形成されたキャパシタの特徴は、第１例の方法で説明した特徴の他に、キャパシタのリーク電流を低減できるという利点がある。

第４例は、強誘電体膜１０が結晶化してある場合に、その上にアモルファス強誘電体（不図示）膜を形成し、その後に第１導電性酸化膜１１ａを形成する工程を含む方法である。

第５例は、第２導電性酸化膜１１ｂを形成した後に、再度ＲＴＡで６５０〜７５０℃の温度範囲、例えば７００℃の熱処理を行う工程を含む方法である。この方法は、上部電極膜１１と強誘電体膜１０の密着性を向上する上に、上部電極膜１２の結晶を更に良くする。

以上のような方法により上部電極膜１１を形成した後に、半導体基板１の背面洗浄を行う。続いて、上部電極用マスクパターン（不図示）を使用して上部電極膜１１をパターニングすることにより、図３（ａ）に示すようなキャパシタ上部電極１１ｑを形成する。そのキャパシタ上部電極１１ｑは、例えば素子分離絶縁膜２の上方に位置させる。

次に、Ｏ_２雰囲気中において温度６５０℃で６０分間の条件で、強誘電体膜１０の膜質回復アニール処理を行う。この熱処理は、キャパシタ上部電極１１ｑを形成する際に強誘電体膜１０が受けた物理的なダメージ等を回復させるためのものである。

その後、図３（ｂ）に示すように、マスク（不図示）を用いて強誘電体膜１０のパターニングを行うことにより、キャパシタ誘電体膜１０ｑを形成する。キャパシタ誘電体膜１０ｑは、キャパシタ上部電極１１ｑに重なる領域とこれからはみ出した領域に形成される。

続いて、後に形成する第１の保護膜１２の剥がれ防止用の酸素アニールを行う。

次に、図３（ｃ）に示すように、第１の保護膜１２としてＡｌ_２Ｏ_３膜をスパッタリング法にてキャパシタ上部電極１１ｑ、キャパシタ絶縁膜１０ｑ、密着膜８ｂ上の全面に形成する。第１の保護膜１２は、外部からキャパシタ誘電体膜１０ｑに水素が侵入することを防止する。続いて、スパッタリングにより生じたキャパシタ絶縁膜１０ｑの損傷を緩和するために、酸素アニールを行う。

その後、図４（ａ）に示すように、マスク（不図示）を使用して第1の保護膜１２及び下部電極膜９を連続してパターニングすることにより、下部電極膜９からなるキャパシタ下部電極９ｑを形成する。キャパシタ下部電極９ｑは、キャパシタ誘電体膜１０ｑ及びキャパシタ上部電極１１ｑに重なる領域とこれからはみ出す領域を含む大きさを有している。

以上のようなパターニングにより形成されたキャパシタ下部電極９ｑ、キャパシタ誘電体膜１０ｑ及びキャパシタ上部電極１１ｑにより強誘電体キャパシタＱ_１が構成される。

続いて、図４（ｂ）に示すように、次に形成される第２の保護膜１３の剥がれを防止するための酸素アニールを行う。

第２の保護膜１３としてＡｌ_２Ｏ_３膜がスパッタリング法により第１の保護膜１３及び密着膜８ｂの上に形成される。続いて、強誘電体キャパシタＱ_１のリークを低減させるために、酸素アニールを行う。

その後、図５（ａ）に示すように、第２の層間絶縁膜１４を高密度プラズマ法により全面に形成する。第２の層間絶縁膜１４は、ＴＥＯＳを用いて形成されるシリコン酸化膜であり、その厚さを例えば１．５μｍ程度とする。

続いて、ＣＭＰ法により、第２の層間絶縁膜１４の上面を平坦化する。次に、Ｎ_２Ｏガスを用いたプラズマ処理を第２の層間絶縁膜１４に施す。これにより、第２の層間絶縁膜１４の表層が若干窒化され、その内部に水分が浸入しにくくなる。なお、このプラズマ処理は、Ｎ又はＯの少なくとも一方が含まれたガスを用いていれば有効的である。

次いで、図５（ｂ）に示すように、ＭＯＳＦＥＴｔｒのソース／ドレイン拡散領域２２まで到達する深さのコンタクトホール１４ａを、第２の層間絶縁膜１４、第２の保護膜１３、密着膜８ｂ、シリコン酸化膜８ａ及びＳＩＯＮ膜７に形成する。

その後、コンタクトホール１４ａ内にバリアメタル膜１５ａとしてＴｉ膜及びＴｉＮ膜を連続してスパッタリング法により形成する。続いて、六フッ化タングステンを含むガスを使用してＣＶＤ法にてタングステン（Ｗ）膜１５ｂをコンタクトホール１４ａ内に埋め込む。その後に、ＣＭＰ法により第２の層間絶縁膜１４の上面上からＷ膜１５ｂ及びバリアメタル膜１５ａを除去することにより、コンタクトホール１４ａ内に残されたＷ膜１５ｂ及びバリアメタル膜１５ａを導電性のプラグ１５とする。

次に、図６（ａ）に示すように、プラグ１５の酸化防止膜１６としてＳｉＯＮ膜を、例えばプラズマエンハンストＣＶＤ法により形成する。

続いて、図６（ｂ）に示すように、ＳｉＯＮ膜１６、層間絶縁膜１４及び第１、第２の保護膜１２，１３の所定領域をエッチングすることにより、上部電極１１ａまで到達するコンタクトホール１４ｂと、下部電極９ａのコンタクト領域まで到達するコンタクトホール１４ｃをそれぞれ形成する。

その後、キャパシタ誘電体膜１０ｑの損傷を回復させるために、酸素アニールを行う。

続いて、図７（ａ）に示すように、酸化防止膜１６をエッチバックにより全面にわたって除去することにより、Ｗプラグ１５の表面を露出させる。

次に、図７（ｂ）に示すように、キャパシタ上部電極１１ｑの表面の一部、キャパシタ下部電極９ｑの表面の一部、及びプラグ１５の表面が露出した状態で、第２の層間絶縁膜１４の上にＡｌ膜を形成し、このＡｌ膜のパターニングを行うことにより、Ａｌ配線１７ａ〜１７ｃを形成する。この場合、第１のＡｌ配線１７ａはＷプラグ１５に接続され、第２のＡｌ配線１７ｂはコンタクトホール１４ｂを通してキャパシタ上部電極１１ｑに接続され、また、第３のＡｌ配線１７ｃはコンタクトホール１４ｃを通してキャパシタ下部電極１７ｃに接続される。

その後、特に図示しないが、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

表１は、前記上部電極の第１、２層導電性酸化膜１１ａ、１１ｂを構成するＩｒＯ_ｘ、ＩｒＯ_ｙについて、化学量論組成ＩｒＯ₂を基準とした酸化の程度を高分解能ＲＢＳ（ラザフォード後方散乱、Rutherford Back-scattering Spectrometry）分析装置ＨＲＢＳＶ５００により調べた結果を示す。ＩｒＯ₂は、ＩｒＯ_ｙの組成パラメータｙが２となる場合に相当する。

表１よりわかるように、このようにして形成された強誘電体キャパシタＱ_１では、キャパシタ上部電極１１ｑの第１層導電性酸化膜１１ａを構成するＩｒＯ_ｘ膜よりも第２層導電性酸化膜１１ｂを構成するＩｒＯ_ｙ膜の方が酸化の割合が高く（ｘ＜ｙ）、第２層導電性酸化膜のＩｒＯ_ｙ膜１６はほぼ理想的な化学量論組成を有していることがわかる。組成ｙは、２又はそれ以上であることが好ましい。

本実施形態では、上述のように、第１導電性酸化膜１１ａの上に、それよりも酸化度が高いＩｒＯ_ｙの第２導電性酸化膜１１ｂを形成し、更にその上に貴金属又は貴金属を含む金属膜或いは導電性貴金属酸化膜１１ｃを形成している。これらの膜１１ａ〜１１ｃにより構成されるキャパシタ上部電極１１ｑは、異常なＩｒＯ_ｘ結晶成長を避けることができる。さらなる詳細については、第２実施形態で説明される。

また、以上の方法により形成されたキャパシタＱ_１は、強誘電体膜１０の上層と上部電極膜１１と反応しにくく、それらの界面で層の生成が抑制される上に、第２の導電性酸化膜１１ｂでの巨大結晶の成長が抑制されるため、後の還元雰囲気中での熱処理においても水素の拡散が生じにくく、強誘電体膜が還元されにくい。従って、良好なキャパシタ特性を得ることができる。

一般的に、金属状態のＩｒやＰｔは水素触媒として作用することが周知である。すなわち、金属状態のＩｒやＰｔと接触すると水素は活性化される。単膜のＩｒやＰｔからキャパシタ上部電極を構成すると、半導体装置の製造工程で強誘電体キャパシタが劣化しやすくなるので、使用できない。

また、第１層導電性酸化膜１１ａの上に直接に金属状態のＩｒやＰｔの金属膜を形成して上部電極膜１１を構成しても同じく工程劣化しやすくなる。

即ち、強誘電体キャパシタのスイッチング電荷量は、第２の層間絶縁膜１４の上方に配線を三層構造に形成した後では、形成する前に比べて５０％以下になる。これは、第１導電性酸化膜１１ａを構成するＩｒＯ_ｘ膜（ｘ＝１．３〜１．９）中では、組成パラメータｘの値が化学量論組成ｘ＝２．０よりも小さいため酸素欠損が生じており、酸化物成分と金属成分が混在している。

酸化されていない金属成分は、強誘電体キャパシタ形成後の層間絶縁膜形成工程や配線パターン形成工程で生じる水素を活性化する。かかる活性化された水素はキャパシタ特性を劣化する。

一方、化学量論組成に近い第２導電性酸化膜１１ｂを構成するＩｒＯ_ｙ膜（ｙ＝２）中には、酸素欠損が少なく金属Ｉｒ成分がほとんど含まれていないため水素が活性化されにくい。しかも、上部電極膜１１を構成する第２導電性酸化膜１１ｂを１００℃以下、好ましくは３０℃以上、７５℃以下の範囲の温度で成長しているので第２導電酸化膜１１ｂを構成する粒径５ｎｍ〜６０ｎｍのＩｒＯ_ｙは石垣状又は柱状の微結晶となる。これにより第２導電性酸化膜１１ｂは従来よりも緻密の膜になり、その中での大きな空孔（ボソボソ）の発生を無くし水素の通過を抑制する。従って、強誘電体キャパシタＱ_１上に多層配線構造を形成した後でも、そのキャパシタ特性が劣化せずに維持されると考えられる。

つまり、上述の実施形態によれば、キャパシタ上部電極１１ｑと強誘電体膜１０ｑとの界面を改善し、また、工程劣化を改善することができる。この結果、反転電荷量を向上させ、抗電圧を低減し、疲労耐性及びインプリント耐性を向上させることができる。そして、このような強誘電体キャパシタは、次世代の低電圧で動作する強誘電体メモリに極めて好適である。

ところで、上部電極膜１１を構成する第１、第２導電性酸化膜１１ａ、１１ｂのそれぞれの構成金属をＡ、Ｂ、酸素をＯとすれば、第１導電性酸化膜１１ａは、成膜当初には組成パラメータｘ１を使って化学式ＡＯ_ｘ1で表される。さらに、その後のプロセスを経た実際の状態、例えば成膜後の熱処理の状態やキャパシタの回復熱処理後の状態で実際の組成パラメータｘ２を使って化学式ＡＯ_ｘ2で表される。なお、ＡとＢは、同一であっても異なってもよい。異なる例としては、ＡとＢの一方がＩｒであり他方がＲｕである層である。

また、第１導電性酸化膜１１ａ上に形成される第２導電性酸化膜１１ｂは、成膜当初には組成パラメータｙ１を使って化学式ＢＯ_ｙ1で表される。さらに、その後のプロセスを経た実際の状態、例えば成膜後の熱処理の状態やキャパシタの回復熱処理後の状態で実際の組成パラメータｙ２を使って化学式ＢＯ_ｙ2で表される。
第２導電性酸化膜１１ｂは、最初は非常に小さく微結晶な石垣状であり、その後の熱処理により、多数の微結晶が接合して柱状になり、第１導電性酸化膜１１ａより酸化の割合が高く、さらに、組成パラメータｘ１，ｘ２，ｙ１及びｙ２の間には、（ｙ２／ｙ１）＞（ｘ２／ｘ１）の関係が成立する。つまり、半導体装置の形成工程において、キャパシタ上部電極１１ｑ内の酸素量が初期状態から変化しても、第２導電性酸化膜１１ｂの酸化の組成は、第１導電性酸化膜１１ａの酸化の組成よりも大きい。また、組成ｙ１は、２又はそれ以上が好ましい。ｘ１，ｘ２，ｙ１及びｙ２の関係については、以下の第２〜第６実施形態でも同様である。

（第２の実施の形態）
以下、本発明の実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。

図１２〜図２１は、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
まず、図１２（ａ）に示す構造を形成するまでの工程を説明する。

ｎ型又はｐ型のシリコン（半導体）基板３０表面に、トランジスタの活性領域を画定するＳＴＩ(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜３１とする。なお、素子分離絶縁膜３１の構造はＳＴＩに限られず、ＬＯＣＯＳ法で形成されてもよい。

次いで、シリコン基板３０の活性領域にｐ型不純物を導入してｐウェル３２を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜３３となる熱酸化膜を形成する。

続いて、シリコン基板３１の上側全面に非晶質又は多結晶のシリコン膜を形成し、これらの膜をフォトリソグラフィー法によりパターニングして二つのゲート電極３４，３５を形成する。

ｐウェル３２上には、上記の２つのゲート電極３４，３５が間隔をおいて平行に配置され、それらのゲート電極３４，３５はワード線の一部を構成する。

次いで、ゲート電極３４，３５をマスクにするイオン注入により、ゲート電極３４，３５の横のシリコン基板３０にn型不純物を導入し、第１、第２ソース／ドレインエクステンション領域３６ａ、３７ａ、３８ａを形成する。

その後に、シリコン基板３０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極３４，３５の側面に絶縁性サイドウォール３９として残存させる。その絶縁膜として、例えばＣＶＤ法により酸化シリコン膜を形成する。

続いて、絶縁性サイドウォール３９とゲート電極３４，３５をマスクにしながら、シリコン基板３０にｎ型不純物を再びイオン注入することにより、２つのゲート電極３４，３５両側方のシリコン基板３０の表層にソース／ドレイン領域（不純物拡散領域）３６，３７，３８を形成する。

シリコン基板３０の活性領域に形成されたゲート絶縁膜、ゲート電極３４，３５及びソース／ドレイン領域３６，３７，３８によって第１、第２ＭＯＳランジスタＴ_１、Ｔ_２が構成される。

次に、シリコン基板３０の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、この高融点金属層を加熱してシリコンと反応させ、ソース／ドレイン領域３６，３７，３８表層に高融点金属シリサイド層３９を形成する。この工程では、ゲート電極３４，３５の表層部分にも高融点金属シリサイド層４０が形成され、それによりゲート電極３４，３５が低抵抗化されることになる。素子分離絶縁膜３１の上等で未反応となっている高融点金属層は、エットエッチングにより除去される。

続いて、カバー絶縁膜４１としてＳｉＯＮ膜をプラズマＣＶＤ法により約２００ｎｍの厚さに形成する。続いて、カバー絶縁膜４１の上に第１層間絶縁膜４２として酸化シリコン膜を厚さ約１０００ｎｍに形成する。酸化シリコン膜は、ＴＥＯＳガスを使用するプラズマＣＶＤ法により形成される。

その後に、第１層間絶縁膜４２の上面をＣＭＰ法により研磨して平坦化する。このＣＭＰの結果、第１層間絶縁膜４２の厚さは、シリコン基板３０の平坦面上で約７００ｎｍとなる。

次に、図１２（ｂ）に示すように、フォトリソグラフィー法によりカバー絶縁膜４１と第１層間絶縁膜４２をパターニングして、０．２５μｍの径で第１〜第３のソース／ドレイン拡散領域３６〜３８のそれぞれを露出する第１〜第３のコンタクトホール４２ａ〜４２ｃを形成し、それらの中に導電性プラグ４３〜４５を形成する。

導電性プラグ４３〜４５を形成する工程は、第１〜第３のコンタクトホール中４２ａ〜４２ｃ内に厚さ３０ｎｍのＴｉ膜と厚さ２０ｎｍのＴｉＮ膜を順に積層し、これらにより第１の密着膜（グルー膜）４３を構成する。さらに、第１密着膜４３上に第１のＷ膜４４をＣＶＤ法により成長することにより、第１のＷ膜４４を第１〜第３のコンタクトホール４２ａ〜４２ｃ内に充填する。第１のＷ膜４７は、第１層間絶縁膜４２上の平坦面上で約３００nmの厚さに成長される。

この後に、第１層間絶縁膜４２の上面上の余分な第１の密着膜４３と第１のＷ膜４４をＣＭＰ法により除去する。これにより、第１〜第３のコンタクトホール４２ａ〜４２ｃ内にそれぞれ残された第１の密着膜４３と第１のＷ膜４４をそれぞれ第１〜第３の導電性プラグ４５ａ〜４５ｃとする。

次に、図１２（ｃ）に示すように、第１〜第３の導電性プラグ４５ａ〜４５ｃ及び第１層間絶縁膜４２の上に、ＳｉＯＮよりなる酸化防止膜４６をプラズマＣＶＤ法により例えば１３０ｎｍの膜厚に形成する。さらに、酸化防止膜４６上に、第２層間絶縁膜４７としてシリコン酸化膜を例えば３００ｎｍの厚さに形成する。シリコン酸化膜は、ＴＥＯＳを原料としたプラズマＣＶＤ法により例えば３００ｎｍの膜厚に形成される。

なお、酸化防止膜４６として、ＳｉＯＮ膜の代わりに、ＳｉＮ膜や酸化アルミニウム（Ａｌ_２Ｏ_３）膜を形成してもよい。

さらに、図１３（ａ）に示すように、第２層間絶縁膜４７及び酸化防止膜４６をパターニングすることにより、ｐウェル３２の両側寄りの第２、第３の導電プラグ４５ｂ、４５ｃ上に第４、第５のコンタクトホール４８ｂ、４８ｃを形成する。

次に、第４、第５のコンタクトホール４８ｂ，４８ｃ内に、第１の密着膜４３、第１のＷ膜４４と同じ条件で、第２の密着膜４９と第２のＷ膜５０を順に形成する。その後に、ＣＭＰにより第２のＷ膜５０と第２の密着膜４９を第２層間絶縁膜４３の上面上から除去する。

このＣＭＰでは、研磨対象である第２の密着膜４９と第２のＷ膜５０の研磨速度が、下地の第２層間絶縁膜４７の研磨速度よりも速くなるようなスラリ、例えばCabot Microelectronics Corporation製の商品ＳＳＷ２０００を使用する。そして、第２層間絶縁膜４７上に研磨残を残さないために、このＣＭＰによる研磨量は第２の密着膜４９及び第２のＷ膜５０の合計膜厚よりも厚く設定される。即ち、そのＣＭＰはオーバー研磨となる。

これにより、第４、第５のコンタクトホール４８ｂ、４８ｃ内に残された第２のＷ膜５０と第２の密着膜４９を第４、第５の導電性プラグ５１、５２とする。第４、第５の導電性プラグ５１、５２はそれぞれ、それらの下の導電性プラグ４５ｂ、４５ｃを介して第２、第３のソース／ドレイン拡散領域３７、３８に接続される。

次に、アンモニア（ＮＨ_３）プラズマにより発生させたＮＨ基を第２層間絶縁膜４７表面の酸素原子に結合させる。

これにより、その後に発生させるＴｉ原子が第２層間絶縁膜４７上にさらに堆積されても、堆積したＴｉ原子は酸素原子に捕獲されてしまうことがない。これにより、Ｔｉ原子は第２層間絶縁膜４７表面を自在に移動でき、その結果、第２層間絶縁膜４７上には、（００２）配向に自己組織化されたＴｉ膜（不図示）が形成される。

そのアンモニアプラズマ処理は、例えば半導体基板３０に対して約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極を有する平行平板型のプラズマ処理装置を使う。その処理条件として、例えば、２６６Ｐａ（２Ｔｏｒｒ）の圧力下、４００℃の基板温度で保持された処理容器中にアンモニアガスを３５０ｓｃｃｍの流量で供給し、被処理基板側に１３．５６ＭＨｚの高周波を１００Ｗのパワーで、また前記対向電極に３５０ｋＨｚの高周波を５５Ｗのパワーで、６０秒間供給する。

次に、例えば半導体基板３０とターゲット（不図示）の間の距離を６０ｍｍに設定したスパッタ装置のチャンバ内を０．１５ＰａのＡｒ雰囲気とし、２０℃の基板温度で２．６ｋＷのスパッタＤＣパワーを３５秒間供給する。これにより、強い（００２）配向のＴｉ膜が例えば１００ｎｍの厚さに形成される。

その後、ＲＴＡで窒素の雰囲気中でＴｉ膜を６５０℃、６０秒の熱処理を行い、図１３（ｂ）に示すように、Ｔｉ膜を（１１１）配向のＴｉＮの導電性密着膜５３に変える。この導電性密着膜５３の厚さとして１００ｎｍ〜３００ｎｍが好ましい。本実施例は約１００ｎｍとされる。

なお、導電性密着膜３は、窒化チタン膜に限定されず、タングステン膜、シリコン膜、及び銅膜のいずれかを形成してもよい。

次に、図１３（ｃ）に示すように、導電性密着膜５３の上に、酸素拡散バリア膜５４としてＴｉＡｌＮ膜を反応性スパッタにより例えば１００ｎｍの厚さに形成する。導電性密着膜５３を形成するスパッタ条件として、ＴｉとＡｌを合金化したターゲットを使用し、スパッタ雰囲気中にＡｒを４０ｓｓｃｍ、窒素を１０ｓｃｃｍで導入し、スパッタ雰囲気内を２５３．３Ｐａの圧力下に設定し、４００℃の基板温度に設定し、スパッタパワーを１．０ｋＷに設定する。

次に、図１４（ａ）に示すように、酸素拡散バリア膜５４上に、下部電極膜５５と強誘電体膜５６を順に形成する。

下部電極膜５５として、スパッタにより１００ｎｍの厚さのＩｒ膜が形成される。下部電極膜５５のスパッタ条件として、Ａｒ雰囲気中にＩｒターゲットを設置し、その内部を０．１１Ｐａの圧力下に設定し、基板温度を５００℃、スパッタパワーを０．５ｋＷに設定する。

下部電極膜５５の形成後に、シリコン基板３０をＲＴＡでＡｒ雰囲気中、６５０℃以上、６０秒の熱処理を行う。この熱処理は、下部電極膜５５を形成する温度より高く、シリコン基板３０全面の温度を均一させるので、シリコン基板３０の中央から周辺に至るまで下部電極膜５５の結晶性を向上できる。これにより、下部電極膜５５の結晶性はシリコン基板３０の面内分布がかなり改善できる。熱処理の雰囲気は、Ａｒに限らない、不活性ガス例えばＮ_２、Ｈｅなどでも良い。

なお、下部電極膜５５としてＩｒ膜の代わりにＰｔなどの白金族の金属、あるいはＰｔＯ，ＩｒＯ_ｘ，ＳｒＲｕＯ₃などの導電性酸化物を用いてもよい。さらに下部電極膜５５は、上記の金属あるいは金属酸化物の積層膜としてもよい。この場合、下部電極膜５５と酸素拡散バリア膜５４の合金としてＰｔＡｌ_ｘ又はＲｕＡｌ_ｘが形成される。

上記の強誘電体膜５６として、例えばＰＺＴ膜が下部電極膜５５上にＭＯＣＶＤ法により形成される。ＰＺＴ膜は、より具体的には以下のような工程で形成される。

まず、Ｐｂ（ＤＰＭ）_２とＺｒ（ＤＭＨＤ）_４とＴｉ（Ｏ−ｉＰｒ）₂（ＤＰＭ）₂をそれぞれテトラヒドロフラン（ＴＨＦ）溶媒中にいずれも０．３ｍｏｌ／ｌ（モル／リットル）の濃度で溶解し、Ｐｂ、Ｚｒ及びＴｉの各液体原料を形成する。さらに、これら３つの液体原料を、ＭＯＣＶＤ装置の気化器に、流量が０．４７４ｍｌ（ミリリットル）／分のＴＨＦ溶媒とともに、それぞれ０．３２６ｍｌ／分、０．２００ｍｌ／分、および０．２００ｍｌ／分の流量で供給し、気化させることにより、Ｐｂ、ＺｒおよびＴｉの原料ガスを生成する。

さらに、ＭＯＣＶＤ装置のチャンバ内を６６５Ｐａ（５Ｔｏｒｒ）の圧力下に設定し、基板温度を６２０℃に保持する。そして、上記のＰｂ、ＺｒおよびＴｉの各原料ガスを、ＭＯＣＶＤ装置のチャンバ中に対し６２０秒間導入する。これにより、下部電極膜５５上には、所望のＰＺＴ膜が約１００ｎｍの厚さに形成される。

なお、酸素を含む雰囲気中において６００℃〜６２０℃の温度で６０秒間の熱処理をＰＺＴ膜に施すことが望ましい。この熱処理はＰＺＴ膜表面に吸着した不純物を飛ばせ、キャパシタの特性を向上させる。ここで酸素に不活性ガスを添加してもよい。また、ＰＺＴ膜を結晶化してもよい。

続いて、ＰＺＴ膜の全面に、例えばスパッタ法により、アモルファス強誘電体膜を形成する。アモルファス強誘電体膜としては、例えば膜厚が１ｎｍ〜３０ｎｍ（例えば２０ｎｍ）の強誘電体膜を形成する。
強誘電体膜をＭＯＣＶＤで成膜する場合は、例えば鉛（Ｐｂ）供給用の有機ソースとして、Ｐｂ（ＤＰＭ）_２（ Ｐｂ（Ｃ_１１Ｈ_１９Ｏ_２）_２） をＴＨＦ液に溶かした材料が用いられる。また、ジルコニウム（Ｚｒ）供給用の有機ソースとして、Ｚｒ（ＤＭＨＤ）_４（Ｚｒ（（Ｃ_９Ｈ_１５Ｏ_２）_４）をＴＨＦ液に溶かした材料が用いられる。チタン（Ｔｉ）供給用の有機ソースとして、Ｔｉ（Ｏ−ｉＰｒ）_２（ＤＰＭ）_２（Ｔｉ（Ｃ_３Ｈ_７Ｏ）_２（Ｃ_１１Ｈ_１９Ｏ_２）_２）をＴＨＦ液に溶かした材料が用いられる。

次に、図１４（ｂ）に示すように、強誘電体膜５６上に第１導電性酸化膜５７を形成する。第１導電性酸化膜５７の形成に当たっては、先ず、強誘電体膜５６上に、厚さが２０ｎｍ〜7０ｎｍ、例えば、２５ｎｍで成膜の時点で結晶化したＩｒＯ_ｘ膜をスパッタ法により形成する。成膜条件について、例えば、成膜温度を３００℃とし、成膜ガスとしてＡｒ及びＯ_２を用い、Ａｒの流量を１４０ｓｃｃｍ、Ｏ_２の流量を６０ｓｃｃｍに設定し、スパッタパワーを例えば１ｋＷ程度とする。

ついで、シリコン基板３０をＲＴＡ法で熱処理する。この熱処理は強誘電体膜５６を完全に結晶化させ、強誘電体膜５６を構成するＰＺＴ膜中の酸素欠損を補償すると同時に、プラズマダメージを受けた第１導電性酸化膜５６の膜質も回復できる。ＲＴＡ法の条件については、加熱雰囲気内に置かれる基板温度を７２５℃に設定し、加熱雰囲気内に酸素を流量２００ｓｃｃｍ、Ａｒを流量１８００ｓｃｃｍで導入し、さらに熱処理時間を６０秒間とする。

次いで、図１４（ｃ）に示すように、ＩｒＯ_ｘの第１導電性酸化膜５７の上にＩｒＯ_ｙの第２導電性酸化膜５８をスパッタ法により５０ｎｍ〜２００ｎｍの厚さに形成する。この時、成膜温度を３０℃以上、１００℃以下の温度範囲、好ましくは５０℃以上、７５℃以下の範囲内に設定する。第２導電性酸化膜５８は、成膜の時点でＩｒＯ_ｙが微結晶化して石垣状或いは柱状に多数結合していることが望ましい。なお、温度範囲の詳細については、第１実施形態において既に説明したので、ここでは省略する。

第２導電性酸化膜５８の成膜時には、ＩｒターゲットとＡｒ及びＯ_２のガスを用いる。その際のＡｒに対するＯ_２の割合は、ＩｒＯ_ｘの第１導電性酸化膜５７の成長時のその割合よりも高くすることを前提とする。ＩｒＯ_ｙ成膜のガスの流量は、例えば、Ａｒの流量を１００ｓｃｃｍ、Ｏ_２の流量を１００Ｓｃｃｍとする。また、スパッタパワーは、例えば１ｋＷ程度に設定される。

以上の条件で形成されたＩｒＯ_ｙからなる第２導電性酸化膜５８は、異常酸化がなく、きれいな結晶膜が得られた。この際、工程劣化を抑えるために、第１実施形態と同様に、ＩｒＯ_ｙ膜はＩｒＯ_２の化学量論組成に近い組成を有しているので、水素に対して触媒作用を生じにくく、強誘電体膜が水素ラジカルにより還元されてしまう問題が抑制され、キャパシタの水素耐性が向上する。

なお、第１、第２導電性酸化膜５７、５８を構成する材料として、ＩｒＯ_ｘ、ＩｒＯ_ｙ又はＩｒＯ_２の代わりにプラチナ（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、パラジウム（Ｐｄ）かその酸化物、及びＳｒＲｕＯ_３などの導電性酸化物やこれらのいずれかを選択した積層構造としても良い。
強誘電体膜５６、第１、第２導電性酸化膜５７、５８の形成については、第１実施形態に示した第２〜第５例の工程を含む方法を採用してもよい。

次に、ＲＴＡ法によりシリコン基板３０を熱処理する。その条件として、例えば基板温度を７００℃に設定し、酸素を流量２０ｓｃｃｍ、Ａｒを流量２０００ｓｃｃｍで導入する雰囲気中で基板の熱処理時間を６０秒間とする。この熱処理によれば、強誘電体膜５６及び第１、２導電性酸化膜５７、５８の密着性向上する上に、第２導電性酸化膜５８の結晶性より安定させ、酸素欠損などの欠陥をなくす。

続いて、図１５（ａ）に示すように、ＩｒＯ_ｙからなる第２導電性酸化膜５８の上に、厚さが５０ｎｍ〜１５０ｎｍのＩｒあるいはＲｕからなる金属膜５９を形成する。Ｉｒの場合、例えば、基板温度を４００℃に設定し、成膜雰囲気中にＡｒを流量１９９ｓｃｃｍで導入するスパッタ法により形成する。
従って、第１導電性酸化膜５７、第２導電性酸化膜５８をそれぞれ第１の層、第２の層とすると、金属膜５９は第３の層であってその構成金属は第１の層又は第２の層の構成金属と同じ又は異なる貴金属又は貴金属を含む合金又は導電性貴金属酸化物から構成される。

上記のようなＩｒＯ_ｘからなる第１導電性酸化膜５７と、ＩｒＯ_ｙからなる第２導電性酸化膜５８と、Ｉｒ又はＲｕからなる金属膜５９は、合わせてキャパシタの上部電極膜になる。

シリコン基板３０の背面を洗浄した後に、図１５（ｂ）に示すように、上部電極を構成する金属膜５９の上にスパッタ法でアルミナ膜、窒化チタン膜を形成し、これらを第１マスク材料層６０ａとする。更に、第１マスク材料層６０ａ上に、ＴＥＯＳガスを使用するＣＶＤ法により酸化シリコン膜を形成し、その酸化シリコン膜を第２マスク材料層６０ｂとする。

次いで、第２マスク材料層６０ｂ上にフォトレジストを塗布し、これを露光、現像して、第４、第５の導電性プラグ５１、５２の上にキャパシタ平面形状を有する島状のレジストパターンＲを形成する。そして、レジストパターンＲをマスクにして第２マスク材料層６０ｂをパターニングする。さらに、パターニングされた第２マスク材料層６０ｂをマスクにして第１マスク材料層６０ａをエッチングする。

パターニングされた第１、第２マスク材料層６０ａ，６０ｂは、図１６（ａ）に示すように、ハードマスクＭとして使用される。レジストパターンＲは、第１マスク材料層６０ａをエッチングした後に除去される。

次に、図１６（ｂ）に示すように、ＨＢｒ、Ｏ₂、Ａｒ及びＣ₄Ｆ₈の混合ガスをエッチングガスとするプラズマエッチングにより、ハードマスクＭに覆われていない部分の上部電極膜５７〜５９、ＰＺＴ膜５６及び下部電極膜５５を連続してドライエッチングする。

これにより、パターニングされた上部電極膜５７〜５９はキャパシタ上部電極６１となり、パターニングされた強誘電体膜５６はキャパシタ誘電体膜５６ｑとなり、さらに、パターニングされた下部電極膜５５はキャパシタ下部電極５５ｑとなり。キャパシタ上部電極６１、キャパシタ誘電体膜５６ｑ及びキャパシタ下部電極５５ｑにより強誘電体キャパシタＱ_２が構成される。

続いて、図１７（ａ）に示すように、ドライエッチング或いはウェットエッチにより第２マスク材料層６０ｂを除去する。例えば、ウェットエッチングとしてフッ酸が使用される。

次に、図１７（ｂ）に示すように、強誘電体キャパシタＱ_２に覆われていない部分の酸素バリアメタル膜５４、導電性密着膜５３及び第１マスク材料層６０ａをドライエッチングして除去する。

さらに、図１８（ａ）に示すように、強誘電体キャパシタＱ_２を覆うＡｌ₂Ｏ₃よりなる第１の保護絶縁膜６２をスパッタ法により２０ｎｍの厚さに形成する。なお、第１の保護絶縁膜６２として、ＡＬＤ（atomic layer deposition）法で膜厚２ｎｍのアルミナ膜を形成してもよいし、また、スパッタ法によりＰＺＴ膜又はＴｉＯ_ｘ膜を形成してもよい。

続いて、図１８（ｂ）に示すように、ダメージを受けたキャパシタ誘電体膜５６ｑの膜質を回復させる目的で、酸素含有雰囲気中でキャパシタ誘電体膜５６ｑに対して回復アニールを施す。この回復アニールの条件は特に限定されないが、本実施形態では、加熱炉内において基板温度５５０℃〜７００℃として行われる。また、キャパシタ誘電体膜５６ｑがＰＺＴの場合には、酸素の雰囲気中において基板温度６００℃で６０分間のアニールを行うことが望ましい。

さらに、図１９（ａ）に示すように、第１の保護絶縁膜６２及び強誘電体キャパシタＱ_２を覆う第２の保護絶縁膜６３を形成する。第２の保護絶縁膜６３は、水素バリア膜として機能する。なお、第２の保護絶縁膜６３として、Ａｌ₂Ｏ₃をＣＶＤ法により約４０ｎｍの厚さに形成してもよい。

次に、図１９（ｂ）に示すように、第２の保護絶縁膜６３上に、例えば膜厚が１５００ｎｍのシリコン酸化物から構成される第３層間絶縁膜６４を形成する。シリコン酸化物は、基板全面に、例えばプラズマＣＶＤ法により形成される。その原料ガスとして、例えば、ＴＥＯＳガスと酸素ガスとヘリウムガスとの混合ガスを用いる。なお、第３層間絶縁膜６４として、例えば、絶縁性を有する無機膜等を形成してもよい。

続いて、例えばＣＭＰ法により、第３層間絶縁膜６４の表面を平坦化する。さらに、Ｎ_２Ｏガス又はＮ_２ガス等を用いて発生させたプラズマ雰囲気にて、第３層間絶縁膜６４に対して熱処理を行う。熱処理の結果、第３層間絶縁膜６４中の水分が除去されると共に、第３層間絶縁膜６４の膜質が変化し、その中に水分が入りにくくなる。

その後、第３層間絶縁膜６４の全面に、例えばスパッタ法又はＣＶＤ法により、バリア膜（第３の保護絶縁膜）６５を形成する。バリア膜６５として、例えば、膜厚が２０ｎｍ〜１００ｎｍの酸化アルミニウム膜を形成する。平坦化された第３層間絶縁膜６４上に形成されたバリア膜６５は平坦となる。

次に、図２０（ａ）に示すように、バリア膜６５の全面に第４層間絶縁膜６６を形成する。第４層間絶縁膜６６として、例えば、ＴＥＯＳガスを用いてプラズマＣＶＤ法により膜厚が８００ｎｍ〜１０００ｎｍのシリコン酸化膜を形成する。なお、第４層間絶縁膜６６として、ＳｉＯＮ膜又はシリコン窒化膜等を形成してもよい。この後に、例えばＣＭＰ法により、第４層間絶縁膜６６の表面を平坦化する。

さらに、図２０（ｂ）に示すように、強誘電体キャパシタＱ_２上に第６〜第８の導電性プラグ６９〜７０を形成する。第６〜第８の導電性プラグ６９〜７０は以下の工程により形成される。

まず、強誘電体キャパシタＱ_２の上方に開口部を有するレジストパターン（不図示）を第４層間絶縁膜６６上に形成する。その後に、そのレジストパターンをマスクに使用して第４層間絶縁膜６６から第３層間絶縁膜６４までをエッチングすることにより、強誘電体キャパシタＱ_２のキャパシタ上部電極６０の上にビアホール６６ａを形成する。これにより、ビアホール６６ａから第２の保護絶縁膜６３が露出する。

レジストパターンを除去した後に、シリコン基板３０を酸素雰囲気中に置いて４５０℃で熱処理する。これにより、第１ビアホール６６ａの形成に伴ってキャパシタ誘電体膜５６ｑに生じた酸素欠損を回復させる。

この後に、ビアホール６６ａの形成と同様な方法によって、第４層間絶縁膜６６から第３層間絶縁膜４２までをエッチングして、ｐウェル３２の中央領域の上にある第１の導電性プラグ４５ａの上方にコンタクトホール６６ｂを形成する。これにより、コンタクトホール６６ｂからは酸化防止膜４６が露出する。

次に、ビアホール６６ａを通して酸化防止膜４６をウェットエッチングすることにより、キャパシタ上部電極６０の上面を露出させる。また、コンタクトホール６６ｂを通し第１、第２の保護絶縁膜６２、６３を部分的にエッチングすることにより、第１の導電性プラグ４５ａの上面を露出させる。

その後に、ビアホール６６ａとコンタクトホール６６ｂの表面にＴｉＮ膜を単層で密着膜６７として形成する。密着膜６７は、Ｔｉ膜をスパッタにより形成し、その上にＴｉＮ膜をＭＯＣＶＤ法により形成することにより、二層構造から構成することも可能である。

この場合、ＴｉＮ膜から炭素除去を行うため、窒素と水素の混合ガスプラズマ中での処理が必要になる。しかし、本実施形態では、キャパシタ上部電極６０の最上層である金属膜５９が水素バリア機能を有するＩｒ膜から構成しているため、キャパシタ上部電極６０が還元される問題は生じない。

この後に、密着膜６７上にＷ膜６８をＣＶＤ法により成長し、これによりビアホール６６ａとコンタクトホール６６ｂの中をＷ膜６８で埋め込む。続いて、第４層間絶縁膜６６上のＷ膜６８及び密着膜６７をＣＭＰにより除去する。

これにより、コンタクトホール６６ｂ内に残されたＷ膜６８を第６の導電性プラグ６９とし、さらに、ビアホール６６ａ内に残されたＷ膜６８をビアプラグ７０とする。

次に、第４層間絶縁膜６６上には、例えばスパッタ法により、膜厚が６０ｎｍのＴｉ膜、膜厚が３０ｎｍのＴｉＮ膜、膜厚が３６０ｎｍのＡｌＣｕ合金膜、膜厚が５ｎｍのＴｉ膜、及び、膜厚が７０ｎｍのＴｉＮ膜を順次形成する。この結果、Ｔｉ膜、ＴｉＮ膜、ＡｌＣｕ合金膜、Ｔｉ膜及びＴｉＮ膜からなる積層膜が形成される。

次に、図２１に示すように、フォトリソグラフィー技術を用いて積層膜をパターニングする。これにより、積層膜からなる配線（第１金属配線層）が形成される。即ち、ビアプラグ７０に接続される配線７２と、第６の導電性プラグ６９に接続される導電性パッド７３などが形成される。配線７２は、コンタクトホール６６ａを介して上部電極６１に接続され、第１、第２導電性酸化膜５７，５８に接続される。その接続は、電気的な接続を含む。

その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２〜５層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。その詳細の説明は省略する。

以上のような構成を有する本実施形態に係る強誘電体キャパシタＱ_２の電気特性を以下に説明する。

ここで、ＩｒＯ_ｙの組成ｙ＝２として、第２導電性酸化膜５８をＩｒＯ_２から構成する。成膜温度を次の２つの条件Ｉ、ＩＩに設定して、ＩｒＯ_２膜を作製した。

Ｉ． ウェーハ（シリコン基板）温度をコントロールせずに初期状態では室温でＩｒＯ_２膜を成膜する。つまり、静電チャックの温度コントロールをＯＦＦする。この場合、ＩｒＯ_２膜の成長過程で、ウェーハの温度が徐々に上昇する。（Ｗ／ＯＥＳ）。

ＩＩ． ＩｒＯ_２膜を成長する際の複数のウェーハの各温度を２５、５０、６０、７５及び１００℃にそれぞれ設定して複数の試料を作成した。
これらの条件により形成された複数の強誘電体キャパシタＱ_２について、図２１に示した一層目の配線７２を形成した後の状態で、電気特性をそれぞれ測定し、さらに、５層目の配線（不図示）を形成した後のプロセスアウトの状態の電気特性を測定した。

図２２は、キャパシタ上部電極６１を構成する第２導電性酸化膜５８、即ちＩｒＯ_２膜の成長温度条件を異ならせた複数の強誘電体キャパシタＱ_２のそれぞれについて測定したスイッチング電荷量（反転電荷量）Ｑ_ｓｗを示す。図中Ｗ／ＯＥＳは、上記（Ｉ）の条件で第２導電性酸化膜５８を形成した場合を示す。なお、反転電荷量の測定の印加電圧を±１．８Ｖとした。

強誘電体キャパシタＱ_２の試料として大きさの異なる２種類を作成した。第１の種類は、平面形状が５０μｍ×５０μｍの正方形の同一のキャパシタをシリコン基板１に互いに孤立するように５６個作成したでディスクリート（Ｄｉｓｃｒｅｔｅ）であり、そのスイッチング電荷量はＱ_ＳＷ（ＳＱ）として示される。

第２の種類は、平面形状が０．７μｍ×０．７μｍの同一のキャパシタを５１５２個密集して形成してなるセル領域を５６箇所作成したセルアレイ（Ｃｅｌｌ Ａｒｒａｙ）であり、そのスイッチング電荷量はＱ_ＳＷ（ＣＡ）として示される。

図２２によれば、第２導電性酸化膜５８を構成するＩｒＯ_２膜の成膜温度をコントロールしない、あるいは２５℃成膜した場合には、Ｑ_ＳＷ（ＣＡ）のスイッチング電荷量が小さくなる。スイッチング電荷量が小さくなるのは、第２導電性酸化膜５８を構成するＩｒＯ_２膜の成膜温度をコントロールしない、あるいは２５℃成膜した場合、ＩｒＯ₂膜はアモルファス状となり、その後の熱処理により膜中空孔が発生しやすくなるからである。

例えば、図２３のリファレンスの強誘電体キャパシタに示すように、第２導電性酸化膜５８ａの成長の際に、温度コントロールをせずに、成膜パワーを変化させて、下層部５８ｂにアモルファス膜、上層部５８ｃに柱状構造の結晶膜５８ｃを形成する。上層部が結晶化される理由は、パワーの変化による成膜中の基板温度の上昇によるものである。この場合、第２導電性酸化膜５８ａには異常成長が見られない。

そのような層構造を有する第２導電性酸化膜５８ａの上にＩｒ金属膜５９を形成し、さらにＩｒ金属膜５９の上に、ＴｉＮと酸化シリコンＴＥＯＳ膜の積層構造のハードマスクを形成すると、ハードマスク成長時の熱処理により第２層導電性酸化膜５８ａのアモルファスの下層部５８ｂが結晶化される。即ち、下層部５８ｂであるＩｒＯ_２のアモルファス部分の結晶が徐々に成長すると同時に、結晶間に酸素欠損などの空位５８ｖが生じる。
それらの空位５８ｖは水素や水侵入経路となるので、強誘電体キャパシタの上方に多層配線を形成する工程で、第２導電性酸化膜５８ａ及び第１導電性酸化膜に水素などが浸入し、これが強誘電体膜５７を劣化して、ついには電気特性を劣化させてしまう。しかも、多層配線工程において、強誘電体キャパシタに膜剥がれが発生しやすくなる。

さらに、図２０（ｂ）に示したように、上部電極６１の上にＷプラグ７０を形成する際には、高温、還元雰囲気でＷ膜を成膜する必要がある。その成膜時に発生する水素は、Ｗプラグのグルー膜であるＴｉＮにより大部分はブロックされるのであるが、過剰に水素が供給されるとＴｉＮのブロックを通り越して、水素がキャパシタ上部電極６１に進入してきて、キャパシタ上部電極のＩｒＯ_ｘを還元して体積収縮（シュリンク）をおこし、Ｗプラグ７０のグルー膜６７とキャパシタ上部電極６１の間に空隙ができる。このため、キャパシタ上部電極６１のコンタクト抵抗が不安定になる。

５層目の配線を形成した後のリファレンスの強誘電体キャパシタのＴＥＭ写真を図２４に示す。上部電極の二層目ＩｒＯ₂に大量の空孔が見られる。これらの空孔は耐水素や水の能力が低く、その後の工程で強誘電体膜に劣化を発生させる。

これに対して、本発明の実施形態では、図２５（ａ）に示すように、第２導電性酸化膜５８は、成膜温度を５０℃〜７５℃にコントロールされて安定な微結晶ＩｒＯ₂となる。微結晶ＩｒＯ₂は、粒径２０ｎｍ〜５０ｎｍ程度の小さな結晶粒が石垣状又は柱状に一様に接合して存在し、酸素欠損の空位５８ｖは少ない。このため、第２導電性酸化膜５８内の水素や水の浸入経路は極めて細いか或いは殆ど存在しない。

従って、金属膜５９を透過して水素が第２の導電性酸化膜５８に入っても、第１の導電性酸化膜５７において水素や水をスムーズに透過させず、強誘電体膜５６の劣化が抑制される。第２の導電性酸化膜５８内の微結晶は、その後の熱処理により結晶化して図２５（ｂ）に示すようにほぼ柱状になる。

本実施形態に係る第２の導電性酸化膜５８を構成するＩｒＯ₂は、第１実施形態において図８〜図１１に示したように、成膜温度が１００℃以上になると、ＩｒＯ₂は成長時に結晶または結晶と微結晶が混在するので、異常成長しやすくなる。ＩｒＯ₂膜中に空孔或いは異常成長が存在する場合、キャパシタの耐工程劣化能力は弱くなる。

一方、ＩｒＯ₂の成膜温度が６０℃付近の場合に、ＩｒＯ₂は粒径が３５ｎｍ〜４５ｎｍの均一な微結晶であり、その後に熱処理しても、均一な石垣状或いは柱状の結晶になるので、耐工程劣化能力が強くなる。

以上の理由により、図２２において、６０℃付近の温度で成膜した第２導電性酸化膜５８のキャパシタスイッチング電荷量が一番大きくなる。また、同じ条件で成膜したキャパシタの電気特性はプロセスアウトでも変わらない結果が得られた。

また、そのスイッチング電荷量のアシンメトリを図２６に示す。図２６により、５０℃以上成膜したキャパシタのアシンメトリが小さくなる。つまり、ヒステリシスのシフトが少なく、キャパシタの耐インプリント（Ｉｍｐｒｉｎｔ）特性を向上できる。

スイッチング電荷量Ｑ_ｓｗは、図２７を参照して、Ｑ_ｓｗ＝（（Ｎ−Ｕ）＋（Ｐ−Ｄ））／２）で表され、アシンメトリＡ_ｓｓｙはＡ_ｓｓｙ＝（（Ｎ−Ｕ）―（Ｐ−Ｄ））／２）で表される。

強誘電体メモリにおける強誘電体キャパシタの印加電圧と反転電荷量Ｑ_ＳＷとの関係を測定したところ、図２６に示す特性結果となった。図２８（ａ）は、上記のディスクリート構造の強誘電体キャパシタの特性図、図２８（ｂ）は、上記のセルアレイ構造の強誘電体キャパシタの特性図である。

図２８（ａ）、（ｂ）により、５０℃〜７５℃成膜した第２導電性酸化膜のキャパシタでは、印加電圧の低電圧から飽和電圧にわたって、高い反転電荷量Ｑ_ＳＷが得られるとともに、その勾配が大きくなっていることがわかる。このことは、５０℃〜７５℃成膜した第２導電性酸化膜の強誘電体キャパシタが工程劣化に強く、低電圧動作の強誘電体メモリに極めて好適であることを示している。

以上の結果より、本実施形態では、強誘電体膜５５上にＩｒＯ_ｘからなる第１の導電性酸化膜５６は、上部電極６１と強誘電体膜５５との界面を改善する。また、第１の導電性酸化膜５８上に酸化度が高い微結晶のＩｒＯ_ｙからなる第２の導電性酸化膜５８内では空孔が発生しにくく、上部電極６１内のＩｒＯ_ｙのボソボソ（空孔）現象の発生を防ぐ。
これによりその後の工程による第２の導電性酸化膜５８の膜質劣化が抑えられ、酸化イリジウムの異常成長をなくせ、きれいな結晶化上部電極が得られた。そして、このような強誘電体キャパシタは、次世代の低電圧で動作する強誘電体メモリに極めて好適である。

（第３の実施の形態）
図２９、図３０は、本発明の第２実施形態に係る強誘電体メモリ（半導体装置）及びその製造方法を示す断面図である。なお、図２９、図３０において、図１２〜図２１と同じ符号は同じ要素を示している。

まず、図１３（ａ）に示したように、第２層間絶縁膜４７上に導電性プラグ５１，５２を形成するまでは、第２実施形態と同様なプロセスとする。導電性プラグ５１，５２を形成するためのＣＭＰによれば、一般的に、導電性プラグ５１，５２の上面の高さが第２層間絶縁膜４７の上面よりも低くなり、導電性プラグ５１，５２の周囲の第２層間絶縁膜４７にリセスが形成されやすい。リセスの深さは２０ｎｍ〜５０ｎｍであり、典型的には約５０ｎｍ程度である。

リセスは、第２層間絶縁膜４７上に順に形成される下地導電膜５３から強誘電体膜５６までの複数の膜のそれぞれの面配向に影響を与えるが、その影響は以下のような工程により低減される。

そこで次に、図２９（ａ）に示すように、第２層間絶縁膜４７の表面をアンモニア（ＮＨ_３）プラズマで処理し、第２層間絶縁膜４７の表面の酸素原子にＮＨ基を結合させる。

ＮＨ基が結合された第２層間絶縁膜４７表面では、その上に下地導電膜５３を構成するＴｉ原子を堆積する際に、Ｔｉ原子は第２層間絶縁膜４７の酸素原子に捕獲されにくくなり、第２層間絶縁膜４７の表面を自在に移動できる。その結果、図２９（ｂ）に示すように、（００２）配向に自己組織化されたＴｉ膜５３ａが第２層間絶縁膜４７上に形成される。

上記のアンモニアプラズマ処理は、例えばシリコン基板３０に対して約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極（不図示）を有する平行平板型のプラズマ処理装置を使う。そして、２６６Ｐａ（２Ｔｏｒｒ）の圧力に調整され、４００℃の基板温度で保持された処理容器中にアンモニアガスを３５０ｓｃｃｍの流量で供給し、シリコン基板３０側に１３．５６ＭＨｚの高周波を１００Ｗのパワーで、また対向電極に３５０ｋＨｚの高周波を５５Ｗのパワーで、６０秒間供給することにより実行することができる。

また、Ｔｉ膜の形成条件は、例えば、シリコン基板３０とＴｉターゲットの間の距離を６０ｍｍに設定したスパッタ装置中で、０．１５ＰａのＡｒ雰囲気、２０℃の基板温度に設定し、さらに２．６ｋＷのスパッタＤＣパワーをターゲット・基板間に３５秒間供給する。これにより、強い（００２）配向のＴｉ膜５３ａが第２層間絶縁膜４７上に形成される。Ｔｉ膜５３ａは、例えば１００ｎｍの厚さに形成される。

次に、窒素雰囲気にシリコン基板３０を置いて、基板温度６５０℃、６０秒の条件で、ＲＴＡによる熱処理を行うことにより、Ｔｉ膜５３ａを窒化する。これにより、図３０（ａ）に示すように、第２層間絶縁膜４７上には、（１１１）配向のＴｉＮからなる下地導電膜５３が形成される。下地導電膜５３の厚さは１００〜３００ｎｍが好ましい。本実施形態では、その厚さは約１００nmとされる。

なお、下地導電膜５３は窒化チタン膜に限定されず、タングステン膜、シリコン膜、及び銅膜のいずれかを下地導電膜５３として形成してもよい。

ところで、リセス４７ｒの深さやＴｉ膜５３ａの形成条件によっては、ＴｉＮからなる下地導電膜５３の上面には凹部が形成される。図３０（ｂ）ではその凹部が表されている。このような凹部は、下地導電膜５３の上方に形成される強誘電体膜５６の結晶性を劣化させる恐れがある。

そこで、本実施形態では、図３０（ｂ）に示すように、ＣＭＰ法により下地導電膜５３の上面を研磨して平坦化し、上記した凹部を除去する。このＣＭＰで使用されるスラリは特に限定されないが、本実施形態ではCabot Microelectronics Corporation製のSSW2000（商品名）を使用する。

ＣＭＰにより処理され下地導電膜５３の厚さは、研磨誤差に起因して、シリコン基板の３０面内や、シリコン基板３０毎にばらつく。そのばらつきを考慮して、本実施形態では、研磨時間を制御することにより、ＣＭＰ後の下地導電膜５３の厚さの目標値を５０ｎｍ〜１００ｎｍ、より好ましくは５０ｎｍとする。

研磨されたままの状態にある下地導電膜５３の上面は研磨によって歪んだ状態となりやすい。そして、結晶に歪が発生している下地導電膜５３の上方にキャパシタの下部電極５５を形成すると、その歪みを下部電極５５が拾ってしまってその結晶性が劣化し、ひいてはその上の強誘電体膜５６の強誘電体特性が劣化することになる。

そこで、図３０（ｂ）に示すように、下地導電膜５３の研磨面をＮＨ_３プラズマに曝すことにより、下地導電膜５６の結晶の歪みが下地導電膜５３の上方に形成される膜に伝わらないようにする。

これにより、下地導電膜５３の上面では、その後に形成される酸素拡散バリア膜５４を構成する元素が移動しやすくなり、酸素拡散バリア膜５４の結晶方位が良好になる。従って、酸素拡散バリア膜５４の上の下部電極５５、強誘電体膜５６の強誘電体特性が良好になる。

以上のように、下地導電膜５３の研磨面をＮＨ_３プラズマに曝した後のプロセスは、第２実施形態と同じ工程となる。

従って、本実施形態によれば、下地電極５５、強誘電体膜５６の結晶方位を改善する他、第２実施形態と同じ効果が得られる。

（第４の実施の形態）
図３１、図３２は、本発明の第４実施形態に係る半導体装置の形成工程を示す断面図である。なお、図３１、図３２において、図１２〜図２１と同じ符号は同じ要素を示している。

まず、図３０（ａ）に示したように、第２層間絶縁膜４７上に下地導電膜５３を形成するまでの工程は、第３実施形態と同様である。

この後に、図３１（ａ）に示すように、下地導電膜５３をＣＭＰ法により研磨し、その下地導電膜５３をプラグ５１，５２の上とその周辺のリセス４７ｒにのみ残す。

この後に、図３１（ｂ）に示すように、アンモニアプラズマを導電性プラグ５１、５２上の下地導電膜３５と第２層間絶縁膜４７に施す。

これにより、図３２（ａ）に示すように、下地導電膜５３及び第２層間絶縁膜４７上に形成される酸素拡散バリア層５４の結晶方位は良好になり、第３実施形態と同様に、その上に形成される下部電極膜５５、強誘電体膜５６の結晶方位も良好になる。

以上のように、下地導電膜５３及び第２層間絶縁膜４７の研磨面をＮＨ_３プラズマに曝した後のプロセスは、第３実施形態と同じ工程を経て、図３２（ｂ）に示すような構造の半導体装置が形成される。

（第５の実施の形態）
図３３、図３４は、本発明の第４実施形態に係る半導体装置の形成工程を示す断面図である。なお、図３３、図３４において、図１２〜図２１と同じ符号は同じ要素を示している。

まず、図１２（ａ）に示したように、シリコン基板３０上にＳＴＩ３１、ｐウェル３２を形成した後に、第１層間絶縁膜４２を形成するまでの工程は、第１実施形態と同様である。

その後に、図３３（ａ）に示すように、フォトリソグラフィー法によりカバー絶縁膜４１と第１層間絶縁膜４２をパターニングして、ｐウェル３２の両側寄りの第２、第３のソース／ドレイン拡散領域３７、３８のそれぞれを露出する第２、第３のコンタクトホール４２ｂ、４２ｃを形成し、それらの中に導電性プラグ４５ｂ、４５ｃを形成する。
導電性プラグ４５ｂ、４５ｃの形成方法は第１実施形態と同様である。続いて、第１層間絶縁膜４２上に直接に下地導電膜５３を形成し、その上に酸素拡散バリア膜５４を形成する。
下地導電膜５３の形成については、第３、第４実施形態と同じ方法を採用してもよい。
続いて、図３３（ｂ）に示すように、第２実施形態と同じプロセスにより下地導電膜５３の形成から第１層間絶縁膜６４までの構造を形成する。

次に、図３４（ａ）に示すように、ｐウェル３２の中央寄りにあるソース／ドレイン領域３６の上の第３層間絶縁膜６４からカバー絶縁膜４１をフォトリソグラフィー法により部分的にエッチングしてコンタクトホール６４ａを形成する。その後に、コンタクトホール６４ａの中に導電性プラグ７９を埋め込む。導電性プラグ７９は、第２実施形態の第４導電性プラグ６９の形成と同じ方法によって形成される。
さらに、第２実施形態と同様な方法によりビアホール６４ｂを強誘電体キャパシタＱ_２上に形成する。

この後に、図３４（ｂ）に示すように、ビアホール６４ａ内を通してキャパシタ上部電極６１に接続される配線７２を第３層間絶縁膜６４上に形成する。
以上の実施形態によれば、第３層間絶縁膜６４には1回の導電性プラグ７９の形成工程だけで済むことになり、第２実施形態に比べて工程が短くなる。

なお、上記の実施形態では、強誘電体膜としては、ＰＺＴを使用したが、例えば、熱処理により結晶構造がＢｉ層状構造又はペロブスカイト構造となる膜を形成してもよい。このような膜としては、ＰＺＴ膜の他、Ｌａ、Ｃａ、Ｓｒ及び／又はＳｉ等を微量ドープしたＰＺＴ、ＳＢＴ、ＢＬＴ並びにＢｉ系層状化合物などの一般式ＸＹＯ_３（Ｘ、Ｙは元素）で表される膜が挙げられる。また、強誘電体膜は、ゾル−ゲル法、有機金属分解法、ＣＳＤ（Chemical Solution Deposition）法、化学気相蒸着法、エピタキシャル成長法、スパッタ法又はＭＯＣＶＤ法のいずれかの方法で形成される。

（第６の実施の形態）
本発明の第６実施形態に係る半導体装置の形成工程は、強誘電体キャパシタの上部電極を除いて第２実施形態とほぼ同じ工程を採用する。そこで、以下に上部電極の形成工程を説明する。
まず、図１４（ａ）に示すようなシリコン基板３０の上方に強誘電体膜５６を形成するまでの工程は、第２実施形態に従う。

次に、図３５（ａ）に示すように、強誘電体膜５６上に第１導電性酸化膜５７を形成する。第１導電性酸化膜５７の形成に当たっては、先ず、強誘電体膜５６上に、厚さが２０ｎｍ〜7０ｎｍ、例えば、２５ｎｍ或いは５０ｎｍであって成膜の時点で結晶化するＩｒＯ_ｘ膜をスパッタ法により形成する。その成膜条件について、例えば、成膜温度を３００℃とし、成膜ガスとしてＡｒ及びＯ_２を用い、Ａｒの流量を１４０ｓｃｃｍ、Ｏ_２の流量を６０ｓｃｃｍに設定し、スパッタパワーを例えば１ｋＷ程度とする。
第１導電性酸化膜５７を形成する際には、シリコン基板３０をウェーハステージに静電チャックしない。

ついで、シリコン基板３０をＲＴＡ法で熱処理する。この熱処理は強誘電体膜５６を完全に結晶化させ、強誘電体膜５６を構成するＰＺＴ膜中の酸素欠損を補償すると同時に、プラズマダメージを受けた第１導電性酸化膜５６の膜質も回復できる。ＲＴＡ法の条件については、加熱雰囲気内に置かれる基板温度を７２５℃に設定し、加熱雰囲気内に酸素を流量２００ｓｃｃｍ、Ａｒを流量１８００ｓｃｃｍで導入し、さらに熱処理時間を６０秒間とする。

次いで、図３５（ｂ）に示すように、ＩｒＯ_ｘの第１導電性酸化膜５７の上にＩｒＯ_ｙの第２導電性酸化膜５８をスパッタ法によって５０ｎｍ〜２００ｎｍの厚さ、好ましくは１００ｎｍ〜１８０ｎｍの厚さ、より好ましくは１２５ｎｍ以上、１５０ｎｍ以下の厚さに形成する。この時、成膜温度を３０℃以上、１００℃以下の温度範囲、好ましくは５０℃以上、７５℃以下の範囲内、より好ましくは６０℃に設定する。第２導電性酸化膜５８は、成膜の時点でＩｒＯ_ｙが微結晶化して石垣状或いは柱状に多数結合していることが望ましい。
ここで、成膜温度を例えば６０℃に設定するために、シリコン基板３０を静電チャックＥＳで固定する。

以上の条件で形成されたＩｒＯ_ｙからなる第２導電性酸化膜５８は、異常酸化がなく、きれいな結晶膜となる。この際、工程劣化を抑えるために、第１実施形態と同様に、ＩｒＯ_ｙ膜はＩｒＯ_２の化学量論組成に近い組成を有するので、水素に対して触媒作用を生させにくく、水素ラジカルによる強誘電体膜５６の還元が抑制され、キャパシタの水素耐性が向上する。
なお、第１、第２導電性酸化膜５７、５８を第２実施形態に示した材料又は積層構造から構成してもよい。また、強誘電体膜５６、第１、第２導電性酸化膜５７、５８の形成については、第１実施形態に示した第２〜第５例の工程を含む方法を採用してもよい。

次に、ＲＴＡ法によりシリコン基板３０を熱処理する。その条件として、例えば基板温度を７００℃に設定し、酸素を流量２０ｓｃｃｍ、Ａｒを流量２０００ｓｃｃｍで導入する雰囲気中で基板の熱処理時間を６０秒間とする。この熱処理によれば、強誘電体膜５６及び第１、２導電性酸化膜５７、５８の密着性が向上する上に、第２導電性酸化膜５８の結晶性をより安定させ、酸素欠損などの欠陥をなくす。

続いて、図３５（ｃ）に示すように、ＩｒＯ_ｙからなる第２導電性酸化膜５８の上に、厚さが５０ｎｍ〜１５０ｎｍのＩｒあるいはＲｕ等の貴金属又は貴金属含有材料からなる金属膜５９を形成する。Ｉｒの場合、例えば、基板温度を４００℃に設定し、成膜雰囲気中にＡｒを流量１９９ｓｃｃｍで導入するスパッタ法により形成する。
以上の金属膜５９、第２導電性酸化膜５８及び第１導電性酸化膜５７は強誘電体キャパシタの上部電極６１の少なくとも一部を構成する。
その後の工程は、第２実施形態と同じ方法を採用する。

次に、上部電極を構成する第２導電性酸化膜５８の膜厚について、従来との比較において説明する。
まず、強誘電体キャパシタを構成する上部電極について従来技術と本実施形態を比較するために計４種類の第１〜第４の上部電極をそれぞれ異なるウェーハ上に形成した。

第１の上部電極は、上記の特許文献２に記載された条件によって形成される。その方法は、第１導電酸化性膜となるＩｒＯ_ｘを本実施形態に示したと同様な条件で５０ｎｍの膜厚に形成した後に熱処理し、その後に第２導電性酸化膜となるＩｒＯ_ｙを形成するという工程を有している。この場合、成膜チャンバ内では、基板を静電チャックせずにステージに載せる。
ＩｒＯ_ｙの形成工程は、まず、Ａｒの流量を１００ｓｃｃｍ、Ｏ_２の流量を１００ｓｃｃｍ、成膜パワーを１ｋＷに設定して７５ｎｍの厚さに形成した後に、その成膜パワーを２ｋｗに変更して２５ｎｍの厚さに形成するという２ステップから構成される。これにより計１００ｎｍの厚さの第２導電性酸化膜を形成する。

成膜の途中で成膜パワーを上げているのは、厚さ１００ｎｍのＩｒＯ_ｙ膜の全てを成膜パワー１ｋＷにして成膜すると、ＩｒＯ_ｙの酸化度が高くなるので表面が異常成長してしまうからである。
従来方法では、ＩｒＯ_ｙ膜の形成時に、基板が静電チャック無しでウェーハステージに載っているので、基板温度は成膜中に上昇する。例えば、２ステップの条件で厚さ１００ｎｍのＩｒＯ_ｙ膜を成長した後には成膜用プラズマの影響で基板温度は１００℃以上になる。

その後、第２実施形態と同じ方法で熱処理を行い、さらに第２導電性酸化膜上にＩｒの第３導電性膜を１００ｎｍの厚さに形成する。
このような方法で形成した第１の上部電極は、厚さ５０ｎｍのＩｒＯ_ｘ膜と、厚さ１００ｎｍのＩｒＯ_ｙ膜と、厚さ１００ｎｍのＩｒ膜を順に形成して構成され、そのトータル膜厚は２５０ｎｍとなる。

第２、第３及び第４の上部電極のそれぞれは、本実施形態に係る半導体装置内の強誘電体キャパシタを構成する。
第２の上部電極は、厚さ５０ｎｍのＩｒＯ_ｘ膜と、厚さ１００ｎｍのＩｒＯ_ｙ膜と、厚さ１００ｎｍのＩｒ膜を順に形成して構成される。
第３の上部電極は、厚さ２５ｎｍのＩｒＯ_ｘ膜と、厚さ１２５ｎｍのＩｒＯ_ｙ膜と、厚さ１００ｎｍのＩｒ膜を順に形成して構成される。
第４の上部電極は、厚さ２５ｎｍのＩｒＯ_ｘ膜と、厚さ１５０ｎｍのＩｒＯ_ｙ膜と、膜厚さ７５ｎｍのＩｒ膜を順に形成して構成される。

以上の第２〜第４の上部電極の総膜厚は第１の上部電極の総膜厚と同じになるが、ＩｒＯ_ｙ膜の形成時に、静電チャックによりウェーハステージに保持され基板の温度が第２実施形態に示した６０℃となるので、第２〜第４の上部電極のＩｒＯ_ｙ膜は、第１の上部電極のＩｒＯ_ｙ膜とは膜質が異なる。即ち、静電チャックをオンにして使用するとＩｒＯ_ｙ膜形成時の成膜温度の上昇が抑制される。
以上の４種類の上部電極を形成した後に、第２実施形態に示したと同様に、各ウェーハ上で金属膜５９の形成から５層構造の金属配線形成までの工程を実施し、プロセスアウト後にモニター測定を行った。

測定対象となるモニターは４種類の強誘電体キャパシタであって、それぞれ異なるウェーハに複数形成されている。第１のモニターの強誘電体キャパシタは第１の上部電極を有し、第２のモニターの強誘電体キャパシタは第２の上部電極を有し、第３のモニターの強誘電体キャパシタは第３の上部電極を有し、第４のモニターの強誘電体キャパシタは第４の上部電極を有している。それらのモニターは、それぞれ０．７μｍ×０．７μｍの平面形状であって工程劣化しやすい単ビットモニターである。

各ウェーハの複数箇所に形成された複数のモニター、即ち複数の強誘電体キャパシタの反転電荷量の測定結果の分布をウェーハ毎に図３６Ａ、図３６Ｂ、図３６Ｃ、図３６Ｄに示す。また、それらの反転電荷量の各ウェーハ面内分布の中心値と中心値±３σ（標準偏差）の比較結果を図３７に示す。
図３６Ａ、図３７に示すように、従来方法で形成した第１の上部電極を有する複数の第１のモニターのそれぞれの単ビット反転電荷量Ｑ_ＳＷ0は非常に低く、Ｑ_ＳＷ0のウェーハ面内分布のバラツキも大きい。これは、第１の上部電極の耐工程劣化能力が低いからである。
耐工程劣化能力が低いと、キャパシタ形成後の多層配線構造の形成工程において、層間絶縁膜に含まれる水或いは水素が第１の上部電極に浸入し、さらにその下の強誘電体膜の強誘電性を破壊することになる。これにより、第１のモニターについては、ウェーハ面内の反転電荷量Ｑ_ＳＷ0は全体的に小さく、しかも、ウェーハにおいて１５μＣ／ｃｍ²未満のモニターが半分程度存在する。

一方、本実施形態に係る複数の第２のモニターのそれぞれの単ビット反転電荷量Ｑ_ＳＷ0は、図３６Ｂ、図３７示すような特性となり、従来構造の第１のモニターの特性に比べて大幅に向上している。しかしながら、単ビット反転電荷量の面内分布を示す図３６Ｂを見ると、単ビット反転電荷量Ｑ_ＳＷ0が１５μＣ／ｃｍ²未満の小さいモニターがまだ僅かに存在する。

本実施形態に係る複数の第３のモニターのそれぞれの単ビット反転電荷量Ｑ_ＳＷ0は、図３６Ｃ、図３７に示すような特性となり、単ビット反転電荷量の面内分布、中心値ともに第２のモニターの特性に比べて向上している。また、図３６Ｃにおいて単ビット反転電荷量Ｑ_ＳＷ0は全ての領域で２０μＣ／ｃｍ²以上であり、２５μＣ／ｃｍ²未満の領域が１つだけ存在する。
これは、第３のモニターの上部電極のＩｒＯ_ｘ膜を第２のモニターのそれよりも薄くすることによって、ＩｒＯ_ｘ膜形成後の熱処理時にＩｒＯ_ｘ膜と強誘電体膜の界面に酸素を多く供給するこができることと、ＩｒＯ_ｙ膜の膜厚を第２のモニターのそれより厚い１２５ｎｍにすることにより触媒効果を低減できることに起因すると考えられる。

従って、ＩｒＯ_ｘの第１導電性酸化膜をできるだけ薄くし、また、ＩｒＯ_ｙの第２導電性酸化膜をできるだけ厚く形成すことが好ましい。しかし、第２導電性酸化膜が厚すぎると逆に劣化が生じ易くなる。そのような上部電極の構成を採用することにより、単ビットモニターの反転電荷量Ｑ_ＳＷ0は通常のセルアレイ並みになり、工程劣化はほとんど見られない。

本実施形態に係る複数の第４のモニターのそれぞれの単ビット反転電荷量Ｑ_ＳＷ0は、図３６Ｄ、図３７に示すような特性となり、ウェーハ上の各単ビット反転電荷量Ｑ_ＳＷ0の中心値は第３のモニターとほぼ同じになっている。しかし、単ビット反転電荷量の面内分布を示す図３６Ｄを見ると、反転電荷量Ｑ_ＳＷ0が２５μＣ／ｃｍ²〜３０μＣ／ｃｍ²未満の小さい第４のモニターは１つだけであり、その他は全て３０μＣ／ｃｍ²以上、４５μＣ／ｃｍ²以下と大きくなっている。

しかも、第４のモニターは、図３７に示すように、第３のモニターに比べて±３σが小さくなっている。３σが小さいということは、第３のモニターに比べ、第４のモニターの単ビット反転電荷量Ｑ_ＳＷ0のウェーハ面内分布のバラツキが改善していることを意味する。
以上のことから、第４のモニターによれば、ウェーハ面全体のキャパシタ特性の劣化がさらに抑制され、これによりデバイスの単ビット不良問題を激減でき、歩留まり及びリテンション特性を大幅に向上できる。従って、第４のモニターの形成条件及びその構成の採用は強誘電体キャパシタの製造に非常に有効な方法及び構造といえる。

ところで、第４のモニターにおいて、第２導電性酸化膜を構成するＩｒＯ_ｙの厚さは１５０ｎｍであり、それ以上厚くなると、ＩｒＯ_ｙ膜の表面が異常成長しやすくなる。ＩｒＯ_ｙ膜の表面に異常成長が発生すると耐工程劣化能力が低くなる。
これを改善する方法は、ＩｒＯ_ｙをスパッタの成膜パワー１ｋＷで１５０ｎｍの厚さに成膜した後に、成膜パワーを２ｋＷに変更して酸化度を若干低くする方法がある。これによれば、耐工程劣化能力を持つＩｒＯ_ｙの第２導電性酸化膜の膜厚の上限はさらに厚くなる。しかしながら、上部電極が厚すぎとエッチングが難くなるので、その膜厚の上限は２００ｎｍ程度、好ましくは１８０ｎｍである。

以上の結果より、静電チャックにより保持されたシリコン基板４０の上方に形成される第２導電性酸化膜５８の厚さは５０ｎｍ〜２００ｎｍ、好ましくは１００ｎｍ〜１８０ｎｍが望ましく、より最適な条件は１２５ｎｍ〜１５０ｎｍであると考えられる。
第２〜第４の上部電極と同じ条件、特に第３、第４の上部電極と同じ条件で成膜した上部電極５８は、形成後の各工程での劣化を従来よりも大幅に抑制でき、デバイスの歩留まり、リテンション特性を大幅に向上できる。

次に、膜厚の異なる第２導電性酸化膜５８であるＩｒＯ_ｙ膜の表面を金属顕微鏡により観察した画像の写真を図３８（ａ）〜（ｄ）に示す。それらの膜厚は、１２５ｎｍ、１５０ｎｍ、１６０ｎｍ、２１０ｎｍである。
図３８（ａ）、（ｂ）はそれぞれ厚さ１２５ｎｍ、１５０ｎｍのＩｒＯ_ｙ膜の表面を示し、特に異常は見られない。また、図３８（ｃ）は厚さ１６０ｎｍのＩｒＯ_ｙ膜の表面を示し、僅かに異常が見られる。図３８（ｄ）は、厚さ２１０ｎｍのＩｒＯ_ｙ膜の表面を示し、異常酸化が発生している。
そのような実験結果から、導電性貴金属酸化膜の膜厚として１２５ｎｍ〜１５０ｎｍを選択することは、良好な結晶の第２導電性酸化膜５８を得るために有効であることがわかる。

以上説明した実施形態は典型例として挙げたに過ぎず、その各実施形態の構成要素を組み合わせること、その変形およびバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理および請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。

本願によれば、強誘電体キャパシタを構成する上部電極は、化学量論組成が組成パラメータｘ1を使って化学式ＡＯ_x1（Ａは金属元素）で表されて実際の組成が組成パラメータｘ２を使って化学式ＡＯ_ｘ2で表される導電性酸化物よりなる第１の層と、その第１の層上に形成され、化学量論組成が組成パラメータｙ1を使って化学式ＢＯ_y1で表され実際の組成が組成パラメータｙ２を使って化学式ＢＯ_y2（Ｂは金属元素）で表される酸化物よりなる第２の層とから形成される。また、前記第２の層上形成され、貴金属膜或いは貴金属を含む合金よりなる第３の層を有している。さらに、第２の層は石垣状或いは柱状に存在する多数の結晶粒から構成され、第１の層より酸化の割合が高く形成され、組成パラメータｘ１，ｘ２，ｙ１及びｙ２の間には、関係（ｙ２／ｙ１）＞（ｘ２／ｘ１）が成立する。

本願は、第２導電性酸化膜が成膜する時、成膜条件をうまくコントロールし、成膜後第２導電性酸化膜が石垣状或いは柱状に集合した微結晶から構成される。その後の熱処理工程でも、ＩｒＯ_ｙが微結晶化からさらに結晶化するが、結晶のシュリンクの発生が抑えられ、きれいな第２導電酸化膜が得られる。そのような構造の第２導電性酸化膜は、水素を含む雰囲気中に曝された場合でも、膜中の金属成分の触媒作用が低減して、水素を活性化しにくくなり、ひいては強誘電体膜の特性を従来よりも向上できる。
さらに、キャパシタ上部電極のトータル膜厚さを変更することなく、第１導電性酸化膜の膜厚を第２導電性酸化膜より薄くして、上部電極と強誘電体膜の界面により多くの酸素を供給し、第２導電性酸化膜の膜厚を厚くさせることより、工程劣化をなくし、特に単ビットセル反転電荷量の劣化及びバラツキを改善することができる。

【図２１】
図２１は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１０）である。

【図３５】
図３５（ａ）〜（ｃ）は、本発明の第６実施形態に係る半導体装置の形成工程を示す断面図である。

【符号の説明】
【００３４】１ 半導体基板、
２２ ソース／ドレイン領域、
８ 層間絶縁膜、
９ 下部電極膜、
１０ 強誘電体膜、
１１ａ 第１導電性酸化膜（第１の層）、
１１ｂ 第２導電性酸化膜（第２の層）、
１１ｃ 金属膜或いは導電性貴金属酸化膜（第３の層）、
９ｑ キャパシタ下部電極、
１０ｑ キャパシタ強誘電体膜、
１１ｑ キャパシタ上部電極、
Ｑ_１ 強誘電体キャパシタ、
３０ シリコン基板（半導体基板）、
３７〜３８ ソース／ドレイン領域、
４２、４７ 層間絶縁膜、
４５ａ、４５ｂ、４５ｃ、５１、５２ プラグ、
５３ 下地絶縁膜、
５４ 酸素拡散バリア膜、
５５ 下部電極膜、
５６ 強誘電体膜、
５７ 第１導電性酸化膜（第１の層）、
５８ 第２導電性酸化膜（第２の層）、
５９ 金属膜（第３の層）、
Ｍ マスク、
Ｑ_２ 強誘電体キャパシタ。

シリコン酸化膜８ａは、例えば、気相成長（ＣＶＤ）法により、テトラエトキシシラン(Tetraethoxysilane (ＴＥＯＳ))を反応ガスに用いて７００ｎｍ程度の厚さに形成される。続いて、ＣＭＰ（化学機械的研磨）法により、シリコン酸化膜８ａの上面を平坦化する。

上記のような条件で形成されたＩｒＯ_ｘの第１導電性酸化膜１１ａとＩｒＯ_ｙの第２導電性酸化膜１１ｂと金属膜或いは導電性貴金属酸化膜１１ｃは併せて上部電極膜１１となる。なお、金属膜或いは導電性貴金属酸化膜１１ｃを形成せずに、第１導電性酸化膜１１ａと第２導電性酸化膜１１ｂにより上部電極膜１１を構成してもよい。

第５例は、第２導電性酸化膜１１ｂを形成した後に、再度ＲＴＡで６５０〜７５０℃の温度範囲、例えば７００℃の熱処理を行う工程を含む方法である。この方法は、上部電極膜１１と強誘電体膜１０の密着性を向上する上に、上部電極膜１１の結晶を更に良くする。

続いて、図６（ｂ）に示すように、ＳｉＯＮ膜１６、層間絶縁膜１４及び第１、第２の保護膜１２，１３の所定領域をエッチングすることにより、キャパシタ上部電極１１ｑで到達するコンタクトホール１４ｂと、キャパシタ下部電極９ｑのコンタクト領域まで到達するコンタクトホール１４ｃをそれぞれ形成する。

次に、図７（ｂ）に示すように、キャパシタ上部電極１１ｑの表面の一部、キャパシタ下部電極９ｑの表面の一部、及びプラグ１５の表面が露出した状態で、第２の層間絶縁膜１４の上にＡｌ膜を形成し、このＡｌ膜のパターニングを行うことにより、Ａｌ配線１７ａ〜１７ｃを形成する。この場合、第１のＡｌ配線１７ａはＷプラグ１５に接続され、第２のＡｌ配線１７ｂはコンタクトホール１４ｂを通してキャパシタ上部電極１１ｑに接続され、また、第３のＡｌ配線１７ｃはコンタクトホール１４ｃを通してキャパシタ下部電極９ｑに接続される。

表１は、前記上部電極の第１、第２導電性酸化膜１１ａ、１１ｂを構成するＩｒＯ_ｘ、ＩｒＯ_ｙについて、化学量論組成ＩｒＯ₂を基準とした酸化の程度を高分解能ＲＢＳ（ラザフォード後方散乱、Rutherford Back-scattering Spectrometry）分析装置ＨＲＢＳＶ５００により調べた結果を示す。ＩｒＯ₂は、ＩｒＯ_ｙの組成パラメータｙが２となる場合に相当する。

表１よりわかるように、このようにして形成された強誘電体キャパシタＱ_１では、キャパシタ上部電極１１ｑの第１導電性酸化膜１１ａを構成するＩｒＯ_ｘ膜よりも第２導電性酸化膜１１ｂを構成するＩｒＯ_ｙ膜の方が酸化の割合が高く（ｘ＜ｙ）、第２導電性酸化膜１１ｂのＩｒＯ_ｙ膜１６はほぼ理想的な化学量論組成を有していることがわかる。組成ｙは、２又はそれ以上であることが好ましい。

つまり、上述の実施形態によれば、キャパシタ上部電極１１ｑとキャパシタ強誘電体膜１０ｑとの界面を改善し、また、工程劣化を改善することができる。この結果、反転電荷量を向上させ、抗電圧を低減し、疲労耐性及びインプリント耐性を向上させることができる。そして、このような強誘電体キャパシタは、次世代の低電圧で動作する強誘電体メモリに極めて好適である。

ところで、上部電極膜１１を構成する第１、第２導電性酸化膜１１ａ、１１ｂのそれぞれの構成金属をＡ、Ｂ、酸素をＯとすれば、第１導電性酸化膜１１ａは、成膜当初には化学量論組成パラメータｘ１を使って化学式ＡＯ_ｘ1で表される。さらに、その後のプロセスを経た実際の状態、例えば成膜後の熱処理の状態やキャパシタの回復熱処理後の状態で実際の組成パラメータｘ２を使って化学式ＡＯ_ｘ2で表される。なお、ＡとＢは、同一であっても異なってもよい。異なる例としては、ＡとＢの一方がＩｒであり他方がＲｕである層である。

また、第１導電性酸化膜１１ａ上に形成される第２導電性酸化膜１１ｂは、成膜当初には化学量論組成パラメータｙ１を使って化学式ＢＯ_ｙ1で表される。さらに、その後のプロセスを経た実際の状態、例えば成膜後の熱処理の状態やキャパシタの回復熱処理後の状態で実際の組成パラメータｙ２を使って化学式ＢＯ_ｙ2で表される。
第２導電性酸化膜１１ｂは、最初は非常に小さく微結晶な石垣状であり、その後の熱処理により、多数の微結晶が接合して柱状になり、第１導電性酸化膜１１ａより酸化の割合が高く、さらに、組成パラメータｘ１，ｘ２，ｙ１及びｙ２の間には、（ｙ２／ｙ１）＞（ｘ２／ｘ１）の関係が成立する。つまり、半導体装置の形成工程において、キャパシタ上部電極１１ｑ内の酸素量が初期状態から変化しても、第２導電性酸化膜１１ｂの酸化の組成は、第１導電性酸化膜１１ａの酸化の組成よりも大きい。また、組成ｙ１は、２又はそれ以上が好ましい。ｘ１，ｘ２，ｙ１及びｙ２の関係については、以下の第２〜第６実施形態でも同様である。

その後に、シリコン基板３０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極３４，３５の側面に絶縁性サイドウォール３６ｓ、３８ｓとして残存させる。その絶縁膜として、例えばＣＶＤ法により酸化シリコン膜を形成する。

続いて、絶縁性サイドウォール３６ｓ、３８ｓとゲート電極３４，３５をマスクにしながら、シリコン基板３０にｎ型不純物を再びイオン注入することにより、２つのゲート電極３４，３５両側方のシリコン基板３０の表層にソース／ドレイン領域（不純物拡散領域）３６，３７，３８を形成する。

次に、シリコン基板３０の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、この高融点金属層を加熱してシリコンと反応させ、ソース／ドレイン領域３６，３７，３８表層に高融点金属シリサイド層３９を形成する。この工程では、ゲート電極３４，３５の表層部分にも高融点金属シリサイド層４０が形成され、それによりゲート電極３４，３５が低抵抗化されることになる。素子分離絶縁膜３１の上等で未反応となっている高融点金属層は、ウエットエッチングにより除去される。

次に、図１２（ｂ）に示すように、フォトリソグラフィー法によりカバー絶縁膜４１と第１層間絶縁膜４２をパターニングして、０．２５μｍの径で第１〜第３のソース／ドレイン拡散領域３６〜３８のそれぞれを露出する第１〜第３のコンタクトホール４２ａ〜４２ｃを形成し、それらの中に導電性プラグ４５ａ〜４５ｃを形成する。

導電性プラグ４５ａ〜４５ｃを形成する工程は、第１〜第３のコンタクトホール中４２ａ〜４２ｃ内に厚さ３０ｎｍのＴｉ膜と厚さ２０ｎｍのＴｉＮ膜を順に積層し、これらにより第１の密着膜（グルー膜）４３を構成する。さらに、第１密着膜４３上に第１のＷ膜４４をＣＶＤ法により成長することにより、第１のＷ膜４４を第１〜第３のコンタクトホール４２ａ〜４２ｃ内に充填する。第１のＷ膜４４は、第１層間絶縁膜４２上の平坦面上で約３００nmの厚さに成長される。

次に、第４、第５のコンタクトホール４８ｂ，４８ｃ内に、第１の密着膜４３、第１のＷ膜４４と同じ条件で、第２の密着膜４９と第２のＷ膜５０を順に形成する。その後に、ＣＭＰにより第２のＷ膜５０と第２の密着膜４９を第２層間絶縁膜４７の上面上から除去する。

その後、ＲＴＡで窒素の雰囲気中でＴｉ膜を６５０℃、６０秒の熱処理を行い、図１３（ｂ）に示すように、Ｔｉ膜を（１１１）配向のＴｉＮの導電性密着膜（下地導電膜）５３に変える。この導電性密着膜５３の厚さとして１００ｎｍ〜３００ｎｍが好ましい。本実施例は約１００ｎｍとされる。

なお、導電性密着膜５３は、窒化チタン膜に限定されず、タングステン膜、シリコン膜、及び銅膜のいずれかを形成してもよい。

続いて、ＰＺＴ膜の全面に、例えばスパッタ法により、アモルファス強誘電体膜を形成する。アモルファス強誘電体膜としては、例えば膜厚が１ｎｍ〜３０ｎｍ（例えば２０ｎｍ）の強誘電体膜を形成する。
強誘電体膜をＭＯＣＶＤで成膜する場合は、例えば鉛（Ｐｂ）供給用の有機ソースとして、Ｐｂ（ＤＰＭ）_２（ Ｐｂ（Ｃ_１１Ｈ_１９Ｏ_２）_２） をＴＨＦ液に溶かした材料が用いられる。また、ジルコニウム（Ｚｒ）供給用の有機ソースとして、Ｚｒ（ＤＭＨＤ）_４
（Ｚｒ（Ｃ _９Ｈ_１５Ｏ_２）_４）をＴＨＦ液に溶かした材料が用いられる。チタン（Ｔｉ）供給用の有機ソースとして、Ｔｉ（Ｏ−ｉＰｒ）_２（ＤＰＭ）_２（Ｔｉ（Ｃ_３Ｈ_７Ｏ）_２（Ｃ_１１Ｈ_１９Ｏ_２）_２ ）をＴＨＦ液に溶かした材料が用いられる。

さらに、図２０（ｂ）に示すように、強誘電体キャパシタＱ_２上に第６〜第８の導電性プラグ６９〜７１を形成する。第６〜第８の導電性プラグ６９〜７１は以下の工程により形成される。

これにより、コンタクトホール６６ｂ内に残されたＷ膜６８を第６の導電性プラグ６９とし、さらに、ビアホール６６ａ内に残されたＷ膜６８を第７、第８導電性プラグ７０、７１とする。

Ｉ． ウェーハ（シリコン基板）温度をコントロールせずに初期状態では室温でＩｒＯ_２膜を成膜する。つまり、静電チャックの温度コントロールをＯＦＦする。この場合、ＩｒＯ_２膜の成長過程で、ウェーハの温度が徐々に上昇する（Ｗ／ＯＥＳ）。

強誘電体キャパシタＱ_２の試料として大きさの異なる２種類を作成した。第１の種類は、平面形状が５０μｍ×５０μｍの正方形の同一のキャパシタをシリコン基板１に互いに孤立するように５６個作成したディスクリート（Ｄｉｓｃｒｅｔｅ）であり、そのスイッチング電荷量はＱ_ＳＷ（ＳＱ）として示される。

例えば、図２３のリファレンスの強誘電体キャパシタに示すように、第２導電性酸化膜５８ａの成長の際に、温度コントロールをせずに、成膜パワーを変化させて、下層部５８ｂにアモルファス膜、上層部５８ｃに柱状構造の結晶膜を形成する。上層部が結晶化される理由は、パワーの変化による成膜中の基板温度の上昇によるものである。この場合、第２導電性酸化膜５８ａには異常成長が見られない。

さらに、図２０（ｂ）に示したように、キャパシタ上部電極６１の上にＷプラグ７０を形成する際には、高温、還元雰囲気でＷ膜を成膜する必要がある。その成膜時に発生する水素は、Ｗプラグのグルー膜であるＴｉＮにより大部分はブロックされるのであるが、過剰に水素が供給されるとＴｉＮのブロックを通り越して、水素がキャパシタ上部電極６１に進入してきて、キャパシタ上部電極のＩｒＯ_ｘを還元して体積収縮（シュリンク）をおこし、Ｗプラグ７０のグルー膜６７とキャパシタ上部電極６１の間に空隙ができる。このため、キャパシタ上部電極６１のコンタクト抵抗が不安定になる。

以上の結果より、本実施形態では、強誘電体膜５６上にＩｒＯ_ｘからなる第１の導電性酸化膜５７は、キャパシタ上部電極６１と強誘電体膜５６との界面を改善する。また、第１の導電性酸化膜５７上に酸化度が高い微結晶のＩｒＯ_ｙからなる第２の導電性酸化膜５８内では空孔が発生しにくく、上部電極６１内のＩｒＯ_ｙのボソボソ（空孔）現象の発生を防ぐ。
これによりその後の工程による第２の導電性酸化膜５８の膜質劣化が抑えられ、酸化イリジウムの異常成長をなくせ、きれいな結晶化上部電極が得られた。そして、このような強誘電体キャパシタは、次世代の低電圧で動作する強誘電体メモリに極めて好適である。

（第３の実施の形態）
図２９、図３０は、本発明の第３実施形態に係る強誘電体メモリ（半導体装置）及びその製造方法を示す断面図である。なお、図２９、図３０において、図１２〜図２１と同じ符号は同じ要素を示している。

ＣＭＰにより処理され下地導電膜５３の厚さは、研磨誤差に起因して、シリコン基板３０の面内や、シリコン基板３０毎にばらつく。そのばらつきを考慮して、本実施形態では、研磨時間を制御することにより、ＣＭＰ後の下地導電膜５３の厚さの目標値を５０ｎｍ〜１００ｎｍ、より好ましくは５０ｎｍとする。

研磨されたままの状態にある下地導電膜５３の上面は研磨によって歪んだ状態となりやすい。そして、結晶に歪が発生している下地導電膜５３の上方にキャパシタの下部電極膜５５を形成すると、その歪みを下部電極膜５５が拾ってしまってその結晶性が劣化し、ひいてはその上の強誘電体膜５６の強誘電体特性が劣化することになる。

そこで、図３０（ｂ）に示すように、下地導電膜５３の研磨面をＮＨ_３プラズマに曝すことにより、下地導電膜５３の結晶の歪みが下地導電膜５３の上方に形成される膜に伝わらないようにする。

これにより、下地導電膜５３の上面では、その後に形成される酸素拡散バリア膜５４を構成する元素が移動しやすくなり、酸素拡散バリア膜５４の結晶方位が良好になる。従って、酸素拡散バリア膜５４の上の下部電極膜５５、強誘電体膜５６の強誘電体特性が良好になる。

従って、本実施形態によれば、下部電極膜５５、強誘電体膜５６の結晶方位を改善する他、第２実施形態と同じ効果が得られる。

この後に、図３１（ｂ）に示すように、アンモニアプラズマを導電性プラグ５１、５２上の下地導電膜５３と第２層間絶縁膜４７に施す。

（第５の実施の形態）
図３３、図３４は、本発明の第５実施形態に係る半導体装置の形成工程を示す断面図である。なお、図３３、図３４において、図１２〜図２１と同じ符号は同じ要素を示している。

この後に、図３４（ｂ）に示すように、ビアホール６４ｂ内を通してキャパシタ上部電極６１に接続される配線７２を第３層間絶縁膜６４上に形成する。 以上の実施形態によれば、第３層間絶縁膜６４には1回の導電性プラグ７９の形成工程だけで済むことになり、第２実施形態に比べて工程が短くなる。

ついで、シリコン基板３０をＲＴＡ法で熱処理する。この熱処理は強誘電体膜５６を完全に結晶化させ、強誘電体膜５６を構成するＰＺＴ膜中の酸素欠損を補償すると同時に、プラズマダメージを受けた第１導電性酸化膜５７の膜質も回復できる。ＲＴＡ法の条件については、加熱雰囲気内に置かれる基板温度を７２５℃に設定し、加熱雰囲気内に酸素を流量２００ｓｃｃｍ、Ａｒを流量１８００ｓｃｃｍで導入し、さらに熱処理時間を６０秒間とする。

以上の結果より、静電チャックにより保持されたシリコン基板３０の上方に形成される第２導電性酸化膜６０の厚さは５０ｎｍ〜２００ｎｍ、好ましくは１００ｎｍ〜１８０ｎｍが望ましく、より最適な条件は１２５ｎｍ〜１５０ｎｍであると考えられる。
第２〜第４の上部電極と同じ条件、特に第３、第４の上部電極と同じ条件で成膜した上部電極５８は、形成後の各工程での劣化を従来よりも大幅に抑制でき、デバイスの歩留まり、リテンション特性を大幅に向上できる。

Claims (20)

1. 半導体基板と、前記半導体基板上に形成された強誘電体キャパシタとよりなる半導体装置において、前記強誘電体キャパシタは、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とからなり、
   前記上部電極は、
   組成パラメータｘ１を使って化学式ＡＯ_ｘ1（Ａ：金属元素、Ｏ：酸素）で表され実際の組成が組成パラメータｘ２を使って化学式ＡＯ_ｘ2で表される第１酸化物よりなる第１の層と、
   前記第１の層上に形成され、組成パラメータｙ１を使って化学式ＢＯ_ｙ1で表され実際の組成が組成パラメータｙ２を使って化学式ＢＯ_ｙ２（Ｂ：金属元素）で表される第２酸化物であって、石垣状或いは柱状の結晶からなり、前記第１の層より酸化の割合が高く構成され、前記組成パラメータｘ１、ｘ２、ｙ１およびｙ２の間には、関係ｙ２／ｙ１＞ｘ２／ｘ１が成立する第２の層と、
   を有することを特徴とする半導体装置。
2. 前記第１の層を構成する前記金属元素Ａは、前記第２の層を構成する前記金属元素Ｂと同じ金属元素により構成されることを特徴とする請求項１に記載の半導体装置。
3. 前記第１の層を構成する前記金属元素Ａと前記第２の層を構成する前記金属元素Ｂとは異なっていることを特徴とする請求項１に記載の半導体装置。
4. 前記第２の層の上に形成され、且つ貴金属膜又は貴金属を含む合金或いはそれらの酸化物よりなる第３の層を有することを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
5. 前記第１の層を構成する前記金属元素と前記第３の層を構成する金属元素とは同一であることを特徴とする請求項４に記載の半導体装置。
6. 前記半導体基板の上方には、前記強誘電体キャパシタを覆うように多層配線構造が設けられ、前記第２の層が前記多層配線構造中の配線パターンと、コンタクトホールを介して接続されることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置。
7. 前記第１の層の膜厚さは、前記第２の層の膜厚さより薄いことを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体装置。
8. 前記第２の層の膜厚さは、１２５ｎｍ以上１５０ｎｍ以下であることを特徴とする請求項１乃至請求項７のいずれか１項に記載の半導体装置。
9. 半導体基板の上に下部電極を形成する工程と、
   前記下部電極上に強誘電体膜を堆積する工程と、
   前記強誘電体膜上に第１の導電性酸化膜を堆積する工程と、
   前記第１の導電性酸化膜上に第２の導電性酸化膜を堆積する工程と
   を有し、
   さらに、前記第１の導電性酸化膜を堆積する工程では、前記第２の導電性酸化膜の堆積工程におけるよりも不活性ガス流量に対する酸素流量の割合が小さい条件下において実行し、
   前記第２の導電性酸化膜を堆積する工程では、酸化物が石垣状又は柱状に微結晶化される範囲内で前記半導体基板の温度を制御する
   ことを特徴とする半導体装置の製造方法。
10. 前記第２の導電性酸化膜の上に、貴金属膜又は貴金属を含む合金或いはそれらの酸化物よりなる第３の層を堆積する工程を有することを特徴とする請求項９に記載の半導体装置の製造方法。
11. 前記強誘電体膜を堆積する工程の後であって、前記第１の導電性酸化膜を堆積する工程の前に、不活性ガスと酸化性ガスの混合雰囲気中、第１の温度で前記強誘電体膜を熱処理する工程を含み、さらに酸素を含む雰囲気中、前記第１の温度よりも高い第２の温度で熱処理して前記強誘電体膜を結晶化する工程を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
12. 前記強誘電体膜を堆積する工程の後であって、前記第１の導電性酸化膜を堆積する工程の前に、不活性ガスと酸化性ガスの混合雰囲気中、第１の温度で前記強誘電体膜を熱処理する工程を含み、さらに前記第１の導電性酸化膜を堆積する工程の後に、酸素を含む雰囲気中で、前記第１の温度よりも高い第２の温度で前記強誘電体膜を熱処理して前記強誘電体膜を結晶化する工程を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
13. 前記強誘電体膜を堆積する工程の後であって、前記第１の導電性酸化膜を堆積する工程の前に、不活性ガスと酸化性ガスの混合雰囲気中で、第１の温度で前記強誘電体膜を熱処理する工程と、さらに結晶化している前記強誘電体膜の上に前記強誘電体膜より薄いアモルファス強誘電体膜を堆積する工程を含み、前記第１の導電性酸化膜を堆積する工程の後、酸素を含む雰囲気中で前記第１の温度よりも高い第２の温度で前記強誘電体膜を熱処理し、前記強誘電体膜を結晶化する工程を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
14. 前記強誘電体膜を堆積する工程の後であって、前記第１の導電性酸化膜を堆積する工程の前に、酸化性ガスを含む雰囲気中で、第１の温度で前記強誘電体膜を熱処理する工程と、さらに前記強誘電体膜より薄いアモルファス強誘電体膜を堆積する工程を含み、前記第１の導電性酸化膜を堆積する工程の後、酸素を含む雰囲気中で、前記第１の温度よりも高い第２の温度で前記強誘電体膜を熱処理し、前記強誘電体膜を結晶化する工程を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
15. 前記第２の導電性酸化膜を堆積する工程の後、酸素を含む雰囲気中で、前記強誘電体膜と第１、２の導電性酸化膜の密着性を向上する第３の温度で前記第２の導電性酸化膜を、熱処理する工程を含むことを特徴とする請求項９乃至請求項１４のいずれか１項に記載の半導体装置の製造方法。
16. 前記第２導電性酸化物膜を形成する工程は、プラチナ、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム及びパラジウムからなる群から選択された少なくとも１種の貴金属元素を含むターゲットを用いたスパッタリングを、前記貴金属元素の酸化が生じる条件下で行う工程を有することを特徴とする請求項９乃至請求項１５のいずれに記載の半導体装置の製造方法。
17. 前記第２導電性酸化物膜を形成する工程において、成膜温度を制御することにより、前記導電性酸化物膜を微結晶化することを特徴とする請求項９乃至請求項１６のいずれか１項に記載の半導体装置の製造方法。
18. 前記第２導電性酸化物膜を形成する工程において、成膜温度を３０℃以上、１００℃以下であることを特徴とする請求項９乃至請求項１７のいずれか１項に記載の半導体装置の製造方法。
19. 前記第２導電性酸化物膜を形成する工程において、成膜温度を５０℃以上、７５℃以下であることを特徴とする請求項９乃至請求項１８のいずれか１項に記載の半導体装置の製造方法。
20. 前記第２導電性酸化物膜の膜厚さは、１２５ｎｍ以上１５０ｎｍ以下であることを特徴とする請求項９乃至請求項１９のいずれか１項に記載の半導体装置の製造方法。