JP5040231B2 - 半導体装置の製造方法 - Google Patents
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Description
図3(A)〜(E)は、本発明の第1の実施形態による強電体キャパシタの製造工程を示す。
[第2の実施形態]
次に図6A〜6Tを参照しながら、本発明の第2の実施形態による強誘電体メモリの製造工程を説明する。
[第3の実施形態]
図8A〜図8Cは、本発明の第3の実施形態による強誘電体メモリの製造工程の一部を示す。
[第4の実施形態]
図9は、本発明の第4の実施形態による強誘電体メモリの構成を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
[第5の実施形態]
図11は、本発明の第5の実施形態による強誘電体メモリの構成を示す。
[第6の実施形態]
以上の各実施形態では、強誘電体キャパシタをメモリセルトランジスタ直上に形成した、いわゆるスタック構造の強誘電体メモリであったが、本発明は図9に示すように、いわゆるプレーナ型構造の強誘電体メモリの製造においても同様に有効である。
前記ゲート電極103には側壁絶縁膜が形成され、前記シリコン基板101中、前記側壁絶縁膜の外側には、前記拡散領域101a、101bにそれぞれ対応してp+型の拡散領域101c,10dが形成されている。
下部電極層上にペロブスカイト型強誘電体材料を溶媒中に溶解したゾルゲル溶液を塗布し、前記強誘電体材料の塗布膜を形成する工程と、
前記塗布膜から前記溶媒を除去し、前記下部電極上において非晶質状態または微結晶よりなる強誘電体膜を形成する成膜工程と、
前記非晶質状態または微結晶よりなる強誘電体膜を、前記強誘電体材料の結晶化温度近傍の第1の温度で熱処理し、前記下部電極層の結晶配向に合わせて結晶化する第1の熱処理工程と、
前記結晶化した強誘電体膜を、酸化雰囲気中、前記第1の温度よりも高い第2の温度で熱処理し、前記結晶化した強誘電体膜中の酸素欠損を補償する第2の熱処理工程と、を含むことを特徴とする半導体装置の製造方法。
前記第1の温度は、前記非晶質状態または微結晶よりなる強誘電体膜の結晶化が、前記下部電極との界面からのみ生じるように選択されることを特徴とする付記1記載の半導体装置の製造方法。
前記第2の温度は、前記第1の温度よりも50℃以上高いことを特徴とする付記1または2記載の半導体装置の製造方法。
前記第1の熱処理工程は常圧下での急速熱処理により実行され、前記第1の温度は、前記強誘電体膜の結晶化温度に対し50℃を超えて高くなることがなく、また前記結晶化温度に対して15℃を超えて低くなることがない温度範囲に設定されることを特徴とする付記1〜3のうち、いずれか一項記載の半導体装置の製造方法。
前記第1の熱処理工程は、減圧下での急速熱処理により実行され、前記第1の温度は、前記強誘電体膜の結晶化温度に対し40℃を超えて高くなることがなく、また前記結晶化温度に対して25℃を超えて低くなることがない温度範囲に設定されることを特徴とする付記1〜3のうち、いずれか一項記載の半導体装置の製造方法。
前記第1の温度は、480〜700℃の温度範囲に設定されることを特徴とする付記3記載の半導体装置の製造方法。
前記第2の温度は、650℃以上であることを特徴とする付記6記載の半導体装置の製造方法。
前記強誘電体膜はPZT膜であり、前記第1の熱処理は、200〜550℃の温度範囲で実行され、前記第2の熱処理は、480〜700℃の温度範囲で実行されることを特徴とする付記1〜7のうち、いずれか一項記載の半導体装置の製造方法。
前記下部電極層は、その表面において(111)配向を有し、前記強誘電体膜は、(111)配向の柱状結晶粒より構成されることを特徴とする付記1〜5のうち、いずれか一項記載の半導体装置の製造方法。
強誘電体膜を含む半導体装置の製造方法であって、
下部電極層上に、ペロブスカイト型強誘電体材料よりなる第1の強誘電体膜をMOCVD法により形成する工程と、
前記第1の強誘電体膜上に、ペロブスカイト型強誘電体材料を溶媒中に溶解したゾルゲル溶液を塗布し、前記強誘電体材料の塗布膜を形成する工程と、
前記塗布膜から前記溶媒を除去し、前記下部電極上において非晶質状態または微結晶よりなる第2の強誘電体膜を形成する成膜工程と、
前記非晶質状態または微結晶よりなる第2の強誘電体膜を、前記強誘電体材料の結晶化温度近傍の第1の温度で熱処理し、前記下部電極層の結晶配向に合わせて結晶化する第1の熱処理工程と、
前記結晶化した第2の強誘電体膜を、酸化雰囲気中、前記第1の温度よりも高い第2の温度で熱処理し、前記結晶化した第2の強誘電体膜中の酸素欠損を補償する第2の熱処理工程と、を含むことを特徴とする半導体装置の製造方法。
42,70,70A,70C Ti膜
43,71,71A,71C75 TiAlN膜
44,72,72A,72C,108 下部電極
45a PZT塗布膜
45A,73a アモルファスPZT膜
45B,73,73A,73C,109 結晶化PZT膜
46,74,74A,74C.110 上部電極
61,101 基板
61A,101A 素子領域
61I,101I 素子分離構造
61a〜61f,101a〜101d 拡散領域
62A,62B,102 ゲート絶縁膜
63A,63B,103 ゲート電極
64A,64B,104 ゲートシリサイド層
65,67,107 SiON膜
66,68,79,81,106,113 層間絶縁膜
66A,66B,66C,68A,68C,81A,81B,81C ビアホール
67A〜67C,69A,69C,82A〜82C,114A〜114C ビアプラグ
67a,67b,67c,69a,69c,82a,82b,82c 密着膜
76 ハードマスク膜
76A,76B ハードマスクパターン
77,78,80,111,112 Al2O3水素バリア膜
83A,83B,83C 配線パタ―ン
Claims (3)
- 強誘電体膜を含む半導体装置の製造方法であって、
下部電極層上に、ペロブスカイト型強誘電体材料よりなり前記下部電極層の結晶配向にならった結晶配向を有する結晶化した第1の強誘電体膜をMOCVD法により形成する工程と、
前記第1の強誘電体膜上に、前記ペロブスカイト型強誘電体材料を溶媒中に溶解したゾルゲル溶液を塗布し、前記ペロブスカイト型強誘電体材料の塗布膜を形成する工程と、
前記塗布膜から前記溶媒を除去し、前記第1の強誘電体膜上において非晶質状態または微結晶よりなる第2の強誘電体膜を形成する成膜工程と、
前記非晶質状態または微結晶よりなる第2の強誘電体膜を第1の温度で熱処理し、前記下部電極層の結晶配向にならった結晶配向に結晶化する第1の熱処理工程と、
前記結晶化した第2の強誘電体膜を、酸化雰囲気中、前記第1の温度よりも高い第2の温度で熱処理し、前記結晶化した第2の強誘電体膜中の酸素欠損を補償する第2の熱処理工程と、を含むことを特徴とする半導体装置の製造方法。 - 前記第2の温度は、前記第1の温度よりも50℃以上高いことを特徴とする請求項1記載の半導体装置の製造方法。
- 前記第1の熱処理工程は常圧下での急速熱処理により実行され、前記第1の温度は、前記強誘電体膜の結晶化温度に対し50℃を超えて高くなることがなく、また前記結晶化温度に対して15℃を超えて低くなることがない温度範囲に設定されることを特徴とする請求項1または2記載の半導体装置の製造方法。
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