JP2006261449A - 電子部品及びその製造方法。 - Google Patents

Abstract

【課題】 強誘電体キャパシタ構造を有し、強誘電体膜の劣化の抑制が図られた電子部品及びその製造方法を提供する。
【解決手段】 電子部品は、下部電極と、前記下部電極上に形成され、上面が平坦でない強誘電体膜と、前記強誘電体膜上に形成され、上面が平坦な第１の上部電極と、前記第１の上部電極上に形成された第２の上部電極とを有する。
【選択図】 図３

Description

本発明は、電子部品及びその製造方法に関し、特に、強誘電体キャパシタ構造を含む電子部品及びその製造方法に関する。

強誘電体材料は、優れた強誘電性、圧電性、焦電性等を示すことから、メモリ、アクチュエータ、センサ等に応用されている。強誘電体材料が有するヒステリシス特性を利用することにより、不揮発性のメモリを作製することができる。強誘電体材料を用いた半導体メモリにおいて、半導体基板上に、下部電極、強誘電体膜及び上部電極が積層されたキャパシタ構造が形成される。半導体基板上に強誘電体キャパシタ構造を形成する技術が、例えば、特許文献１に開示されている。強誘電体材料として、例えば、ペロブスカイト構造のＰｂ（Ｚｒ、Ｔｉ）Ｏ_３（ＰＺＴ）が用いられる。強誘電体膜の成膜方法として、化学気相堆積（ＣＶＤ）、スパッタリング、ゾルゲル法等が用いられる。

特開２００３−２９８０１５号公報

いずれかの方法を用いてＰＺＴを成膜する際に、ペロブスカイトの結晶化温度（５５０℃）以上で結晶化すると、ペロブスカイト構造の結晶方位に起因するグレインの形状が観察される。特に、成長レートが速い面と遅い面とが混在すると、強誘電体膜の表面が平坦に形成されない。

強誘電体キャパシタ構造の上部電極を、上述のように表面が平坦でない強誘電体膜上に形成すると、強誘電体膜表面の凹凸を反映して、上部電極の表面も平坦に形成されず、上部電極の面内で、結晶性のばらつきや、膜厚のばらつきが大きくなる。表面上にこのような上部電極が形成された誘電体膜は、劣化しやすい。このような上部電極には、クラックが生じやすく、クラックを透過した水素や水分が、強誘電体膜を劣化させるのではないかと考えられる。

本発明の一目的は、強誘電体キャパシタ構造を有し、強誘電体膜の劣化の抑制が図られた電子部品及びその製造方法を提供することである。

本発明の一観点によれば、下部電極と、前記下部電極上に形成され、上面が平坦でない強誘電体膜と、前記強誘電体膜上に形成され、上面が平坦な第１の上部電極と、前記第１の上部電極上に形成された第２の上部電極とを有する電子部品が提供される。

本発明の他の観点によれば、（ａ）下部電極上に、強誘電体膜を形成する工程と、（ｂ）前記強誘電体膜上に、第１の上部電極を形成する工程と、（ｃ）前記第１の上部電極上に、上面が平坦な膜を形成する工程と、（ｄ）前記上面が平坦な膜及び前記第１の上部電極を、等しいエッチングレートでエッチングし、該第１の上部電極の上面を平坦化する工程と、（ｅ）上面が平坦化された前記第１の上部電極上に、第２の上部電極を形成する工程とを有する電子部品の製造方法が提供される。

第２の上部電極は、表面が平坦な第１の上部電極上に形成されるので、好適な膜質で形成できる。これにより、強誘電体膜の劣化を抑制できる。

以下、図面を参照して、本発明の実施例による電子部品の製造方法について説明する。図１（Ａ）に示すように、シリコン基板１０の表面に素子分離用トレンチを形成し、酸化シリコン等の絶縁物を埋め込んでシャロートレンチアイソレーション（ＳＴＩ）１１を形成する。次いで、所望のイオン注入を行い、シリコン基板１０の表面に、例えばｐ型のウエル領域１２を形成する。

ウエル領域１２の形成後、シリコン基板１０の表面に、熱酸化により酸化シリコン膜１３を形成し、さらに、酸化シリコン膜１３上に、化学気相堆積（ＣＶＤ）により多結晶シリコン膜１４を堆積する。多結晶シリコン膜１４をパターニングして、絶縁ゲート電極ＩＧを形成する。次いで、所望のイオン注入を行い、シリコン基板１０の表面に、例えばｎ型のソース／ドレイン領域１５を形成する。絶縁ゲート電極ＩＧと、ソース／ドレイン領域１５とを含んで、トランジスタＴが構成される。

次に、絶縁ゲート電極ＩＧを覆って、シリコン基板１０表面に、ＣＶＤにより酸化シリコン膜を堆積した後、この酸化シリコン膜を、反応性イオンエッチング（ＲＩＥ）でエッチングして、絶縁ゲート電極ＩＧの側壁上に、サイドウォールスペーサ１６を形成する。

サイドウォールスペーサ１６を形成した後、絶縁ゲート電極ＩＧ及びソース／ドレイン領域１５を覆うように、シリコン基板１０表面に、例えばＣｏ膜を堆積する。１次熱処理により、絶縁ゲート電極ＩＧの表層及びソース／ドレイン領域１５の表層をそれぞれシリサイド化して、シリサイド電極１７及び１８を形成する。次いで、未反応のＣｏ膜を除去した後、２次熱処理を行い、シリサイドを低抵抗な組成に変化させる。

次に、シリコン基板１０全面に、窒化シリコン膜１９を、ＣＶＤにより堆積する。窒化シリコン膜１９は、後の強誘電体キャパシタ形成プロセスにおける酸化性雰囲気等に対し、その下方を保護する。窒化シリコン膜１９の上に、ＣＶＤにより酸化シリコン膜２０を堆積し、酸化シリコン膜２０の表面を、化学機械研磨（ＣＭＰ）により平坦化する。次に、酸化シリコン膜２０及び窒化シリコン膜１９をエッチングして、シリサイド電極１８が底面に露出するコンタクトホールを開口する。

Ｔｉ層及びＴｉＮ層からなるバリアメタル層３０ａをスパッタリングにより堆積した後、コンタクトホールを埋め込むように、Ｗ層３０ｂをＣＶＤにより堆積する。酸化シリコン膜２０表面上の不要な導電層をＣＭＰにより除去して、バリアメタル層３０ａ及びＷ層３０ｂからなる導電性プラグ３０を形成する。

次に、図１（Ｂ）に示すように、導電性プラグ３０を覆って、酸化シリコン膜２０の上に、Ｉｒからなる下部電極４０を、スパッタリングにより堆積する。下部電極４０の厚さは、例えば２００ｎｍである。

次に、下部電極４０の上に、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３（ＰＺＴ）からなる強誘電体膜５０を、有機金属化学気相堆積（ＭＯＣＶＤ）により成膜する。強誘電体膜５０の成膜時の基板温度は、ペロブスカイト構造の結晶化温度である５５０℃以上であり、例えば６２０℃である。圧力は、例えば５Ｔｏｒｒである。ＭＯＣＶＤの原料として、例えば、鉛ビスジピバロイルメタネート（Lead bis(dipivaloylmethanato)，Ｐｂ（ＤＰＭ）_２）、ジルコニウムテトラキスジイソブチリルメタネート（Zirconiumtetrakis(diisobutyrylmethanato)，Ｚｒ（ＤＩＢＭ）_４）、及びチタンジｉプロポキシビスジピバロイルメタネート（Titaniumdi(i-propoxy)bis(dipivaloylmethanato)，Ｔｉ（ＯｉＰｒ）_２（ＤＰＭ）_２）が用いられる。

強誘電体膜５０を成膜するＭＯＣＶＤは、２回に分けて連続的に行う。１回目の成膜は、２回目の成膜よりも酸素濃度の低い条件で行う。全ガスに対する酸素のモル濃度を、例えば、１回目の成膜では８０％以下とし、２回目の成膜では８０％より高くする。１回目で成膜する膜厚は、例えば１０ｎｍ以下とし、２回目で成膜する膜厚は、例えば１００〜１５０ｎｍとする。このように２回に分割した成膜を行うことにより、結晶性が向上し、大きな分極を持つ誘電体膜５０が得られる。なお、強誘電体膜のこのような成膜技術は、例えば、特開２００３−３２４１０１号公報の「課題を解決するための手段」の欄及び「発明の実施の形態」の欄に開示されている。

ＰＺＴを、ペロブスカイトの結晶化温度である５５０℃以上で成膜するとき、ペロブスカイト構造の結晶方位に起因するグレインの形状が観察される。強誘電体膜５０の成膜において、成長レートが速い面と遅い面とが混在することに起因して、膜の表面が平坦には形成されない。

次いで、強誘電体膜５０の上に、ＩｒＯ_２からなる上部電極第１層６０ａを、スパッタリングにより堆積する。上部電極第１層６０ａの厚さは、例えば２００ｎｍである。強誘電体膜５０の表面が平坦でないことに起因して、その上に形成される上部電極第１層６０ａの表面は平坦にならない。

次に、図２（Ｃ）及び図２（Ｄ）を参照して、上部電極第１層６０ａの表面の平坦化処理方法について説明する。なお、図２（Ｃ）及び図２（Ｄ）は、特に、下部電極４０より上方の部分を示す。

図２（Ｃ）に示すように、上部電極第１層６０ａの上に、スピンコートによりスピンオングラス（ＳＯＧ）膜７０を形成し、例えば、４５０℃で３０分間のアニールを行う。ＳＯＧ膜７０形成により、平坦な表面が得られる。

次に、図２（Ｄ）に示すように、ＳＯＧ膜７０の全体及び上部電極第１層６０ａの上層部分をエッチングする。例えば、塩素とアルゴンをエッチャントとし、その濃度はＣｌ_２／（Ａｒ＋Ｃｌ_２）＝２０％とする。このエッチングにおけるエッチングレートが、上部電極第１層６０ａとＳＯＧ膜７０とで等しくなるように、図２（Ｃ）を参照して説明したＳＯＧ膜７０のアニールの条件が選ばれている。このエッチングにより、上部電極第１層６０ａの表面が平坦化される。なお、このエッチングは、強誘電体膜５０が露出しない時点で停止させる。

次に、図３（Ｅ）に示すように、上部電極第１層６０ａの上に、ＩｒＯ_２からなる上部電極第２層６０ｂを、スパッタリングにより堆積する。上部電極第１層６０ａの表面が平坦化されているので、上部電極第２層６０ｂの表面を、平坦に形成できる。上部電極第１層６０ａ及び上部電極第２層６０ｂの積層構造を含んで、上部電極６０が構成される。次に、上部電極６０の形成に起因する強誘電体膜５０へのダメージを回復するために、回復アニールとして、５５０℃のＯ_２雰囲気中において、６０分間のファーネスアニールを行う。

次に、図３（Ｆ）に示すように、上部電極６０、強誘電体膜５０、及び下部電極４０をパターニングして、強誘電体メモリのキャパシタを接続すべき導電性プラグ３０の上に、スタック構造の強誘電体キャパシタＣを形成する。

次に、図３（Ｇ）に示すように、強誘電体キャパシタＣを覆って、酸化シリコン膜２０の上に、アルミナからなる保護膜８０を、例えばスパッタリングで堆積する。保護膜８０の上に、ＳｉＯＮからなり、ビット線を接続すべき導電性プラグ３０のＷの酸化を防止する酸化防止膜８１を、ＣＶＤにより堆積する。保護膜８０及び酸化防止膜８１を形成した後に、５５０℃のＯ_２雰囲気中において、６０分間のファーネスアニールを行う。

次に、図４（Ｈ）に示すように、高密度プラズマ（ＨＤＰ）ＣＶＤにより酸化シリコンからなる層間絶縁膜９０を堆積し、層間絶縁膜９０の表面を、ＣＭＰにより平坦化する。平坦化後において、強誘電体キャパシタＣの上部電極６０上の、層間絶縁膜９０の膜厚は、例えば３００ｎｍである。

次に、図４（Ｉ）に示すように、層間絶縁膜９０、酸化防止膜８１、及び保護膜８０をエッチングして、ビット線を接続すべき導電性プラグ３０が底面に露出するコンタクトホールを開口する。Ｔｉ層及びＴｉＮ層からなるバリアメタル層１００ａをスパッタリングにより堆積した後、コンタクトホールを埋め込むように、Ｗ層１００ｂをＣＶＤにより堆積する。層間絶縁膜９０表面上の不要な導電層をＣＭＰにより除去して、バリアメタル層１００ａ及びＷ層１００ｂからなる導電性プラグ１００を形成する。

導電性プラグ１００を形成した後、３５０℃で１２０秒間のＮ_２プラズマ処理を施す。次いで、導電性プラグ１００を覆って、層間絶縁膜９０上に、ＳｉＯＮからなり、導電性プラグ１００のＷの酸化を防止する酸化防止膜を、ＣＶＤにより堆積する。この酸化防止膜の厚さは、例えば１００ｎｍである。

次に、図５（Ｊ）に示すように、層間絶縁膜９０、酸化防止膜８１、及び保護膜８０をエッチングして、強誘電体キャパシタＣの上部電極６０が底面に露出するコンタクトホールを開口する。次に、コンタクトホールの形成に起因して、強誘電体膜５０に生じたダメージ等を回復させるために、５５０℃のＯ_２雰囲気中において、６０分間のファーネスアニールを行う。このアニールの後、層間絶縁膜９０上の酸化防止膜をエッチングして除去する。

次に、層間絶縁膜９０上に、スパッタリングにより、下側から順に、厚さ７０ｎｍのＴｉＮ層、厚さ５ｎｍのＴｉ層、厚さ４００ｎｍのＡｌ−Ｃｕ層１１０ｂ、厚さ３０ｎｍのＴｉＮ層、及び厚さ６０ｎｍのＴｉ層を堆積する。Ａｌ−Ｃｕ層１１０ｂの下側のＴｉＮ層及びＴｉ層が、バリアメタル層１１０ａを構成し、Ａｌ−Ｃｕ層１１０ｂの上側のＴｉＮ層及びＴｉ層が、バリアメタル層１１０ｃを構成する。バリアメタル層１１０ｃ上に、厚さ３０ｎｍのＳｉＯＮ膜からなる反射防止膜、及びレジストマスクを形成した後、バリアメタル層１１０ｃ、Ａｌ−Ｃｕ層１１０ｂ、及びバリアメタル層１１０ａをパターニングして、第１の配線層１１０が形成される。

この後の工程は、図示を省略するが、２層目以降の配線層、配線間のコンタクトプラグ、及び層間絶縁膜を上方に形成していき、最後に、テトラエチルオルソシリケート（ＴＥＯＳ）酸化膜及び窒化シリコンからなるカバー膜を形成する。このようにして、強誘電体キャパシタ構造を含む電子部品が形成される。

図６（Ａ）及び図６（Ｂ）に、強誘電体キャパシタの上部電極を、上方から見た走査型顕微鏡写真を示す。図６（Ａ）は、上述したような平坦化処理を行い、積層構造で形成した上部電極の写真であり、図６（Ｂ）は、平坦化処理を行わない従来の方法で形成した上部電極の写真である。従来の方法で形成した上部電極の上面は、強誘電体膜の上面の凹凸を反映して、凹凸を有する。平坦化処理を行い、積層構造で形成した上部電極の上面は、従来の上部電極の上面より平坦であることがわかる。

本実施例の電子部品の製造方法では、表面が平坦化された上部電極第１層の上に、上部電極第２層を形成するので、積層構造を有する上部電極の表面をほぼ平坦に形成できる。第２層の上部電極は、平坦な表面上に形成されるので、凹凸のある表面上に形成されるよりも結晶性等が向上する。これにより、上部電極にクラックが生じるような不具合が抑制され、上部電極を透過した水素や水分が、強誘電体膜を劣化させるような不具合が抑制される。

強誘電体膜の表面を平坦化しなくとも、その上に形成される第１層の上部電極の表面を平坦化することにより、ほぼ平坦な表面が得られる。
上部電極の表面がほぼ平坦であるので、凹凸を有する場合に比べて、上部電極形成後に行われるフォトリソグラフィ工程やエッチング工程の精度向上が図られる。

なお、上記実施例では、強誘電体膜に、ペロブスカイト構造を有するＰＺＴを用いた。結晶構造を有する他の強誘電体材料で、強誘電体膜を形成する場合にも、グレインに起因して、強誘電体膜の表面が平坦に形成されない可能性がある。そのような場合にも、上記実施例の方法を応用して、積層構造を有し、上面が平坦な上部電極を形成することが可能であろう。

上記実施例では、ＰＺＴからなる強誘電体膜を、ＭＯＣＶＤで形成したが、スパッタリング、ゾルゲル法、及びパルスレーザデポジション法等の方法を用いることも可能である。スパッタリング、ゾルゲル法、及びパルスレーザデポジション法で成膜した後に、ペロブスカイト構造の結晶化温度以上でアニールすることにより、ＰＺＴを結晶化することができる。

なお、強誘電体膜に用いられるＰＺＴに、Ｌａ、Ｓｒ、Ｃａ、Ｎｂ、Ｔａ、Ｗ、及びＢｉの少なくとも１つ以上をドーピングして、分極特性の経時的劣化の抑制を図ってもよい。Ｌａ、Ｓｒ、及びＣａが、ペロブスカイト構造のＡサイトに配置される。Ｎｂ、Ｔａ、Ｗ及びＢｉが、ペロブスカイト構造のＢサイトに配置される。

上記実施例では、上部電極の第１層及び第２層に、ＩｒＯ_２を用いたが、他の電極材料を用いることもできる。例えば、Ｐｔ、Ｉｒ、ＲｕＯ_２、ＳｒＲｕＯ_３、Ｌａ_２−ｘＳｒ_ｘＣｕＯ_４(ＬＳＣＯ)等を用いることができる。上記実施例では、上部電極の第１層及び第２層に同一の材料を用いたが、上部電極の第１層及び第２層を、互いに異なる材料で形成することも可能である
上記実施例では、下部電極にＩｒを用いたが、他の電極材料を用いてもよい。また、下部電極を、Ｐｔ／Ｔｉ積層構造等、他の公知の構成で形成してもよい。

なお、半導体素子、引出電極、配線層、層間絶縁膜の形成は、上述の方法に限らず、公知の方法のいずれを用いてもよい。
なお、強誘電体キャパシタは、半導体基板以外の基板上に形成してもよい。例えば石英基板上に強誘電体キャパシタを形成した電子部品を製造してもよい。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
以下、本発明の特徴を付記する。

付記１（１） 下部電極と、
前記下部電極上に形成され、上面が平坦でない強誘電体膜と、
前記強誘電体膜上に形成され、上面が平坦な第１の上部電極と、
前記第１の上部電極上に形成された第２の上部電極と
を有する電子部品。

付記２（２） 前記強誘電体膜に、ペロブスカイト構造を有するＰＺＴが用いられている付記１に記載の電子部品。
付記３（３） 前記第１及び第２の上部電極に、Ｐｔ、Ｉｒ、ＩｒＯ_２、ＲｕＯ_２、ＳｒＲｕＯ_３、及びＬａ_２−ｘＳｒ_ｘＣｕＯ_４(ＬＳＣＯ)の少なくとも１つが用いられている付記１または２に記載の電子部品。

付記４（４） 前記第１及び第２の上部電極に用いられている材料が、互いに異なる付記１〜３のいずれかに記載の電子部品。
付記５（５） さらに、半導体素子が形成された半導体基板を有し、該半導体基板の上方に、前記下部電極、強誘電体膜、第１の上部電極、及び第２の上部電極が形成されている付記１〜４のいずれかに記載の電子部品。

付記６（６） 前記強誘電体膜に用いられるＰＺＴに、Ｌａ、Ｓｒ、Ｃａ、Ｎｂ、Ｔａ、Ｗ及びＢｉの少なくとも１つ以上がドーピングされている付記２に記載の電子部品。
付記７（７） （ａ）下部電極上に、強誘電体膜を形成する工程と、
（ｂ）前記強誘電体膜上に、第１の上部電極を形成する工程と、
（ｃ）前記第１の上部電極上に、上面が平坦な膜を形成する工程と、
（ｄ）前記上面が平坦な膜及び前記第１の上部電極を、等しいエッチングレートでエッチングし、該第１の上部電極の上面を平坦化する工程と、
（ｅ）上面が平坦化された前記第１の上部電極上に、第２の上部電極を形成する工程と
を有する電子部品の製造方法。

付記８（８） 前記工程（ａ）において、ペロブスカイト構造を有するＰＺＴを含む強誘電体膜を形成する付記７に記載の電子部品の製造方法。
付記９（９） 前記工程（ａ）において、前記強誘電体膜が、５５０℃以上の温度で、ＭＯＣＶＤにより形成される付記８に記載の電子部品の製造方法。

付記１０（１０） 前記工程（ｃ）において、上面が平坦なＳＯＧ膜を、スピンコートにより形成する付記７〜９のいずれかに記載の電子部品の製造方法。
付記１１ 前記工程（ａ）において、ＰＺＴを含む強誘電体膜を、ＭＯＣＶＤ法、スパッタリング法、ゾルゲル法、及びパルスレーザデポジション法のいずれかの方法により形成する付記７に記載の電子部品の製造方法。

図１（Ａ）及び図１（Ｂ）は、実施例による電子部品の形成工程を説明するための電子部品の概略断面図である。 図２（Ｃ）及び図２（Ｄ）は、実施例による電子部品の形成工程のうち、上部電極第１層表面の平坦化処理工程について説明するための電子部品の概略断面図である。 図３（Ｅ）〜図３（Ｇ）は、実施例による電子部品の製造方法を説明するための電子部品の概略断面図である。 図４（Ｈ）及び図４（Ｉ）は、実施例による電子部品の製造方法を説明するための電子部品の概略断面図である。 図５（Ｊ）は、実施例による電子部品の製造方法を説明するための電子部品の概略断面図である。 図６（Ａ）は、実施例の方法を用いて形成した上部電極の走査型顕微鏡写真であり、図６（Ｂ）は、従来の方法により形成した上部電極の走査型顕微鏡写真である。

符号の説明

１０ シリコン基板
１３ ゲート絶縁膜
１４ 多結晶シリコンゲート電極
１５ ソース／ドレイン領域
ＩＧ 絶縁ゲート電極
１６ サイドウォールスペーサ
１７、１８ シリサイド電極
Ｔ トランジスタ
３０ 導電性プラグ
４０ 下部電極
５０ 強誘電体膜
６０ａ 上部電極第１層
６０ｂ 上部電極第２層
６０ 上部電極
７０ スピンオングラス（ＳＯＧ）膜
Ｃ 強誘電体キャパシタ

Claims (10)

1. 下部電極と、
   前記下部電極上に形成され、上面が平坦でない強誘電体膜と、
   前記強誘電体膜上に形成され、上面が平坦な第１の上部電極と、
   前記第１の上部電極上に形成された第２の上部電極と
   を有する電子部品。
2. 前記強誘電体膜に、ペロブスカイト構造を有するＰＺＴが用いられている請求項１に記載の電子部品。
3. 前記第１及び第２の上部電極に、Ｐｔ、Ｉｒ、ＩｒＯ_２、ＲｕＯ_２、ＳｒＲｕＯ_３、及びＬａ_２−ｘＳｒ_ｘＣｕＯ_４(ＬＳＣＯ)の少なくとも１つが用いられている請求項１または２に記載の電子部品。
4. 前記第１及び第２の上部電極に用いられている材料が、互いに異なる請求項１〜３のいずれかに記載の電子部品。
5. さらに、半導体素子が形成された半導体基板を有し、該半導体基板の上方に、前記下部電極、強誘電体膜、第１の上部電極、及び第２の上部電極が形成されている請求項１〜４のいずれかに記載の電子部品。
6. 前記強誘電体膜に用いられるＰＺＴに、Ｌａ、Ｓｒ、Ｃａ、Ｎｂ、Ｔａ、Ｗ及びＢｉの少なくとも１つ以上がドーピングされている請求項２に記載の電子部品。
7. （ａ）下部電極上に、強誘電体膜を形成する工程と、
   （ｂ）前記強誘電体膜上に、第１の上部電極を形成する工程と、
   （ｃ）前記第１の上部電極上に、上面が平坦な膜を形成する工程と、
   （ｄ）前記上面が平坦な膜及び前記第１の上部電極を、等しいエッチングレートでエッチングし、該第１の上部電極の上面を平坦化する工程と、
   （ｅ）上面が平坦化された前記第１の上部電極上に、第２の上部電極を形成する工程と
   を有する電子部品の製造方法。
8. 前記工程（ａ）において、ペロブスカイト構造を有するＰＺＴを含む強誘電体膜を形成する請求項７に記載の電子部品の製造方法。
9. 前記工程（ａ）において、前記強誘電体膜が、５５０℃以上の温度で、ＭＯＣＶＤにより形成される請求項８に記載の電子部品の製造方法。
10. 前記工程（ｃ）において、上面が平坦なＳＯＧ膜を、スピンコートにより形成する請求項７〜９のいずれかに記載の電子部品の製造方法。