KR20010061110A - 비휘발성 강유전체 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 안정한 플로우팅 게이트 특성을 확보하도록 한 비휘발성 강유전체 메모리 소자의 제조 방법에 관한 것으로, 이를 위한 본 발명은 폴리실리콘 게이트전극 및 소오스/드레인이 구비된 메모리 소자의 제조 방법에 있어서, 상기 폴리실리콘 게이트전극 상에 백금실리사이드막을 형성하는 제 1 단계, 상기 백금실리사이드막 상에 캐패시터의 하부백금전극을 형성하여 상기 폴리실리콘 게이트전극, 백금실리사이드막을 포함하는 플로우팅 게이트전극을 형성하는 제 2 단계, 상기 하부백금전극 상에 강유전체, 상부백금전극을 형성하여 상기 하부백금전극, 강유전체 및 상부백금전극의 적층구조로 이루어진 캐패시터를 형성하는 제 3 단계를 포함하여 이루어진다.
Description
본 발명은 메모리 소자의 제조 방법에 관한 것으로, 특히 트랜지스터 상부에 플로우팅 구조를 갖는 강유전체 캐패시터를 형성하도록 한 비휘발성 강유전체 메모리 소자(Nonvolatile Ferroelectric Memory Device;이하 FeRAM)의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. FeRAM(ferroelectric random access memory) 소자는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
다른 비휘발성 메모리 소자로는 EEPROM(Electrical Erasable Programmable ROM)과 같은 플래쉬 메모리(Flash Memory) 소자가 있는데, 이러한 플래쉬 메모리 소자는 느린 동작속도와 높은 동작 전압이 필요하다.
FeRAM 소자의 축전물질로는 SrBi2Ta2O9(이하 SBT)와 Pb(Zr,Ti)O3(이하 PZT) 박막이 주로 사용된다. 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하는 히스테리시스(Hysteresis) 특성을 이용한다.
FeRAM 소자에서 캐패시터의 강유전체 재료로서 PZT, SBT, SrxBiy(TaiNbj)2O9(이하 SBTN) 등의 페로브스카이트(perovskite) 구조를 갖는 강유전체를 사용하는 경우 통상적으로 Pt, Ir, Ru, Pt 합금 등의 금속으로 상부전극을 형성한다.
그리고 이러한 강유전 물질을 사용하여 비휘발성 메모리 소자를 제조하는 방법에는 트랜지스터와 캐패시터를 연결하여 하나의 셀을 제조하는 방법과 트랜지스터만으로 셀을 제조하는 방법이 있다.
이 중 하나의 트랜지스터를 이용하여 셀을 제조하는 경우, 셀 면적을 최소화하여 대용량의 메모리 소자를 제조하는데 이상적인 구조라 할 수 있다.
FeRAM은 하나의 캐패시터와 트랜지스터를 이용하여 하나의 셀을 구성하는 DRAM과 같은 메모리 셀을 구성하지 않고, 플래쉬 메모리와 같이 플로우팅 게이트를 이용한 MFMISFET(Metal Ferroelectric Metal Insulator Semiconductor Field Effect Transistor)형 FFRAM(Floating gate type Ferroelectric RAM)의 설계가 가능하며, 이 경우 콘트롤 게이트와 플로우팅 게이트 사이의 절연체를 강유전체로 바꾸어 저전압에서 쓰기 가능하고 동작 속도가 빠른 비휘발성 메모리 소자를 제조하는 연구가 진행되고 있다.
도 1 은 종래기술의 비휘발성 강유전체 메모리 소자를 나타낸 도면으로서, 소오스/드레인 영역(4,5), 게이트절연막(2) 및 게이트 전극(3)을 포함하는 반도체 기판(1) 상부에 하부전극(6), 강유전체(7), 상부전극(8)으로 이루어진 캐패시터를형성한다. 여기서 상기 게이트전극(3)과 하부전극(6)은 상기 강유전체(7)와 게이트절연막(2) 사이에서 플로우팅 게이트로 작용한다.
그러나 하부전극(6) 물질로 백금을 사용할 경우, 강유전체(7)의 강유전 특성을 확보하기 위한 고온의 후열처리시에 트랜지스터의 게이트전극(3)을 구성하는 폴리실리콘과 반응하여 백금실리사이드(Pt-Silicide)를 형성하기 때문에, 백금실리사이드가 부피 팽창하여 박막 필링(peeling)의 원인으로 작용하는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서, 백금실리사이드 를 확산 방지막으로 이용하여 강유전체 캐패시터의 열화를 방지하는데 적합한 비휘발성 강유전체 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술의 비휘발성 강유전체 메모리 소자를 나타낸 도면,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 비휘발성 강유전체 메모리 소자의 제조 방법을 나타낸 도면.
*도면의 주요부분에 대한 부호의 설명*
21 : 반도체 기판 22 : 게이트절연막
23 : 게이트전극 24,25 : 불순물 확산층
26 : 백금실리사이드 27 : 하부전극
28 : 강유전체 29 : 상부전극
100 : MOS 트랜지스터 영역 200 : 플로우팅 게이트 영역
300 : 강유전체 캐패시터 영역
상기의 목적을 달성하기 위한 본 발명의 비휘발성 강유전체 메모리 소자의 제조 방법은 폴리실리콘 게이트전극 및 소오스/드레인이 구비된 메모리 소자의 제조 방법에 있어서, 상기 폴리실리콘 게이트전극 상에 백금실리사이드막을 형성하는 제 1 단계, 상기 백금실리사이드막 상에 캐패시터의 하부백금전극을 형성하여 상기 게이트전극, 백금실리사이드막을 포함하는 플로우팅 게이트전극을 형성하는 제 2 단계, 상기 하부백금전극 상에 강유전체, 상부백금전극을 형성하여 상기 하부배금전극, 강유전체 및 상부백금전극의 적층구조로 이루어진 캐패시터를 형성하는 제 3단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 비휘발성 강유전체 메모리 소자의 제조 방법을 나타낸 도면으로서, MOS 트랜지스터 상에 플로우팅 구조의 강유전체 캐패시터를 형성하는 방법을 나타낸다.
도 2a 에 도시된 바와 같이, 반도체 기판(21)상에 절연막, 폴리실리콘을 증착하고 게이트 패터닝하여 게이트절연막(22), 게이트전극(23)을 형성한다. 이어 상기 게이트전극(23)을 마스크로 이용한 불순물 이온주입으로 상기 게이트전극(22) 양측의 반도체 기판(21) 표면내에 불순물확산층(24,25)을 형성한다. 다시 말하면, 불순물확산층(24,25), 게이트 절연막(22)이 형성된 반도체 기판(21) 상부에 게이트전극(23)을 포함하는 MOS 트랜지스터 영역(100)을 형성한다.
도 2b 에 도시된 바와 같이, 후공정에서 형성되는 캐패시터의 하부전극 (bottom electrode) 물질의 게이트전극(23)으로의 확산을 방지하기 위한 확산방지막(diffusion barrier layer)으로서, 상기 게이트전극(23) 상부에 화학적기상증착 법(Chemical Vapor Deposition;CVD) 또는 물리적기상증착법(Physical Vapor Depos ition;PVD)를 이용하여 200Å∼2000Å의 두께로 백금실리사이드(Pt-silicide)(26)를 형성한다.
또한 백금실리사이드(26)는 스퍼터링(sputtering), 유기금속화학기상증착법(Metal Organic Chemical Vapor Deposi tion;MOCVD) 또는 이온도금(Ion Plating)을 이용하여 형성한다. 그리고, 백금(Pt) 소오스(source)와 실리콘(Si) 소오스를 동시에 사용하여 백금실리사이드 단일막을 형성하거나, 스퍼터링법의 경우 백금-실리콘 (Pt-Si) 타겟(Target)을 이용하여 백금실리사이드를 형성할 수도 있다. 또한, 백금 (Pt)을 먼저 형성한 후 실리콘(Si) 소오스를 사용하여 백금(Pt)막 상에 실리콘(Si)막을 형성하고 실리콘/백금(Si/Pt) 이중막을 질소분위기에서 400 ℃ 내지 700 ℃ 온도로 열처리하여 백금실리사이드를 형성할 수도 있다.
그리고 백금실리사이드(26)는 금속과는 달리 고온에서 열역학적으로 안정하고 이동도가 낮으므로 고온 회복 열처리 공정시 캐패시터 전극의 수축, 홀 및 힐락 생성과 같은 문제점을 방지할 수 있으며, 금속 보다 치밀한 구조를 갖는다.
도 2c 에 도시된 바와 같이, 상기 백금실리사이드(26) 상부에 백금을 증착하고 마스크 공정 및 식각 공정으로 캐패시터 패터닝하여 강유전체 캐패시터의 하부전극(27)을 형성한다. 이러한 하부전극(27)은 게이트전극(23), 백금실리사이드 (26)을 포함하여 플로우팅 게이트(Floating gate) 영역(200)을 이룬다.
도 2d 에 도시된 바와 같이, 상기 하부전극(27) 상부에 강유전 물질, 백금을 차례로 증착하고 마스크 공정 및 식각 공정으로 패터닝하여 강유전체(28), 상부전극(29)을 형성하여 상기 하부전극(27)을 포함한 강유전체 캐패시터 영역(300)을 형성한다. 여기서 상기 강유전체(28)는 Bi(Bismuth)-레이어드(layered) 페로브스카이트 (Perovskite) 구조를 갖는 SBT (SrBi2Ta2O9), SBTN(SrBi(TaNb)2O9),SrBi2Nb2O9등의 Y-1 계열의 강유전물질을 이용하거나, PbTiO3구조를 갖는 PZT(Pb(Zr1-xTix)O3), PLZT(Pb,La((Zr1-xTix)O3)등의 페로브스카이트 구조의 강유전물질을 이용하며, 화학적기상증착법(Chemical Vapor Deposition;CVD), 물리적기상증착법(Physical Vapor Deposition;PVD), 유기금속증착법(Metal Organic Deposition;MOD)를 이용하여 500Å∼2500Å의 두께로 증착된다.
이어 캐패시터 패터닝을 위한 식각 과정에서 열화된 강유전체 특성을 회복시켜주기 위해 700∼900℃의 범위에서 후열처리 공정을 실시한다.
이처럼 하부전극(27), 백금실리사이드(26) 및 게이트전극(23)을 포함하는 플로우팅게이트(Floating gate) 영역(200) 상부에 하부전극(27), 강유전체(28) 및 상부전극(29)로 이루어진 강유전체 캐패시터 영역(300)이 형성되고, 이러한 플로우팅 구조의 하부전극(27)로 백금을 이용할 경우 캐패시터의 강유전특성을 확보하기 위한 고온 후열처리 시에 백금실리사이드(26)는 게이트전극(23)을 구성하는 폴리실리콘과 백금과의 반응을 억제한다.
다시 말하면, 두 전도물질(폴리실리콘, 백금)의 반응물인 백금실리사이드를 확산방지막으로 이용하므로써 두 전도물질의 반응을 억제하여 안정된 플로우팅 구조를 형성한다.
다른 실시예로 상기 게이트절연막, 게이트전극, 백금실리사이드, 하부전극, 강유전체 막, 상부전극을 동시에 패터닝하여 플로우팅 게이트와 강유전체 캐패시터를 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
전술한 본 발명의 비휘발성 메모리 소자의 제조 방법은 트랜지스터의 게이트 전극을 캐패시터의 하부 전극에 전기적으로 연결하는 백금실리사이드를 고온확산방지막으로 이용하므로써, 플로우팅 게이트로 사용되는 백금과 폴리 실리콘의 반응을 억제할 수 있다.
Claims (6)
- 폴리실리콘 게이트전극 및 소오스/드레인이 구비된 메모리 소자의 제조 방법에 있어서,상기 폴리실리콘 게이트전극 상에 백금실리사이드막을 형성하는 제 1 단계;상기 백금실리사이드막 상에 캐패시터의 하부백금전극을 형성하여 상기 폴리실리콘 게이트전극, 백금실리사이드막을 포함하는 플로우팅 게이트전극을 형성하는 제 2 단계; 및상기 하부백금전극 상에 강유전체, 상부백금전극을 형성하여 상기 하부백금전극, 강유전체 및 상부백금전극의 적층구조로 이루어진 캐패시터를 형성하는 제 3 단계를 포함하여 이루어짐을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,제 3 단계는,상기 캐패시터를 형성한 후 상기 강유전체의 강유전특성을 확보하도록 700 내지 900℃의 후열처리 공정을 실시하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 백금실리사이드막은 화학적기상증착 또는 물리적기상증착중 어느 하나를 이용하여 200Å∼2000Å 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 백금실리사이드막은 스퍼터링 또는 유기금속화학기상증착 또는 이노도금을 이용하여 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 백금실리사이드막은 백금소오스와 실리콘소오스를 동시에 사용하여 상기 백금실리사이드 단일막을 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 백금실리사이드막은 백금을 형성한 후 실리콘소오스를 사용하여 상기백금상에 실리콘막을 형성하고 상기 실리콘과 백금의 적층막을 질소분위기에서 400℃∼700℃ 온도로 열처리하여 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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| KR1019990063596A KR20010061110A (ko) | 1999-12-28 | 1999-12-28 | 비휘발성 강유전체 메모리 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010061110A true KR20010061110A (ko) | 2001-07-07 |
Family
ID=19630919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990063596A KR20010061110A (ko) | 1999-12-28 | 1999-12-28 | 비휘발성 강유전체 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR20010061110A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100761378B1 (ko) * | 2004-07-30 | 2007-09-27 | 주식회사 하이닉스반도체 | 강유전체 메모리 장치 및 그 제조 방법 |
| KR100922460B1 (ko) * | 2006-08-16 | 2009-10-21 | 가부시끼가이샤 도시바 | 비휘발성 반도체 메모리 |
| CN112349775A (zh) * | 2020-09-16 | 2021-02-09 | 清华大学 | 超陡亚阈值摆幅器件及其制备方法 |
-
1999
- 1999-12-28 KR KR1019990063596A patent/KR20010061110A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100761378B1 (ko) * | 2004-07-30 | 2007-09-27 | 주식회사 하이닉스반도체 | 강유전체 메모리 장치 및 그 제조 방법 |
| KR100922460B1 (ko) * | 2006-08-16 | 2009-10-21 | 가부시끼가이샤 도시바 | 비휘발성 반도체 메모리 |
| US8227852B2 (en) | 2006-08-16 | 2012-07-24 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| CN112349775A (zh) * | 2020-09-16 | 2021-02-09 | 清华大学 | 超陡亚阈值摆幅器件及其制备方法 |
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