KR20000044676A - 계면의 특성 향상을 위한 강유전체 캐패시터제조 방법 - Google Patents

계면의 특성 향상을 위한 강유전체 캐패시터제조 방법 Download PDF

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Abstract

본 발명은 실리콘 산화물과 금속 하부전극의 계면, 금속 하부전극과 강유전체막의 계면 및 강유전체막과 상부 전극의 계면 특성을 향상시켜, 누설전류를 감소시키고 후속 식각 공정에서 탈착의 발생을 방지할 수 있는 강유전체 캐패시터 제조 방법에 관한 것으로, 본 발명은 FRAM 소자의 캐패시터 제조 방법에서 강유전체막 형성 후 강유전체상 형성을 위한 열처리 공정시 핵 생성을 위한 RTA 공정과 결정립 성장을 위한 노 공정을 실시하는 종래 방법과 달리 핵 생성을 위한 급속열처리 공정만을 실시하고 상부전극 형성 후에 진행되는 후속 열처리 공정을 통하여 강유전체상의 결정립을 성장시키는데 그 특징이 있다. 본 발명의 일실시예에서 강유전체상의 결정립 성장은 캐패시터 형성을 위한 식각 후 진행되는 1차 회복 열처리 공정과 BPSG 등의 평탄화 산화물 형성 후 진행되는 유동 열공정, 그리고, 캐패시터 콘택 형성을 위한 식각 공정 후 실시되는 2차 회복 열처리 공정을 통하여 달성된다. 이에 따라, 노 열처리 공정시 실리콘 산화물층과 금속 하부전극의 계면 및 금속 하부전극과 강유전체막의 계면에 가해지는 열적 충격에 의한 계면 접착력 저하를 방지할 수 있다. 또한, 상부전극 형성 후에 강유전체상의 결정립 성장이 진행되므로, 강유전체막과 상부전극 계면의 거칠기가 완화되고 구멍이 없는 치밀한 강유전체막 구조를 얻을 수 있다.

Description

계면의 특성 향상을 위한 강유전체 캐패시터 제조 방법
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 계면 특성을 보다 향상시킬 수 있는 강유전체 캐패시터 제조 방법에 관한 것이다.
FeRAM(ferroelectric random access memory) 소자는 비휘발성 기억 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM(Dynamic Random Access Memory)에 필적하여 차세대 기억소자로 각광받고 있다. FeRAM 소자의 유전물질로는 SrxBiyTa2O9(이하 SBT)와 Pb(ZrxTi1-x)O3(이하 PZT) 강유전체막이 주로 사용되는데, 강유전체막의 우수한 강유전 특성을 얻기 위해서는 상하부 전극물질의 선택과 적절한 공정의 제어가 필수적이다.
FeRAM 소자 제조 고정 중 이층 페롭스카이트(Bi-layered perovskite) 구조를 갖는 SBT(SrxBiyTa2O9), SBTN(SrxBiy(TaiNbj)2O9) 등의 강유전체를 사용하는 캐패시터 제조 공정에서는 Pt 등의 금속 하부전극 상에 강유전체막을 도포(coating)한 후, 강유전체상 형성을 위한 고온 열공정이 요구된다. 종래의 강유전체 형성을 위한 열처리 공정은 2단계 공정, 즉 강유전체상의 핵생성(nucleation)을 위한 RTA 공정(rapid thermal annealing)과 핵생성된 강유전체상의 결정립 성장(grain growth)을 위한 노 열공정(furnace annealing)을 실시한다. RTA 공정 및 노 열처리 공정은 모두 700 ℃ 내지 800 ℃ 온도의 O2분위기에서 실시되며, 공정시간은 RTA 공정의 경우는 약 0.5분, 노 열공정은 약 60분이다.
고온에서 극히 단시간에 실시되는 RTA 공정과는 달리 고온에서 장시간 동안 실시되는 노 열처리 공정에서는 하부층인 실리콘 산화물과 금속 하부전극의 계면 및 금속 하부전극과 강유전체의 계면에 금속과 산화물과의 열팽창 계수 차이에 의한 열적 충격(thermal damage)이 가해지게 된다. 이런 노 열처리 공정시의 열적 충격은 원래 약한 금속과 산화물 계면의 접착력을 더욱 취약하게 한다. 그 결과, 상부전극 형성을 위한 전도막 증착 후 실시되는 식각(etching) 공정에서 탈착(lifting)이 일어나 소자의 제조 수율을 감소시킨다.
한편, RTA 공정 후 핵생성만 일어난 강유전체막은 표면 거칠기(surface roughness)가 매우 적고, 구멍(pore)이 거의 없는 치밀한 미세 구조를 갖는 반면, 노 열처리 공정 후 결정립 성장이 일어난 강유전체막은 표면이 거칠고 결정립 계면에 많은 구멍을 갖고 있다. 따라서, 노 열공정 후 결정립 성장이 일어난 강유전체막 위에 상부전극을 형성하면 거칠기가 심하고, 강유전체막과 상부 전극의 계면에 구멍이 존재하게 된다. 그 결과 누설전류가 증가하는 등 캐패시터의 특성 저하가 초래되고, 후속 식각 공정에서 탈착이 일어난다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 실리콘 산화물과 금속 하부전극의 계면, 금속 하부전극과 강유전체막의 계면 및 강유전체막과 상부 전극의 계면 특성을 향상시켜, 누설전류를 감소시키고 후속 식각 공정에서 탈착의 발생을 방지할 수 있는 강유전체 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1f는 본 발명의 일실시예에 따른 강유전체 캐패시터 제조 공정 단면도,
도2a 및 도2b 그리고 도3a 및 도3b는 박막 들림 등의 결함 발생 여부를 관찰하기 위한 모니터링 패턴을 보이는 사진,
도4는 종래 기술에 따라 제조된 캐패시터와 본 발명에 따라 제조된 캐패시터의 누설전류 밀도 특성을 비교하여 나타낸 그래프.
* 도면의 주요 부분에 대한 도면 부호의 설명
20: 제1 전도막 21: 강유전체막
22: 제2 전도막 23: 하드 마스크
상기와 같은 목적을 달성하기 위한 본 발명은 캐패시터의 하부전극을 이룰 제1 전도막을 형성하는 제1 단계; 상기 제1 전도막 상에 강유전체막을 형성하는 제2 단계; 상기 강유전체막의 핵생성을 위한 급속열처리(rapid thermal annealing)를 실시하는 제3 단계; 상기 강유전체막 상에 캐패시터의 상부전극을 이룰 제2 전도막을 형성하는 제4 단계; 및 상기 강유전체막의 결정립 성장을 위한 열처리를 실시하는 제5 단계를 포함하는 강유전체 캐패시터 제조 방법을 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 캐패시터의 하부전극을 이룰 제1 전도막을 형성하는 제1 단계; 상기 제1 전도막 상에 이층 페롭스카이트(Bi-layered perovskite) 구조를 갖는 강유전체막을 형성하는 제2 단계; 상기 강유전체막의 핵생성을 위한 급속열처리(rapid thermal annealing)를 실시하는 제3 단계; 상기 강유전체막 상에 캐패시터의 상부전극을 이룰 제2 전도막을 형성하는 제4 단계; 상기 제2 전도막, 상기 강유전체막 및 상기 제1 전도막을 선택적으로 식각하여 상기 캐패시터를 형성하는 제5 단계; 상기 제5 단계의 식각으로 인한 손상을 보상함과 동시에 상기 강유전체막의 결정립 성장을 위한 열처리를 실시하는 제6 단계; 상기 제6 단계가 완료된 전체 구조상에 층간절연막을 형성하고, 상기 층간절연막을 유동(flow)시킴과 동시에 상기 강유전체막의 결정립 성장을 위한 열처리를 실시하는 제7 단계; 및 상기 층간절연막을 식각하여 상기 제2 전도막을 노출시키고, 상기 층간절연막 식각시 발생한 손상을 보상함과 동시에 상기 강유전체막의 결정립 성장을 위한 열처리를 실시하는 제8 단계를 포함하는 강유전체 캐패시터 제조 방법을 제공한다.
본 발명은 FRAM 소자의 캐패시터 제조 방법에서, 강유전체막 형성 후 강유전체상 형성을 위한 열처리 공정시 행생성을 위한 RTA 공정과 결정립 성장을 위한 노 공정으로 이루어지는 종래 방법과 달리 핵생성을 위한 급속열처리 공정만을 실시하고 상부전극 형성 후에 진행되는 후속 열처리 공정을 통하여 강유전체 상의 결정립을 성장시키는데 그 특징이 있다.
본 발명의 일실시예에서 강유전체상의 결정립 성장은 캐패시터 형성을 위한 식각 후 진행되는 1차 회복 열처리 공정(recovery annealing)과 BPSG 등의 평탄화 산화물 형성 후 진행되는 유동(flow) 열공정, 그리고, 캐패시터 콘택 형성을 위한 식각 공정 후 실시되는 2차 회복 열처리 공정을 통하여 달성된다.
이와 같이 강유전체 열공정시 RTA 공정만을 실시하면, 노 열처리 공정시 실리콘 산화물층과 금속 하부전극의 계면 및 금속 하부전극과 강유전체막의 계면에 가해지는 열적 충격에 의한 계면 접착력 저하를 방지할 수 있다. 또한, 상부전극 형성 후에 강유전체상의 결정립 성장이 진행되므로, 강유전체막과 상부전극 계면의 거칠기가 완화되고 구멍이 없는 치밀한 강유전체막 구조를 얻을 수 있다. 이에 따라, 캐패시터의 특성 향상 즉, 누설전류를 감소시킬 수 있을 뿐만 아니라 후속 식각 공정에서의 탈착 현상을 방지할 수 있다.
이하, 첨부된 도면 도1a 내지 도1f를 참조하여 본 발명의 일실시예에 따른 캐패시터 제조 방법을 상세히 설명한다.
먼저, 도1a에 도시한 바와 같이 트랜지스터 및 비트라인 형성이 완료된 전체 구조상에 BPSG 등으로 층간절연막(17)을 형성하고, 층간절연막(17) 상에 페시베이션(passivation)을 위하여 고온산화막(high temperature oxide, HTO)(18)을 형성한다. 도1에서 미설명 도면부호 '10'은 반도체 기판, '11'은 소자분리막, '12'는 게이트 산화막. '13'은 게이트 전극, '14'는 트랜지스터의 소오스 또는 드레인. '15' 및 '17'은 층간절연막. '16'은 비트라인(bit line)을 각각 나타낸다.
다음으로, 도1b에 도시한 바와 같이 고온산화막(18) 상에 Ti, Ta, Ti 합금(Ti alloy) 등으로 접착층(19)을 형성하고, 접착층(19) 상에 캐패시터의 하부전극을 이룰 제1 전도막(20)을 Pt, Ir, Ru 또는 Pt 합금 등으로 형성하고, 제1 전도막(20) 상에 이층 페롭스카이트(Bi-layered perovskite) 구조를 갖는 SBT(SrxBiyTa2O9), SBTN(SrxBiy(TaiNbj)2O9) 으로 강유전체막(21)을 형성한다. 상기 x는 0.7 내지 1.0, y는 2.0 내지 2.6, i는 0.7 내지 0.9, j는 0.1 내지 0.3이다.
이어서, 강유전체상의 핵생성을 위하여 700 ℃ 내지 800 ℃ 온도의 O2분위기에서 0.4분 내지 0.6분 동안 RTA 공정을 실시한다. 이때, RTA 공정 후 종래의 결정립 성장을 위한 노 열공정은 생략한다.
이어서, 강유전체막(21) 상에 캐패시터의 상부전극을 이룰 제2 전도막(22)을 Pt, Ir, Ru 또는 Pt 합금 등으로 형성하고, 상부전극 패터닝을 위하여 TiN 또는 TiO2등으로 하드 마스크(hard mask)(23)를 형성한다.
다음으로, 도1c에 도시한 바와 같이 하드 마스크(23)를 식각마스크로 제2 전도막(22)을 식각하고, 식각마스크(도시하지 않음) 형성 공정 및 식각 공정으로 강유전체막(21), 제1 전도막(20) 및 접착층(19)을 패터닝하여 캐패시터를 형성한다. 이어서, 식각마스크를 제거하고, 식각 공정에서 유발된 손상(damage)을 회복시키고 핵생성된 강유전체상의 결정립 성장을 위하여 700 ℃ 내지 800 ℃ 온도의 O2분위기에서 25분 내지 35분 동안 1차 회복 열처리 공정을 실시한다.
이때, 상기 하드 마스크(23)를 TiN과 같은 질화물로 형성한 경우에는 산화에 의한 하드 마스크(23)의 부피 팽창으로 오염 입자(particle)가 발생하므로, 강유전체막(21), 제1 전도막(20) 및 접착막(19)의 패터닝시 제거하고, TiO2와 같은 산화물로 하드 마스크(23)를 형성한 경우에는 상부전극의 면적 감소(shrinkage)를 방지하기 위하여 제거하지 않고 남겨둔다. 본 발명의 일실시예에서는 TiO2로 하드 마스크(23)를 형성한 경우를 예로서 설명하여, 도1c와 같이 하드 마스크가 제거되지 않고 남아있다.
다음으로, 도1d에 도시한 바와 같이 캐패시터 형성이 완료된 전체 구조상에 SiO2, TiO2또는 Al2O3등으로 캐패시터 확산방지막(24)을 형성하고, 평탄화를 위하여 BPSG 등으로 층간절연막(25)을 형성한다. 이어서, 층간절연막의 유동(flow) 및 강유전체상의 결정립 성장을 위하여 750 ℃ 내지 850 ℃ 온도의 N2분위기에서 25 분 내지 35분 동안 열처리 공정을 실시한다.
다음으로, 도1e에 도시한 바와 같이 층간절연막(25), 캐패시터 확산방지막(24) 및 하드 마스크(23)를 선택적으로 식각하여 제2 전도막(22)을 노출시키는 제1 콘택홀(C1)을 형성한다. 이어서, 제1 콘택홀(C1) 형성을 위한 식각 과정에서 발생한 손상의 회복 및 유전체상의 결정립 성장을 위한 2차 회복 열처리 공정을 700 ℃ 내지 800 ℃ 온도의 O2분위기에서 25분 내지 35분 동안 실시한다.
다음으로, 도1f에 도시한 바와 같이 층간절연막(25), 캐패시터 확산방지막(24), 고온산화막(18), 층간절연막(17, 15)을 식각하여 트랜지스터의 소오스 또는 드레인 접합(14)을 노출시키는 제2 콘택홀(C2)을 형성하고, Ti막 및 TiN막을 적층하여 금속확산방지막(26)을 형성하고, Al, W 등으로 금속막(27)을 형성한 후 패터닝하여 금속배선을 형성한다.
도2a 및 도2b 그리고 도3a 및 도3b는 박막 들림(lifting) 등의 결함(defect) 발생 여부를 관찰하기 위한 모니터링(monitoring) 패턴을 보이는 사진으로서, 도2a 및 도2b는 캐패시터 패턴 형성을 위한 식각 공정과 세정 공정을 실시한 후를 나타내고, 도3a 및 도3b는 캐패시터 콘택 형성을 위한 식각 공정과 세정 공정을 실시한 후를 나타내고 있다. 실제 캐패시터의 크기는 작아서 캐패시터에서 발생하는 들림 등의 결함 발생 여부를 관찰하기 어렵기 때문에 모니터링 패턴을 형성하여 측정한 것이다. 도2a 및 도3a는 강유전체막 형성 후 종래 기술에 따라 725 ℃ 온도의 산소(O2) 분위기에서 30초간 급속열처리를 실시하고, 800 ℃ 온도의 산소 분위기에서 60분간 열처리한 결과이며, 도2b 및 도3b는 강유전체막 형성 후 본 발명에 따라 725 ℃ 온도의 산소(O2) 분위기에서 30초간 급속열처리만 실시한 결과이다. 도2a 및 도2b의 비교결과와 도3a 및 도3b의 비교 결과로부터 본 발명에 따라 급속열처리만을 실시한 경우 막의 들림이 보다 감소하는 것을 알 수 있다.
도4는 종래 기술에 따라 제조된 캐패시터와 본 발명에 따라 제조된 캐패시터의 누설전류 밀도 특성을 비교하여 나타낸 그래프이다.
(A)는 종래 기술에 따른 캐패시터 제조 공정에서 강유전체막 형성 후 핵생성을 위하여 725 ℃ 온도의 산소(O2) 분위기에서 30초간 급속열처리를 실시하고, 결정립 성장을 위하여 800 ℃ 온도의 산소(O2) 분위기에서 60분간 노 열처리를 하고, 강유전체막 상에 상부전극을 이룰 전도막을 형성하고, 캐패시터 패턴 형성을 위한 식각공정을 실시하고 1차 회복 열처리를 700 ℃ 온도의 산소 분위기에서 30분간 실시한 다음, 층간절연막으로 형성된 BPSG막을 850 ℃ 온도의 질소 분위기에서 30분간 유동시키고, 캐패시터 콘택 형성을 위하여 층간절연막을 식각하고, 2차 회복 열처리를 800 ℃ 온도의 산소 분위기에서 30분간 실시한 경우의 누설전류 특성을 보이고 있다.
(B)는 본 발명에 따라 제조된 캐패시터의 누설전류 특성을 보이는 것으로서, 강유전체막 형성 후 725 ℃ 온도의 산소(O2) 분위기에서 30초간 급속열처리하여 핵을 생성시키고, 강유전체의 결정립 성장을 위한 노 열처리 공정을 실시하지 않고, 상부전극을 이룰 전도막을 형성하는 등의 이후의 공정은 전술한 종래 기술과 동일하게 진행하여 1차 회복 열처리, BPSG막 유동(flow) 또는 2차 회복 열처리 과정에서 강유전체막의 결정립을 성장시켜 캐패시터를 제조한 경우의 누설전류 특성 결과를 보이고 있다.
도4의 결과로부터 종래 기술에 따라 제조된 캐패시터(A) 보다 본 발명에 따라 제조된 캐패시터(B)의 경우, 캐패시터의 동작전압(operation voltage)인 3 V에서 누설전류밀도가 더 작아짐을 알 수 있다. 또한, 종래 기술에 따라 제조된 캐패시터(A)에서는 누설전류가 급격히 증가하는 전압인 항복전압(breakdown voltage)이 약 5.8 V이고, 본 발명에 따라 제조된 캐패시터(B)에서는 항복전압이 약 9.3 V로서 항복전압 특성도 향상됨을 알 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 FeRAM 소자의 캐패시터 제조시 금속전극과 강유전체막의 계면 구조를 향상시키고 금속 전극과 산화물의 계면을 열적 충격으로부터 보호하여 누설전류를 감소시키는 등 캐패시터의 특성 향상 및 식각, 열공정시 계면 탈착 현상 방지하여 그에 따른 소자 제조 수율을 감소를 방지할 수 있다.

Claims (6)

  1. 강유전체 캐패시터 제조 방법에 있어서,
    캐패시터의 하부전극을 이룰 제1 전도막을 형성하는 제1 단계;
    상기 제1 전도막 상에 강유전체막을 형성하는 제2 단계;
    상기 강유전체막의 핵생성을 위한 급속열처리(rapid thermal annealing)를 실시하는 제3 단계;
    상기 강유전체막 상에 캐패시터의 상부전극을 이룰 제2 전도막을 형성하는 제4 단계; 및
    상기 강유전체막의 결정립 성장을 위한 열처리를 실시하는 제5 단계
    를 포함하는 강유전체 캐패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 강유전체막을
    SrxBiyTa2O9또는 SrxBiy(TaiNbj)2O9(여기서, x는 0.7 내지 1.0, y는 2.0 내지 2.6, i는 0.7 내지 0.9, j는 0.1 내지 0.3임)로 형성하는 것을 특징으로 하는 강유전체 캐패시터 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제3 단계는,
    700 ℃ 내지 800 ℃ 온도의 O2분위기에서 0.4 분 내지 0.6분 동안 실시하고,
    상기 제5 단계는,
    700 ℃ 내지 800 ℃ 온도의 O2분위기에서 25분 내지 35분 동안 실시하는 것을 특징으로 하는 강유전체 캐패시터 제조 방법.
  4. 반도체 소자의 강유전체 캐패시터 제조 방법에 있어서,
    캐패시터의 하부전극을 이룰 제1 전도막을 형성하는 제1 단계;
    상기 제1 전도막 상에 이층 페롭스카이트(Bi-layered perovskite) 구조를 갖는 강유전체막을 형성하는 제2 단계;
    상기 강유전체막의 핵생성을 위한 급속열처리(rapid thermal annealing)를 실시하는 제3 단계;
    상기 강유전체막 상에 캐패시터의 상부전극을 이룰 제2 전도막을 형성하는 제4 단계;
    상기 제2 전도막, 상기 강유전체막 및 상기 제1 전도막을 선택적으로 식각하여 상기 캐패시터를 형성하는 제5 단계;
    상기 제5 단계의 식각으로 인한 손상을 보상함과 동시에 상기 강유전체막의 결정립 성장을 위한 열처리를 실시하는 제6 단계;
    상기 제6 단계가 완료된 전체 구조상에 층간절연막을 형성하고, 상기 층간절연막을 유동(flow)시킴과 동시에 상기 강유전체막의 결정립 성장을 위한 열처리를 실시하는 제7 단계; 및
    상기 층간절연막을 식각하여 상기 제2 전도막을 노출시키고, 상기 층간절연막 식각시 발생한 손상을 보상함과 동시에 상기 강유전체막의 결정립 성장을 위한 열처리를 실시하는 제8 단계
    를 포함하는 반도체 소자의 강유전체 캐패시터 제조 방법.
  5. 제 4 항에 있어서,
    상기 강유전체막을
    SrxBiyTa2O9또는 SrxBiy(TaiNbj)2O9(여기서, x는 0.7 내지 1.0, y는 2.0 내지 2.6, i는 0.7 내지 0.9, j는 0.1 내지 0.3임)로 형성하는 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터 제조 방법.
  6. 제 5 항에 있어서,
    상기 제3 단계는,
    700 ℃ 내지 800 ℃ 온도의 O2분위기에서 0.4 분 내지 0.6분 동안 실시하고,
    상기 제6 단계는,
    700 ℃ 내지 800 ℃ 온도의 O2분위기에서 25분 내지 35분 동안 실시하고,
    상기 제7 단계에서,
    상기 열처리는 4750 ℃ 내지 850 ℃ 온도의 N2분위기에서 25분 내지 35분 동안 실시하고,
    상기 제8 단계에서,
    상기 열처리는 700 ℃ 내지 800 ℃ 온도의 O2분위기에서 25분 내지 35분 동안 실시하는 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터 제조 방법.
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