JPH10270646A

JPH10270646A - 強誘電体薄膜素子の製造方法及び半導体装置

Info

Publication number: JPH10270646A
Application number: JP9074765A
Authority: JP
Inventors: Seiichi Yokoyama; 誠一横山; Hironori Matsunaga; 宏典松永
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-03-27
Filing date: 1997-03-27
Publication date: 1998-10-09

Abstract

(57)【要約】【課題】本発明は、強誘電体特性、リーク電流特性を
有する強誘電体薄膜素子の製造方法及び半導体装置を提
供することを目的としている。【解決手段】前駆体原料溶液を塗布乾燥して前記強誘
電体薄膜となる薄膜を成膜する成膜工程S10と、その成
膜工程により成膜した薄膜を加熱温度400℃以上600℃以
下の温度で加熱する第一の熱処理工程S13と、その第一
の熱処理工程の後に昇温速度20℃／秒以上で昇温してか
ら一定温度で３分以内の時間保持する第二の熱処理工程
S14と、成膜工程S13、第一の熱処理工程S13、及び第二
の熱処理工程S14を所望の強誘電体薄膜の膜厚が得られ
るように繰り返してからその強誘電体薄膜上に上部電極
層を形成した後(S15)、さらに昇温速度20℃／秒以上で
昇温してから一定加熱温度で３分以内の時間保持する第
三の熱処理工程S16とを含む強誘電体薄膜素子の製造方
法とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ素子、焦電
センサ素子、圧電素子等に用いられる強誘電体薄膜素子
の製造方法及び半導体装置に関するものである。

【０００２】

【従来の技術】強誘電体薄膜は、自発分極、高誘電率、
電気光学効果、圧電効果、及び焦電効果等の多くの機能
をもつことから、広範なデバイス開発に応用されてい
る。例えば、その焦電性を利用して赤外線リニアアレイ
センサに、また、その圧電性を利用して超音波センサ
に、その電気光学効果を利用して導波路型光変調器に、
その高誘電性を利用してＤＲＡＭやＭＭＩＣ用キャパシ
タにと、様々な方面で用いられている。

【０００３】それらの広範な応用デバイス開発の中で
も、近年の薄膜形成技術の進展に伴って、半導体メモリ
技術との組み合わせにより、高密度でかつ高速に動作す
る強誘電体不揮発性メモリ（ＦＲＡＭ）の開発が盛んで
ある。強誘電体薄膜を用いた不揮発性メモリは、その高
速書き込み／読み出し、低電圧動作、及び書き込み／読
み出し耐性の高さ等の特性から、従来の不揮発性メモリ
の置き換えだけでなく、ＳＲＡＭやＤＲＡＭに対する置
き換えも可能なメモリとして、実用化に向けの研究開発
が盛んに行われている。

【０００４】このようなデバイス開発には、残留分極
（Ｐｒ）が大きくかつ抗電場（Ｅｃ）が小さく、低リー
ク電流であり、分極反転の繰り返し耐性の大きな材料が
必要である。さらには、動作電圧の低減と半導体微細加
工プロセスに適合するために膜厚２００ｎｍ以下の薄膜
で膜構造が緻密で、上記の特性を実現することが望まし
い。また、薄膜作製にあたっては、スループット向上の
ために、成膜時間が短いことが好ましい。

【０００５】従来、これらの用途に用いられる強誘電体
材料としては、ＰＺＴ（チタン酸ジルコン酸鉛、Ｐｂ
（Ｔｉ_x，Ｚｒ_1-x）Ｏ₃）に代表されるペロブスカイト
構造の酸化物材料が主流であった。ところが、ＰＺＴの
ように鉛をその構成元素として含む材料は、鉛やその酸
化物の蒸気圧が高いため、成膜時に鉛が蒸発してしまい
膜中に欠陥を発生させたり、ひどい場合にはピンホール
を形成してしまった。この結果、リーク電流が増大した
り、更に分極反転を繰り返すと、自発分極の大きさが減
少する疲労現象が起こるなどの欠点があった。特に、疲
労現象に関しては、強誘電体不揮発性メモリによるＦＲ
ＡＭに対する置き換えを考えると、１０¹⁵回の分極反転
後も特性の変化がないことを保証しなければならないた
め、疲労のない強誘電体薄膜の開発が望まれていた。

【０００６】一方、近年、ＦＲＡＭ用強誘電体材料とし
て、ビスマス層状構造化合物材料の研究開発が行われて
いる。ビスマス層状構造化合物材料は、１９５９年に、
Smolenskiiらによって発見され（G.A.Smolenskii,V.A.I
supov and A.I.Agranovskaya,Soviet Phys.Solid Stat
e,1,149(1959)）、その後、Subbaraoにより詳細な検討
がなされた（E.C.Subbarao,J.Phys.Chem.Solids,23,665
(1962)）。最近、CarlosA.Paz de Araujoらは、このビ
スマス層状構造化合物薄膜が強誘電体及び高誘電体集積
回路への応用に適していることを発見し、特に１０¹²回
以上の分極反転後も特性に変化が見られないという優れ
た疲労特性を報告している（国際出願番号ＰＣＴ／ＵＳ
９２／１０５４２（国際公開番号ＷＯ９３／１０５４
２、特表平７−５０２１４９号公報）。

【０００７】このビスマス層状構造化合物は、化学式Ｂ
ｉ₂Ａ_m-1Ｂ_mＯ_3m+3（ＡはＮａ，Ｋ，Ｐｂ，Ｃａ，Ｓ
ｒ，Ｂａ，Ｂｉから選択され、ＢはＦｅ，Ｔｉ，Ｎｂ，
Ｔａ，Ｗ，Ｍｏから選択されるものであり、ｍは自然数
である）で示される。そして、ビスマス層状構造化合物
の結晶構造は、（Ｂｉ₂Ｏ₂）²⁺層と（Ａ_m-1Ｂ_mＯ_3m+1）
^2-層とが交互に積み重なったような構造である。すなわ
ち、その結晶構造の基本は、（ｍ−１）個のＡＢＯ₃か
ら成るペロブスカイト格子が連なった層状ペロブスカイ
ト層の上下を（Ｂｉ₂Ｏ₂）²⁺層が挟み込んだ構造を成す
ものである。なお、ここで、Ａ及びＢとして、選択され
るものは単一とは限らない。

【０００８】このようなビスマス層状構造化合物材料と
しては、代表的なものとしてＳｒＢｉ₂Ｔａ₂Ｏ₉があ
る。そして。これ以外には、ＳｒＢｉ₂Ｎｂ₂Ｏ₉、Ｂａ
Ｂｉ₂Ｎｂ₂Ｏ₉、ＢａＢｉ₂Ｔａ₂Ｏ₉、ＰｂＢｉ₂Ｎｂ₂Ｏ
₉、ＰｂＢｉ₂Ｔａ₂Ｏ₉、ＳｒＢｉ₄Ｔｉ₄Ｏ₁₅、ＰｂＢｉ
₄Ｔｉ₄Ｏ₁₅、Ｎａ_0.5Ｂｉ_4.5Ｔｉ₄Ｏ₁₅、Ｋ_0.5Ｂｉ_4.5
Ｔｉ₄Ｏ₁₅、Ｓｒ₂Ｂｉ₄Ｔｉ₅Ｏ₁₈、Ｂａ₂Ｂｉ₄Ｔａ₅Ｏ
₁₈、Ｐｂ₂Ｂｉ₄Ｔｉ₅Ｏ₁₈等がある。

【０００９】また、強誘電体薄膜の製造方法には、真空
蒸着法、スパッタリング法、レーザーアブレーション法
等の物理的方法や、有機金属化合物を出発原料とし、こ
れらを熱分解酸化して酸化物強誘電体を得るゾルゲル法
又はＭＯＤ（Metal OrganicDecomposition）法、ＭＯＣ
ＶＤ（Metal Organic Chemical Vapor Deposition）法
等の化学的方法が用いられている。

【００１０】上記成膜法の中で、ＭＯＣＶＤ法は、段差
被覆性に優れ、また低温成膜の可能性もあるので、特に
ＦＲＡＭの高集積化を図る場合には有望であり、最近研
究開発が盛んになってきている。

【００１１】一方、ゾルゲル法又はＭＯＤ法は、原子レ
ベルの均質な混合が可能な原材料溶液を用いれるので、
組成制御が容易で再現性に優れること、特別な真空装置
が必要なく常圧で大面積の成膜が可能であること、工業
的に低コストである等の利点から広く利用されている。

【００１２】特に、上記ビスマス層状構造化合物薄膜の
成膜方法として、ＭＯＤ法が用いられており、従来のＭ
ＯＤ法の成膜プロセスでは、下記のような工程で強誘電
体薄膜又は誘電体薄膜が製造される（国際出願番号ＰＣ
Ｔ／ＵＳ９２／１０５４２（国際公開番号ＷＯ９３／１
０５４２、特表平７−５０２１４９号公報）、ＰＣＴ／
ＵＳ９３／１００２１）。

【００１３】（１）複合アルキシド等からなる前駆体溶
液をスピンコート法等で基板上に塗布成膜する工程。（２）溶媒や（１）の工程において反応生成したアルコ
ールや残留水分を膜中より離脱させるために、２５０℃
で３分間から５分間、大気中で加熱・乾燥するする工
程。（３）膜中の有機物成分を熱分解除去するためにＲＴＡ
（Rapid Thermal Annealing）法を用いて酸素雰囲気中
で７００℃で３０秒間（昇温速度１２５℃／秒）、加熱
処理する工程（第一焼成工程）。（４）膜を結晶化させるために、拡散炉を用いて、酸素
気流中で７５０℃で２時間、加熱処理する工程（第二焼
成工程）。（５）上部電極を形成した後、拡散炉を用いて、酸素気
流中で７５０℃で３０分間、加熱処理する工程（第三焼
成工程）。

【００１４】なお、所望の膜厚を得るためには、（１）
から（３）の工程を繰り返し、最後に（４）、（５）の
工程を行う。ただし、（３）の第一焼成工程を省略する
場合もある。以上のようにして、強誘電体薄膜を作製す
ることができる。

【００１５】

【発明が解決しようとする課題】しかしながら、上記の
ような従来のＭＯＤ法による強誘電体薄膜の製造方法に
おいて、結晶化のための（２）第二焼成工程を焼成温度
が７５０℃程度の高温で２時間もの長時間の焼成時間を
必要とした。このように高温の長時間の焼成工程が必要
であると、例えば、スタック構造の集積回路上に形成す
る場合には、ヴィアホール材料（コンタクトプラグ）と
電極間との相互拡散、酸化によるコンタクト不良や特性
劣化などのダメージを受けるという問題があり、特に強
誘電体薄膜素子を高集積化する場合の障害となってい
た。

【００１６】また、強誘電体薄膜の面内の結晶性を均一
にするために、一層ごとに結晶化を行うプロセスも行わ
れている（特開平８−２３０７３号公報）。この場合の
工程は、塗布成膜後に２５０℃で１０分間乾燥し、
酸素雰囲気中にて８００℃で１０分間の結晶化のための
加熱処理を行うというものである。そして、ととの
工程を所望の膜厚となるまで繰り返し、最終的に強誘電
体薄膜を得る。特開平８−２３０７３号公報の実施例の
記載によれば、２００ｎｍの膜厚を得るのに、これらの
工程を６回繰り返しており、すなわち８００℃の熱処理
工程を合計６０分間必要としている。したがって、上記
と同様の問題を有していた。

【００１７】さらに、高密度の素子を作製するには強誘
電体薄膜の厚さを更に薄くし微細加工精度を上げなけれ
ばならないが、焼成時間が長時間であると、薄膜中の結
晶粒径が１００ｎｍ〜２００ｎｍと大きくなり、薄膜表
面の凹凸も同様に大きくなる。このため、これら従来の
強誘電体薄膜素子の製造方法は、ＦＲＡＭ等の高集積デ
バイスの作製に必要なサブミクロンオーダーの微細加工
に適応できないという問題もあった。このことから、緻
密な強誘電体薄膜を実現するため、熱処理時間の短時間
化が望まれていた。

【００１８】本発明は、上記課題を解決するためになさ
れたものであって、短い熱処理時間により緻密で高集積
デバイスに適用可能な強誘電体特性、リーク電流特性、
膜疲労特性等を有する強誘電体薄膜から成る強誘電体薄
膜素子の製造方法及び半導体装置を提供することを目的
としている。

【００１９】

【課題を解決するための手段】上記課題を解決するた
め、請求項１に記載の発明では、基板上に配置された下
部電極層上に、層状ペロブスカイト構造を有する強誘電
体薄膜と上部電極層とを順次形成する強誘電体薄膜素子
の製造方法において、前駆体原料溶液を塗布乾燥して強
誘電体薄膜となる薄膜を成膜する成膜工程と、その成膜
工程により成膜した薄膜を加熱温度４００℃以上６００
℃以下の温度で加熱する第一の熱処理工程と、その第一
の熱処理工程の後に昇温速度２０℃／秒以上で昇温して
から一定温度で３分以内の時間保持する第二の熱処理工
程と、成膜工程、第一の熱処理工程、及び第二の熱処理
工程を所望の強誘電体薄膜の膜厚が得られるように繰り
返してからその強誘電体薄膜上に上部電極層を形成した
後、さらに昇温速度２０℃／秒以上で昇温してから一定
加熱温度で３分以内の時間保持する第三の熱処理工程と
を含むこととしている。

【００２０】さらに、請求項２に記載の発明では、上記
の記載の強誘電体薄膜素子の製造方法において、強誘電
体薄膜が、化学式ＢｉＡ_m-1Ｂ_mＯ_3m+3（ＡはＮａ，Ｋ，
Ｐｂ，Ｃａ，Ｓｒ，Ｂａ，Ｂｉから選択され、ＢはＦ
ｅ，Ｔｉ，Ｎｂ，Ｔａ，Ｗ，Ｍｏから選択されるもので
あり、ｍは１以上の自然数である）で示される強誘電体
材料から成ることとしている。

【００２１】さらに、請求項３に記載の発明では、上記
の強誘電体薄膜素子の製造方法において、強誘電体薄膜
がＳｒＢｉ₂Ｔａ₂Ｏ₉から成ることとしている。

【００２２】また、請求項４に記載の発明では、上記の
強誘電体薄膜素子の製造方法において、第二の熱処理工
程の加熱温度が６００℃以上８５０℃以下であり、第三
の熱処理工程の加熱温度が５００℃以上８５０℃以下で
あることとしている。

【００２３】さらに、請求項５に記載の発明では、上記
の強誘電体薄膜素子の製造方法において、第二の熱処理
工程の加熱温度が７５０℃以上８５０℃以下であり、第
三の熱処理工程の加熱温度が５００℃以上で前記第二の
熱処理工程の加熱温度以下であることとしている。

【００２４】また、請求項６に記載の強誘電体薄膜素子
の製造方法において、第二の熱処理工程の加熱温度が６
００℃以上７５０℃以下であり、第三の熱処理工程の加
熱温度が７５０℃以上８５０℃以下であることとしてい
る。

【００２５】また、請求項７に記載の発明では、上記の
強誘電体薄膜素子の製造方法において、第二の熱処理工
程及び第三の熱処理工程を酸素ガスを含む雰囲気中で行
うこととしている。

【００２６】また、請求項８に記載の発明では、上記の
強誘電体薄膜素子の製造方法において、第二の熱処理を
酸素ガスを含む雰囲気中で行い、第三の熱処理工程を不
活性ガス雰囲気中で行うこととしている。

【００２７】また、請求項９に記載の発明では、上記の
強誘電体薄膜素子の製造方法により製造された強誘電体
薄膜素子から構成される半導体装置であって、基板上に
形成された集積回路素子の一部として強誘電体薄膜素子
を形成して構成している。

【００２８】上記のように、本発明の強誘電体薄膜素子
の製造方法では、ゾルゲル法やＭＯＤ法等の前駆体原料
溶液を用いた成膜工程を含む強誘電体薄膜素子の製造方
法において、強誘電体材料の成分元素から成る前駆体原
料溶液を塗布乾燥した強誘電体薄膜となる薄膜を成膜し
た後、その薄膜中の有機成分除去のために第一の熱処理
工程である第一焼成を行い、その後薄膜の結晶化のため
に第二の熱処理工程である第二焼成を、ＲＴＡ法等によ
り急速に短時間で行う。そして、所望の強誘電体薄膜の
膜厚となるようにこれらの工程を繰り返し、その強誘電
体薄膜上に上部電極層を形成した後、強誘電体薄膜と上
部電極との界面を安定化させて強誘電体薄膜素子の電気
特性を安定して引き出すために、第三の熱処理工程であ
る第三焼成をＲＴＡ法等により急速に短時間で行う。

【００２９】本発明によれば、上記のようにして強誘電
体薄膜を製造することにより、従来の製造方法と比べ
て、強誘電体薄膜の成膜プロセスの大幅な時間短縮が可
能となる。さらに、本発明の製造方法により形成された
強誘電体薄膜は、粒子径の小さな緻密な構造を有し、非
常に優れた強誘電体得性を得ることができるので、微細
加工に適用できるなど、素子作製上極めて有利である。

【００３０】

【発明の実施の形態】本発明の強誘電体薄膜素子の製造
方法に用いる基板は、通常、半導体装置や集積回路等の
基板として使用できるものであれば特に限定されるもの
ではない。例えば、シリコン等の半導体基板、ＧａＡｓ
等の化合物半導体基板、ＭｇＯ等の酸化物結晶基板、硝
子基板など、形成しようとする素子の種類、用途等によ
り選択することができるが、中でもシリコン基板が好ま
しい。

【００３１】この基板上には、下部電極層が備えられて
いる。この下部電極層は、本発明において形成される強
誘電体薄膜素子の一部、つまりキャパシタの容量材料と
して使用する場合に利用される電極層を意味する。そし
て、この下部電極層は、基板上に形成されるものであ
り、基板上に直接形成されても良いし、絶縁層、下層配
線、所望の素子、層間絶縁層等、またはこれらの複数を
備えた基板上に形成されても良い。電極材料としては、
通常電極として用いられるものであれば特に限定される
ものではなく、例えば、Ｔａ，Ｔｉ，Ｐｔ，Ｐｔ／Ｔ
ｉ，Ｐｔ／Ｔａ等を用いることができ、その膜厚も特に
限定されものではない。ただし、後工程の強誘電体薄膜
を形成する場合に、その成膜プロセスに耐えることがで
きる材料であることが好ましい。これらの電極材料は、
例えばスパッタリング、蒸着等により形成することがで
きる。

【００３２】また、本発明の強誘電体薄膜素子の製造方
法に用いる強誘電体薄膜は、層状ペロブスカイト構造を
有する強誘電体材料から成るものであれば、特に限定さ
れるものではない。この強誘電体材料の中でも、Ｂｉ系
強誘電体材料が好ましく、Ｂｉ₂Ａ_m-1Ｂ_mＯ_3m+3 （ＡはＮａ，Ｋ，Ｐｂ，Ｃａ，Ｓｒ，Ｂａ又はＢｉ、Ｂ
はＦｅ，Ｔｉ，Ｎｂ，Ｔａ，Ｗ又はＭｏ、ｍは自然数）
で示される強誘電体材料がより好ましい。具体的には、
Ｂｉ₄Ｔｉ₃Ｏ₁₂，ＳｒＢｉ₂Ｔａ₂Ｏ₉，ＳｒＢｉ₂Ｎｂ₂
Ｏ₉，ＢａＢｉ₂Ｎｂ₂Ｏ₉，ＢａＢｉ₂Ｔａ₂Ｏ₉，ＰｂＢ
ｉ₂Ｎｂ₂Ｏ₉，ＰｂＢｉ₂Ｔａ₂Ｏ₉，ＳｒＢｉ₄Ｔｉ
₄Ｏ₁₅，ＰｂＢｉ₄Ｔｉ₄Ｏ₁₅，ＢａＢｉ₄Ｔｉ₄Ｏ₁₅，Ｎ
ａ_0.5Ｂｉ_4.5Ｔｉ₄Ｏ₁₅，Ｋ_0.5Ｂｉ_4.5Ｔｉ₄Ｏ₁₅，Ｓｒ
₂Ｂｉ₄Ｔｉ₅Ｏ₁₈，Ｂａ₂Ｂｉ₄Ｔａ₅Ｏ₁₈，Ｐｂ₂Ｂｉ₄Ｔ
ｉ₅Ｏ₁₈等が挙げられるが、中でもＳｒＢｉ₂Ｔａ₂Ｏ₉が
好ましい。

【００３３】上記強誘電体薄膜の形成には、強誘電体材
料の前駆体原料溶液を用いた成膜工程を含むゾルゲル法
やＭＯＤ法等を用いる。ゾルゲル法やＭＯＤ法等は、一
般的に、形成する強誘電体薄膜を構成する一部の元素の
塩又は金属アルコキシド等を含む有機溶媒と、他の元素
の塩又は金属アルコキシド等を含む有機溶媒を混合する
ことによって原料溶液を調製し、この原料溶液を前駆体
溶液としてスピンコート等により一回の塗布で２０〜５
０ｎｍ程度の膜厚で塗布乾燥した後、続いてランプアニ
ール、炉アニール、高速アニール（ＲＴＡ）等により熱
処理工程である焼成を行うものである。この際の強誘電
体薄膜の全体の膜厚は５０〜５００ｎｍ程度なので、一
回の上記成膜工程で所望の膜厚に成膜することができる
が、一回の上記成膜工程での膜厚を２０〜５０ｎｍとし
て、複数回繰り返して最終的に所望の膜厚に成膜するこ
とが一般的である。これは、一回の成膜工程で成膜する
膜厚が厚いと、後の熱処理工程の際にクラック等が生じ
るので、それを防止するためである。

【００３４】本発明の強誘電体薄膜素子の製造方法で
は、強誘電体薄膜上に上部電極層が形成される。この上
部電極層は、下部電極層と同様の材料で同様の方法によ
り形成することができる。また、この上部電極層の上部
には、所望の配線工程、絶縁膜形成工程などを行うこと
により、強誘電体キャパシタを形成することができるも
のである。

【００３５】本発明では、上記のように構成される強誘
電体薄膜素子の製造方法において、前駆体原料溶液を塗
布乾燥して強誘電体薄膜となる薄膜を成膜する成膜工程
と、その成膜工程により成膜した薄膜を加熱温度４００
℃以上６００℃以下の温度で加熱する第一の熱処理工程
と、その第一の熱処理工程の後に昇温速度２０℃／秒以
上で昇温してから一定温度で３分以内の時間保持する第
二の熱処理工程と、成膜工程、第一の熱処理工程、及び
第二の熱処理工程を所望の強誘電体薄膜の膜厚が得られ
るように繰り返してからその強誘電体薄膜上に上部電極
層を形成した後、さらに昇温速度２０℃／秒以上で昇温
してから一定加熱温度で３分以内の時間保持する第三の
熱処理工程とを含むこととしている。上記第一の熱処理
工程は薄膜中の有機成分除去のためのものであり、第二
の熱処理工程は薄膜の結晶化のためのものであり、上記
第三の熱処理工程は強誘電体薄膜と上部電極との界面を
安定化させて強誘電体薄膜素子の電気特性を安定して引
き出すためのものである。

【００３６】上記の熱処理工程において、第二の熱処理
工程の加熱温度が６００℃以上８５０℃以下であり、第
三の熱処理工程の加熱温度が５００℃以上８５０℃以下
であることが好ましい。そして、第二の熱処理工程の加
熱温度が７５０℃以上８５０℃以下の場合には第三の熱
処理工程の加熱温度が５００℃以上で前記第二の熱処理
工程の加熱温度以下であり、第二の熱処理工程の加熱温
度が６００℃以上７５０℃以下の場合には第三の熱処理
工程の加熱温度が７５０℃以上８５０℃以下であること
がより好ましい。

【００３７】本発明の実施形態としては、成膜法にゾル
ゲル法を用い、成膜工程での乾燥以外の熱処理工程、即
ち第一の熱処理工程、第二の熱処理工程、及び第三の熱
処理工程には高速アニール（ＲＴＡ）を用いる。このよ
うな熱処理工程により、従来のものでは、１時間以上必
要であった長時間の熱処理工程を大幅に短縮できる。具
体的には、従来技術として前述した特開平８−２３０７
３号公報に記載されたものでは炉アニールを用いて結晶
化のために８００℃で１０分間の熱処理工程（前述の発
明が解決しようとする課題の欄の工程）を６回繰り返
し、２００ｎｍの膜厚を成膜するのに合計６０分間もの
時間を必要としている。これに対して、後述の実施例で
は、これと同様の熱処理工程に相当する第二の熱処理工
程（第二焼成）は、加熱温度を同様の８００℃としたも
ので、２００ｎｍの強誘電体薄膜の膜厚を得るのに３０
秒の熱処理工程を５回繰り返しすれば良く、即ち合計で
１５０秒と大幅に処理時間を短縮して、同程度の強誘電
体特性を得ることができる。

【００３８】また、従来技術として前述した国際出願番
号ＰＣＴ／ＵＳ９２／１０５４２（国際公開番号ＷＯ９
３／１０５４２、特表平７−５０２１４９号公報）、Ｐ
ＣＴ／ＵＳ９３／１００２１の製造方法では、上部電極
層形成後の第三焼成（前述の従来の技術の欄の工程
（５））が７５０℃で３０分間の熱処理が必要であっ
た。これに対して、本発明の第三の熱処理工程（後述の
実施例では第三焼成）では、その処理時間を３分以内と
大幅に短縮して、同程度の強誘電体特性を得ることがで
きる。

【００３９】さらに、本発明の強誘電体薄膜素子の製造
方法では、上記の第二の熱処理工程及び第三の熱処理工
程を酸素ガスを含む雰囲気中で行っても良いし、第二の
熱処理を酸素ガスを含む雰囲気中で行い、第三の熱処理
工程を窒素ガス等の不活性ガス雰囲気中で行っても良
い。

【００４０】また、本発明の半導体装置では、上記のよ
うにして製造される強誘電体薄膜素子自体を強誘電体キ
ャパシタするか、又は強誘電体薄膜素子を強誘電体デバ
イス等の半導体装置の一部として、集積回路用ウエハに
搭載して、集積回路を構成するものである。具体的に
は、例えば、上記のようにして製造される強誘電体薄膜
素子を不揮発性メモリの容量部とするか、又は強誘電体
薄膜素子をＦＥＴのゲート部に適用し、ゲート絶縁膜、
ソース／ドレイン領域等を組み合わせて形成することに
より、ＭＦＭＩＳ−ＦＥＴ、ＭＦＳ−ＦＥＴ等として使
用することができる。

【００４１】

【実施例】以下、本発明による実施の形態について、図
面を参照して説明する。〔第１の実施例〕第１の実施例では、第二の熱処理工程
の加熱温度を７５０℃とし、強誘電体薄膜として膜厚２
００ｎｍのＳｒＢｉ₂Ｔａ₂Ｏ₉薄膜を成膜したものにつ
いて説明する。

【００４２】図１は、本実施例の強誘電体薄膜素子の製
造方法により製造する強誘電体薄膜素子の構造を示す要
部断面図である。図１に示すように、この強誘電体薄膜
素子は、シリコン単結晶（１００）面基板１の表面に膜
厚２００ｎｍのシリコン熱酸化膜２を形成され、その上
に、膜厚２０ｎｍ程度のＴａ膜３（接着層）及び膜厚２
００ｎｍ程度のＰｔ膜４（下部電極層）をスパッタ法に
より形成され、後述のようにしてＳｒＢｉ₂Ｔａ₂Ｏ₉強
誘電体薄膜５及び上部電極層６が形成されるものであ
る。

【００４３】次に、本実施例でのゾルゲル法によるＳｒ
Ｂｉ₂Ｔａ₂Ｏ₉強誘電体薄膜５の成膜について、前駆体
原料溶液の合成方法を図２の工程図を参照し、そして、
その前駆体原料溶液を用いて基板上に強誘電体薄膜を形
成する工程を図３の工程図を参照しながら説明する。

【００４４】前駆体原料溶液合成の出発原料として、タ
ンタルエトキシド（Ｔａ（ＯＣ₂Ｈ₅）₅）、ビスマス２
エチルヘキサネート（Ｂｉ（Ｃ₇Ｈ₁₅ＣＯＯ）₂）、及び
ストロンチウム２エチルヘキサネート（Ｓｒ（Ｃ₇Ｈ₁₅
ＣＯＯ）₂）を使用した。

【００４５】まず、ＳｒＢｉ₂Ｔａ₂Ｏ₉強誘電体薄膜５
の形成に用いる前駆体原料溶液の合成について、図２を
用いて説明する。図２に示すように、タンタルエトキシ
ドを秤量し（ステップＳ１）、２−エチルヘキサネート
中に溶解させ（ステップＳ２）、反応を促進させるた
め、１００℃から最高温度１２０℃まで加熱しながら撹
拌し、３０分間反応させた（ステップＳ３）。その後、
１２０℃で反応によって生成したエタノールと水分を除
去した。その溶液に２０ｍｌ〜３０ｍｌのキシレンに溶
解させたストロンチウム２−エチルヘキサネートを加え
（ステップＳ４）、１２５℃から最高温度１４０℃で３
０分間加熱撹拌した（ステップＳ５）。その後、この溶
液に１０ｍｌのキシレンに溶解させたビスマス２−エチ
ルヘキサネートを加え（ステップＳ６）、１３０℃から
最高温度１５０℃で１０時間加熱撹拌した（ステップＳ
７）。

【００４６】次に、この溶液から低分子量のアルコール
と水と溶媒として使用したキシレンとを除去するため
に、１３０℃〜１５０℃の温度で５時間蒸留した。この
溶液からダストを除去するために、０．４５μｍ径のフ
ィルタで瀘過した（ステップＳ８）。その後、溶液のＳ
ｒＢｉ₂Ｔａ₂Ｏ₉の濃度を０．１ｍｏｌ／ｌに調整し、
これを前駆体溶液とする（ステップＳ９）。なお、これ
らの原料は上記のものに限定されるものではなく、溶媒
は上記出発原料が十分溶解するものであればよい。

【００４７】次いで、上記の前駆体溶液を使用し、Ｓｒ
Ｂｉ₂Ｔａ₂Ｏ₉強誘電体薄膜５を成膜する工程を図３の
工程図により説明する。

【００４８】前述した下部電極層４を備えた基板上に、
上記前駆体溶液を滴下し、２０秒間３０００ｒｐｍでス
ピン塗布した（ステップＳ１０）。その後、基板を１２
０℃に加熱したホットプレートに載せ、５分間大気中で
ベークし乾燥させた（ステップＳ１１）。その際、乾燥
を均一に進ませるために温度範囲を１００℃〜１３０℃
とすることが好ましく、最適な乾燥温度は１２０℃程度
である。これは、この温度範囲より高い温度、例えば１
５０℃で乾燥を行った場合、後述の積層する段階で膜応
力によりクラックが発生するので、それを防止するため
である。

【００４９】その後、完全に溶媒を揮発させるため、上
記の基板を２５０℃に加熱したホットプレートに載せ、
第二の乾燥工程として５分間大気中でベークし乾燥させ
た（ステップＳ１２）。この温度は溶媒の沸点以上であ
って、工程時間の短縮のため２３０℃〜２６０℃程度の
温度で行うことが好ましい。

【００５０】ここで、上記の成膜工程での膜厚について
説明する。上記のような塗布乾燥による成膜工程での膜
厚について検討を行った結果、一回の成膜工程による一
層あたりの膜厚が１０ｎｍ未満ではしま状になってしま
い成膜でず、また、一回の成膜工程による一層あたりの
膜厚が１００ｎｍを越えるとクラックが入ってしまっ
た。このことから、上記のような成膜工程一回による一
層あたりの膜厚としては、１０ｎｍ以上１００ｎｍ以下
にしなければならないことがわかった。さらに、好まし
いその膜厚は２０ｎｍ以上５０ｎｍ以下である。

【００５１】次に、上記のような成膜工程を行った基板
に、第一の熱処理工程である第一焼成として、酸素雰囲
気中にて５００℃で５分間の焼成を行った（ステップＳ
１３）。この焼成は、薄膜中の有機成分を除去すること
を目的としており、ＦＴ−ＩＲによる薄膜中の残留誘起
分析の結果、４００℃以上で焼成を行うことで除去可能
であるが、十分に除去するために本実施例ではその温度
を５００℃に設定した。また、この焼成は、薄膜中の有
機成分を十分に除去するための工程であるので、薄膜で
結晶化が始まる６００℃以下での温度で行うことが好ま
しいものである。また、焼成時間に関して、本実施例で
は５分間としたが、これに限定されるものではなく、薄
膜中の有機成分が除去可能な時間で任意に設定して良い
ものである。

【００５２】次に、上記ステップＳ１３の工程の後、第
二の熱処理工程である第二焼成として、ＲＴＡ（Rapid
Thermal Annealing）法を用い、薄膜の結晶化を目的と
して、酸素雰囲気中でアニールを行った（ステップＳ１
４）。このときの昇温速度は、本実施例では３０℃／ｓ
ｅｃとしたが、これに限定されるものではなく、２０℃
／ｓｅｃ以上であれば本発明の効果が十分に得られるも
のである。

【００５３】なお、第二焼成は、薄膜の結晶化のための
ものであので６００℃以上が好ましい。また、９００℃
以上であると、電極荒れが起こり、リーク電流が増大し
て測定不能となってしまう。これらのことから、第二焼
成は６００℃以上８５０℃以下で行うことが好ましいも
のである。

【００５４】本実施例では、第二焼成の焼成温度が８０
０℃と８５０℃との２種類としてそれぞれ３０秒の処理
を行った。ここで、後述の第三焼成の焼成温度を変化さ
せるので、第二焼成の焼成温度が異なるそれぞれについ
て、複数のサンプルを作製した。なお、本実施例では、
第二焼成の処理時間を３０秒としたが、これに限定され
るものではない。例えば、本実施例のように第二焼成の
処理温度が８００℃以上では３０秒程度で十分な強誘電
特性が得られるが、それより第二焼成の処理温度が低い
場合に十分な強誘電特性を得るには、７００℃で９０秒
程度であり、更に低温化して６００℃になると３分程度
であった。以上のことから、本発明の第二焼成の処理温
度は、３分以下で十分な効果が得られるものである。

【００５５】次に、本実施例では、上記のステップＳ１
０からステップＳ１４の工程で一層当たり４０ｎｍの膜
厚となるのでこれらの工程を５回繰り返して、２００ｎ
ｍのＳｒＢｉ₂Ｔａ₂Ｏ₉強誘電体薄膜５を形成した。そ
して、その後、ＥＢ（electron beam）蒸着法により、
Ｐｔ上部電極層６をマスク蒸着した（ステップＳ１
５）。なお、本実施例では、強誘電体特性評価用の電極
サイズとして、Ｐｔ上部電極層６を１００μｍφの電極
としたが、本発明がこれらの電極形状や電極サイズに限
定されるものではない。

【００５６】次に、上部電極層６の形成後（ステップＳ
１５の後）、第三の熱処理工程である第三焼成として、
強誘電体薄膜５と上部電極層６との界面を安定化させる
ために、ＲＴＡ法を用いて３０秒間酸素雰囲気中で焼成
を行った（ステップＳ１６）。この第三焼成温度に関し
て、これは上記第二焼成の温度と関係するものでるが、
９００℃以上であると上述したように電極荒れが生じる
ので、本実施例では、第二焼成温度が８００℃と８５０
℃との２種類のそれぞれについて、第三焼成の焼成温度
を４００℃〜８５０℃の範囲で一定にして焼成を行った
複数のサンプルを作製した。また、このときの昇温速度
は、本実施例ではいずれのサンプルでも３０℃／ｓｅｃ
としたが、これに限定されるものではなく、２０℃／ｓ
ｅｃ以上であれば本発明の効果が十分に得られるもので
ある。以上の工程により、図１に示すような強誘電体薄
膜素子の作製を完了した。

【００５７】次いで、上記のようにして作製した強誘電
体薄膜素子の強誘電特性を測定した結果について説明す
る。強誘電特性はソーヤタワー法により測定したもので
あり、図４に示すソーヤタワー回路を用いて、図１に示
すタイプの強誘電体キャパシタに対して、印加電圧３Ｖ
で行ったものである。本実施例では、図４に示すソーヤ
タワーブリッジを用いて、オシロスコープによりヒステ
リシス曲線を表示させた。図４を更に詳細に説明する
と、強誘電体キャパシタと直列に接続された基準コンデ
ンサのキャパシタＣ_Rは基準となるキャパシタであり、
オシロスコープの横軸端子には、強誘電体薄膜素子であ
る強誘電体キャパシタに印加された電圧Ｖを分割した電
圧Ｖ_Xが入力される。ここで、強誘電体薄膜の分極表面
電荷密度をＰ、真電荷面密度をＤとすると、（Ｐ＋ε₀
Ｅ）×Ａ、即ちＤ×Ａ（Ａは電極面積）と基準コンデン
サに蓄えられた電荷Ｃ_RＶ_Xとは共にＱに等しいので、縦
軸端子にはＤに比例した電圧Ｖ_Y（ＤＡ／Ｃ_R）が入力さ
れる。

【００５８】強誘電体においては、ＰがεＥに比べて十
分に大きいので、Ｄ＝Ｐとみなせる。このＶ_Y−Ｖ_X曲線
を既知の量である膜厚、分圧比、電極面積（Ａ）、基準
コンデンサの静電容量（Ｃ_R）を用いて目盛り直せば、
Ｐ−Ｅ（残留自発分極−電界）ヒステリシス曲線、又は
Ｄ−Ｅ（蓄積電荷量−電界）ヒステリシス曲線が得ら
れ、これから、残留自発分極（Ｐｒ）、抗電界（Ｅ
ｃ）、蓄積電荷量（ΔＱ）のそれぞれの値を読み取るこ
とができる。

【００５９】このソーヤタワー法を用いて、上記の複数
の強誘電体薄膜素子サンプルの３Ｖの残留分極Ｐｒの第
三焼成温度（４００℃〜８５０℃）に対する依存性につ
いて、第二焼成温度が８５０℃のサンプルのものを図５
（ａ）に、第二焼成温度が８００℃のものを図５（ｂ）
にそれぞれ示す。図５から、第二焼成温度が８００℃及
び８５０℃のいずれも第三焼成温度が５００℃〜８５０
℃の範囲で残留分極Ｐｒが８μＣ／ｃｍ²以上で、特に
第二焼成温度が８５０℃で第三焼成が５５０℃〜８５０
℃の範囲では残留分極Ｐｒが９μＣ／ｃｍ²と良好な値
が得られていることがわかる。すなわち、前述のよう
に、第二焼成の処理時間が合計１５０秒、第三焼成の処
理時間が３０秒と、従来のものより非常に短い処理時間
でも、十分な高い残留分極Ｐｒ値が得られた。

【００６０】次に、本実施例の強誘電体薄膜素子のリー
ク電流特性について説明する。強誘電体薄膜素子から構
成される強誘電体メモリには、電源ＯＦＦのときに特有
の不揮発性がある。これを、通常動作時にＤＲＡＭ動作
をするＮＶＤＲＡＭなどに応用した場合、リーク電流が
多いと、リフレッシュ時間が短くなってしまうなどの問
題がある。そこで、蓄積電荷量又は残留分極を良好な値
に保持したまま、リーク電流を何桁も小さくできれば、
ＤＲＡＭ動作時のリフレッシュ時間を長くとることがで
き、素子特性を大幅に改善できる。また、リーク電流が
多くなると、強誘電体薄膜にかかる電界が小さくなって
しまい、分極反転が十分に起こらないとなどの問題も生
じる。

【００６１】上記の複数の強誘電体薄膜素子サンプルに
おいて、３Ｖ印加時のリーク電流密度（Ｉ_L）の第三焼
成温度（４００℃〜８５０℃）に対する依存性を、図６
に示す。図６（ａ）は第二焼成温度が８５０℃のサンプ
ルのリーク電流密度（Ｉ_L）を示しものであり、図６
（ｂ）は第二焼成温度が８００℃のサンプルのリーク電
流密度（Ｉ_L）を示すものである。図６（ａ）から、第
二焼成温度が８５０℃のサンプルでは、第三焼成温度が
５００℃〜８５０℃において、１０^-8Ａ／ｃｍ²台の小
さく良好なリーク電流密度Ｉ_Lとなっている。図６
（ｂ）から、第二焼成温度が８００℃のサンプルでは、
第三焼成温度が５００℃〜８５０℃において、１０^-7〜
１０^-8Ａ／ｃｍ²台の小さく良好なリーク電流密度Ｉ_Lと
なっている。

【００６２】これらのリーク電流密度Ｉ_Lの値は上記の
従来技術の欄で説明したＭＯＤ法や特開平８−２３０７
３号公報に記載されたもののいずれともほぼ同等なもの
であるが、これらの従来技術において第三焼成の処理時
間を３０秒と短くすると強誘電体薄膜素子の上下電極間
で短絡したままであった。さらに、上記従来技術のうち
ＭＯＤ法によるものでは、第二焼成の一層成膜工程当た
りの処理時間を３０秒とすると、強誘電特性をえること
ができなかった。

【００６３】また、詳細は示さないが、本実施例の第三
焼成温度が５００℃〜８５０℃のいずれのサンプルにつ
いても強誘電体薄膜の断面ＳＥＭ写真を観察した結果、
従来技術によるものと比較して、非常に緻密な膜となっ
ていた。こらは、本実施例では、第二焼成及び第三焼成
において、高速に加熱して短時間で熱処理を行ったの
で、高密度の結晶核生成及びその後の結晶化を短時間で
連続的に行うことにより、結晶粒を大きく成長させるこ
となく、小さい結晶粒子から成る結晶膜を形成できたも
のである。

【００６４】なお、前述のように、本実施例において第
三焼成温度が５００℃〜８５０℃のものが、非常に短い
時間の焼成（第二焼成及び第三焼成）でも、リーク電流
を低い値に抑えることができた。これは、膜の構造が、
従来のものより緻密になったことと密接に関係してお
り、従来のものではリークパスとなっていたグレインバ
ウンダリー等が減少したためである。

【００６５】さらに、第二焼成の処理温度について検討
するため、第二焼成を７５０℃で３０秒間行った場合
に、第三焼成温度を４００℃〜８５０℃（処理時間はい
ずれも一層成膜工程当たり３０秒）と変化させ、その他
の条件は上記のものと同様にして、強誘電体薄膜素子を
作製した。そして、それらのサンプルについて、残留分
極Ｐｒ（３Ｖ印加時）の第三焼成温度（４００℃〜８５
０℃）に対する依存性を測定した結果を図７（ａ）に、
リーク電流密度Ｉ_L（３Ｖ印加時）の第三焼成温度（４
００℃〜８５０℃）に対する依存性を測定した結果を図
７（ｂ）に示す。

【００６６】図７（ａ）から、第三焼成温度が５００℃
〜８５０℃のサンプルでは、残留分極Ｐｒが８μＣ／ｃ
ｍ²程度と良好な値が得られていることがわかる。ま
た、図７（ｂ）から、第三焼成温度が５００℃〜７５０
℃のサンプルでは、１０^-7〜１０^-8Ａ／ｃｍ²台の小さ
く良好なリーク電流密度Ｉ_Lとなっている。したがっ
て、第二焼成が７５０℃のとき、第三焼成温度が５００
℃〜７５０℃で、残留分極及びリーク電流の特性におい
て良好な結果が得られた。

【００６７】以上の結果から、強誘電体薄膜の膜厚が２
００ｎｍ程度のものでは、第二焼成の加熱温度が７５０
℃〜８５０℃で、第三焼成の加熱温度が５００℃以上で
第二焼成の加熱温度以下が好ましい結果となった。

【００６８】以上のように、本実施例によれば、従来技
術に比較して、非常に短時間で、特性の良好な強誘電体
薄膜素子を作製することができた。これにより、下部電
極やトランジスタなどに悪影響を及ぼすことなく、ま
た、膜構造が緻密なので微細加工に非常に有利なデバイ
スの製造が可能となる。したがって、本実施例の強誘電
体薄膜素子の製造方法を用いれば、集積回路中に強誘電
体薄膜素子を形成することが容易となり、デバイスの製
造上非常に有利となる。

【００６９】〔第２の実施例〕第２の実施例では、上記
第１の実施例よりも、さらにＳｒＢｉ₂Ｔａ₂Ｏ₉強誘電
体薄膜の薄膜化と焼成温度の低温化を検討した。すなわ
ち、第２の実施例では、ＳｒＢｉ₂Ｔａ₂Ｏ₉強誘電体薄
膜の膜厚を８０ｎｍ〜２００ｎｍとし、第二焼成温度を
６００℃〜８５０℃の強誘電体薄膜素子の作製を行い、
それらの特性について評価した。

【００７０】本実施例の構造は図１に示した上記第１の
実施例のものと同様であり、製造方法において、上記第
１の実施例と異なる点だけを以下に説明する。

【００７１】本実施例では、上記第１の実施例と同様の
前駆体原料溶液を用いて、上記第１の実施例と同様の下
部電極層４を備えた基板に、図３のステップ１０〜ステ
ップ１４の処理を繰り返した。このとき、ＳｒＢｉ₂Ｔ
ａ₂Ｏ₉強誘電体薄膜の膜厚を、８０ｎｍ、１２０ｎｍ、
１６０ｎｍ、２００ｎｍと変化させるため、ステップ１
０〜ステップ１４の１回の処理で一層当たり４０ｎｍと
し、２回繰り返したもの、３回繰り返したもの、４回繰
り返したもの、及び５回繰り返したものの４種類とし
た。また、第二焼成温度は５５０℃〜８５０℃で変化さ
せて複数とした。これ以降は、ステップ１５及びステッ
プ１６の処理を行ったが、第三焼成温度はすべてのサン
プルで８５０℃とした。

【００７２】次いで、上記のようにして作製した強誘電
体薄膜素子の強誘電特性を測定した結果について説明す
る。本実施例の複数の強誘電体薄膜素子サンプルの残留
分極Ｐｒの、強誘電体薄膜の膜厚に対する依存性（印加
電圧３Ｖ）について、第二焼成温度が８５０℃のサンプ
ルのものを図８（ａ）に、第二焼成温度が８００℃のも
のを図８（ｂ）に、第二焼成温度が７５０℃のものを図
８（ｃ）に、第二焼成温度が６００℃のサンプルのもの
を図８（ｄ）に、第二焼成温度が５５０℃のものを図８
（ｅ）にそれぞれ示す。

【００７３】図８（ａ）によると、第二焼成温度が８５
０℃のものでは、強誘電体薄膜の膜厚が薄くなるほど、
残留分極Ｐｒが小さくなっている。そして、図８（ｂ）
によると、第二焼成温度が８００℃のものでは、それが
８５０℃のものと同様に、強誘電体薄膜の膜厚が薄くな
るほど、残留分極Ｐｒが小さくなっているが、図８
（ａ）よりも特性劣化は少ない。

【００７４】これらに対して、図８（ｃ）によれば、第
二焼成温度が７５０℃のものでは、強誘電体薄膜の膜厚
が薄くなっても、残留分極Ｐｒが８〜１０μＣ／ｃｍ²
の良好なほぼ一定の値となっていることがわかる。そし
て、図８（ｄ）によると、第二焼成温度が６００℃のも
のでは、強誘電体薄膜の膜厚が薄くなるほど、残留分極
Ｐｒが増大している。さらに、図８（ｅ）によると、第
二焼成温度が５５０℃のものでは、図８（ｄ）と同様に
強誘電体薄膜の膜厚が薄くなるほど残留分極Ｐｒが大き
くなっているが、図８（ｄ）と比較して全体にＰｒが劣
化しており特に膜厚１６０ｎｍ以上の劣化が著しい。

【００７５】このことから、本実施例の場合、強誘電体
薄膜の膜厚が薄いときには、第二焼成温度が６００℃〜
７５０℃が好ましく、具体的には膜厚１６０ｎｍ以下の
場合に残留分極Ｐｒが８μＣ／ｃｍ²程度以上と良好な
値が得られてた。

【００７６】このことは、強誘電体薄膜の結晶核生成密
度や結晶のグレインの大きさに関係している。つまり、
第二焼成温度が高い図８（ａ）のものでは、焼成温度が
高いのでＳｒＢｉ₂Ｔａ₂Ｏ₉結晶ができ易く、しかも、
急速な結晶化のために薄膜内に不均一に結晶化が進むの
でグレインサイズのむらが顕著に出てしまい、膜厚が厚
くなるほど残留分極値が小さくなるという現象を引き起
こす。これに対して、第二焼成温度が低い図８（ｃ）〜
（ｅ）のものでは、薄膜中に微結晶が生成し易い温度で
あるので、薄膜中に均一にＳｒＢｉ₂Ｔａ₂Ｏ₉の微結晶
体が生成される。この際には、焼成温度が高いときとは
異なり、強誘電体薄膜の膜厚を薄くしても、ＳｒＢｉ₂
Ｔａ₂Ｏ₉結晶が均一に形成されているので、残留分極の
劣化はほとんどない。

【００７７】上記のことから、第二焼成温度が低い場合
に、強誘電体薄膜の膜厚を薄くすると、残留分極Ｐｒが
改善されるという結果が得られた。この結果より、強誘
電体薄膜の膜厚が薄い時の第二焼成温度に関する検討を
行った。ここで、強誘電体薄膜の膜厚は、薄すぎるとリ
ーク電流が増大するので、強誘電体薄膜の耐圧を考慮し
て、１２０ｎｍのサンプルについて検討した。

【００７８】図９に、強誘電体薄膜の膜厚が１２０ｎｍ
で第三焼成温度が８５０℃のサンプルについて、第二焼
成温度（５５０℃〜８５０℃）に対する各特性の依存性
を示す。図９（ａ）は残留分極Ｐｒを示し、図９（ｂ）
は抗電界Ｅｃを示し、図９（ｃ）はリーク電流密度を示
す。図９（ａ）によれば、第二焼成温度が低くなると次
第に残留分極が良好な値となり、即ち第二焼成温度が６
００℃〜７５０℃で８〜１１μＣ／ｃｍ²程度の良好な
値となり、特に６６０℃〜７２０℃では９〜１１μＣ／
ｃｍ²程度の良好な値でほぼ一定となっている。また、
図９（ｂ）によれば、いずれの第二焼成温度の温度で
も、抗電界Ｅｃはほぼ一定である。そして、図９（ｃ）
によれば、第二焼成温度が６００℃以上で、リーク電流
密度Ｉ_Lは１０^-8Ａ／ｃｍ²台の良好な値でほぼ一定であ
る。

【００７９】これらの結果についても、上記のように、
強誘電体薄膜の結晶核生成密度や結晶のグレインの大き
さの観点から説明できるものである。つまり、第二焼成
温度が低い場合、特に７５０℃以下で、結晶核生成密度
が高いので、特性が向上するものである。

【００８０】次に、本実施例の強誘電体薄膜素子サンプ
ルのうち、ＳｒＢｉ₂Ｔａ₂Ｏ₉強誘電体薄膜の膜厚が１
２０ｎｍで、第二焼成温度７２０℃のサンプルの、±３
Ｖ印加時の疲労特性を図１０に示す。図１０において、
横軸は繰り返し回数、縦軸は残留分極Ｐｒの初期値（Ｐ
ｒ₀）に対する繰り返し後の残留分極値（Ｐｒ）の変化
の割合（Ｐｒ／Ｐｒ₀）を示す。図１０から、繰り返し
回数１×１０¹²回までは、残留分極値の劣化が０．０５
％と、非常に優れていることがわかる。

【００８１】以上のように、強誘電体薄膜の膜厚が薄い
１６０ｎｍ以下、特に８０ｎｍ以上１２０ｎｍ以下にお
いては、第二焼成温度が６００℃以上でリーク電流が小
さく良好な値となり、第二焼成温度が７５０℃以下で残
留分極値が良好な値となった。これらのことから、強誘
電体薄膜の膜厚が薄い場合には、第二焼成の加熱温度が
６００℃以上７５０℃以下が好ましいことがわかる。ま
た、第三焼成温度に関しては、７００℃以下では強誘電
特性が確認されず、９００℃以上では電極の膜荒れを生
じるので、７５０℃以上８５０℃以下が好ましい。すな
わち、本実施例から、強誘電体薄膜の膜厚が薄い場合に
は、第二焼成の加熱温度が６００℃以上７５０℃以下で
あり、かつ、第三焼成温度が７５０℃以上８５０℃以下
であることが好ましい。

【００８２】以上のような、焼成温度の条件により、本
実施例によれば、強誘電体特性に優れた強誘電体薄膜
を、上記の従来技術に比べ、第二焼成及び第三焼成の工
程において、１０分の１から３０分の１程の時間で、強
誘電体薄膜を形成することが可能となり、また、上記の
ような急速の熱処理を行うことにより、非常に緻密な強
誘電体薄膜を作製することができ、素子作製上大変に有
利である。

【００８３】〔第３の実施例〕第３の実施例では、上記
第２の実施例において第三焼成時の焼成雰囲気を酸素雰
囲気としたのを、窒素雰囲気と代えた以外は、上記第２
の実施例と同様にして強誘電体薄膜素子を作製した。

【００８４】まず、本実施例では、上記第１及び第２の
実施例と同様の前駆体原料溶液を用いて、上記第１及び
第２の実施例と同様の下部電極層４を備えた基板に、図
３のステップ１０〜ステップ１４の処理を繰り返した。
このとき、ＳｒＢｉ₂Ｔａ₂Ｏ₉強誘電体薄膜の膜厚は、
ステップ１０〜ステップ１４の１回の処理で一層当たり
４０ｎｍとしてこれらのステップを３回繰り返し、最終
的に１２０ｎｍとした。また、第二焼成温度は５００℃
〜８５０℃の範囲で変化させて、いずれも酸素雰囲気中
でその処理時間を３０秒として複数のサンプルを作製し
た。これ以降は、ステップ１５及びステップ１６の処理
を行ったが、第三焼成温度はすべてのサンプルで窒素雰
囲気中で８５０℃とした。

【００８５】次いで、上記のようにして作製した強誘電
体薄膜素子の強誘電特性を測定した結果について説明す
る。本実施例の複数の強誘電体薄膜素子サンプルについ
て、残留分極Ｐｒの第二焼成温度に対する依存性（印加
電圧３Ｖ）を図１１（ａ）に、抗電界Ｅｃの第二焼成温
度に対する依存性（印加電圧３Ｖ）を図１１（ｂ）に、
リーク電流密度Ｉ_Lの第二焼成温度に対する依存性（印
加電圧３Ｖ）を図１１（ｃ）にそれぞれ示す。

【００８６】図１１（ａ）〜（ｃ）によると、上記第２
の実施例の酸素雰囲気中で第三焼成を行ったもの（図
９）と比較して、残留分極Ｐｒの値は１程度小さくなっ
ているものの、抗電界Ｅｃ及びリーク電流密度Ｉ_Lにつ
いてはほぼ同等の値となっている。

【００８７】本実施例によれば、比較的高温な第三焼成
において酸化することがないので、ウエハを高温で酸素
に曝すことになく成膜が可能となり、例えば高密度ＦＲ
ＡＭの実現のためのスタック構造等の素子作製上非常に
有利である。

【００８８】〔第４の実施例〕第４の実施例では、上記
第１の実施例で示した短時間の第二焼成及び第三焼成に
より作製する強誘電体薄膜素子を、半導体装置であるキ
ャパシタ型不揮発メモリに応用したものについて説明す
る。

【００８９】本実施例の不揮発メモリの構造や動作等に
ついて、その概略構造を示す要部断面図である図１２、
及びその等価回路である図１３を用いて説明する。

【００９０】図１２に示すように、本実施例のキャパシ
タ型の不揮発メモリは強誘電体薄膜３８を備え、この強
誘電体薄膜３８は上記第１の実施例のうち十分に良好な
強誘電特性が得られる成膜条件と同様にして形成された
ものである。そして、この不揮発メモリは、一つのメモ
リセルが、一つのキャパシタと一つのトランジスタ３６
から構成される。ここで、キャパシタ３０は強誘電体薄
膜３８とこれを挟み導体からなる一対の電極３２，３３
とからなり、トランジスタ３６はソース領域３５とゲー
ト３４とドレイン領域とからなる。そして、ソース領域
３５はビット線３５ａに接続され、ゲート３４はワード
線３４ａに接続され、ドレイン領域３７は信号ラインで
あるＡｌ電極３１に接続されている。ここで、信号ライ
ンであるＡｌ電極３１は、キャパシタ３０の電極３３に
も接続されている。

【００９１】次に、本実施例のキャパシタ構造を有する
不揮発メモリの製造方法について説明する。まず、ｎ型
Ｓｉ基板１上にＳｉＯ₂膜及びＳｉ₃Ｎ₄膜を順次形成し
て、フォトエッチングによって後にトランジスタ３０を
形成する部分にＳｉ₃Ｎ₄膜を残して、フィールド酸化を
行うことによりフィールド酸化膜（ＳｉＯ₂）３９を形
成する。次に、先に形成したＳｉ₃Ｎ₄膜及び直下のＳｉ
Ｏ₂膜を除去し、ゲート酸化膜（ＳｉＯ₂）を形成した
後、ポリシリコンゲート３４を形成する。

【００９２】その後、ゲート３４をマスクにしてイオン
打ち込みを行いソース領域３５及びドレイン領域３７を
形成した後、ＰＳＧ（珪リン酸ガラス）４０で覆いリフ
ローして平坦化する。その上に、電極３２を形成した
後、強誘電体薄膜３８を上記のようにして形成し、更に
その上に電極３３を形成する。その後、またＰＳＧ４１
で覆いリフローした後、電極３３上部及びドレイン領域
３７上部にコンタクトホールをエッチングにより形成し
て最後に配線用Ａｌ電極３１を設ける。

【００９３】次に、上記のような構成の本実施例のキャ
パシタ型の不揮発メモリの動作について、図１３を用い
て説明する。“１”を書き込むには、ビット線３５ａを
介してソース領域３５よりトランジスタ３６を経由し
て、強誘電体薄膜３８に抗電界以上の負のパルスを印加
すると、強誘電体薄膜３８が誘電分極を起こし、負の残
留分極電荷がキャパシタ３０の電極３２側に蓄積される
ことにより行われる。また、“０”を書き込む場合に
は、ビット線３５ａを介してソース領域３５よりトラン
ジスタ３６を経由して、強誘電体薄膜３８に抗電界以上
の正のパルスを印加すると、正の残留分極電荷がキャパ
シタ３０の電極３２側に蓄積されることにより行われ
る。

【００９４】そして、“１”を読み出す場合には、正の
パルスを印加すると、強誘電体薄膜３８において負の残
留分極が分極反転を起こし、正の残留分極がキャパシタ
３０の電極３３側に蓄積されることになるので、従っ
て、パルスの印加前後で正の残留分極電荷と負の残留分
極電荷との差の電荷量の変化が生じるので、これを読み
出せばよい。一方、“０”を読み出す場合には、正のパ
ルスを印加しても分極反転が起こらないので、従って、
パルスの印加前後で正の残留分極電荷と負の残留分極電
荷との差の電荷量の変化がほとんど生じないので、これ
を読み出せばよい。この電荷量の差は、ビット線３５ａ
接続された図示しないセンスアンプを用いることによ
り、ビット情報を同定することができる。ここで、強誘
電体薄膜３８は残留分極をもつので、電源をＯＦＦにし
ても「１」又は「０」の状態が保持され、不揮発記憶動
作を実現することが可能である。

【００９５】なお、同様の構造で、普段は強誘電体薄膜
３８の高い誘電率特性のみを利用してＤＲＡＭ動作させ
て、電源ＯＦＦ時のみ不揮発メモリとして動作させるこ
とも可能である。

【００９６】このような本実施例の不揮発メモリは、上
記第１〜３の実施例に示すような、短時間での第二焼成
及び第三焼成により形成した緻密な強誘電体薄膜を採用
することにより、下部のトランジスタにダメージを与え
ることなく作製することができた。

【００９７】〔第５の実施例〕第４の実施例では、上記
第１の実施例で示した短時間の第二焼成及び第三焼成に
より作製する強誘電体薄膜素子を、半導体装置であるＭ
ＦＭＩＳ−ＦＥＴ（メタル・フェロエロクトリック・メ
タル・インシュレータ・セミコンダクタ−ＦＥＴ）に応
用したものについて、その概略構造を示す要部断面図で
ある図１４を用いて説明する。

【００９８】本実施例の製造方法については、まず、上
記第４の実施例と同様にして、ｎ型Ｓｉ基板上に、ゲー
ト絶縁膜（ＳｉＯ₂）４５を形成し、その上にフローテ
ィングゲート４６をＰｔで形成する。その後、イオン打
ち込みによりドレイン領域４３とソース領域４４とを形
成し、ＰＳＧ（珪リン酸ガラス）４８ａで覆いリフロー
して平坦化する。

【００９９】次に、Ｐｔゲート４６上のＰＳＧをエッチ
ングで除去し、その上に上記第１の実施例と同様にして
強誘電体薄膜３８をに成膜し、更にその上にコントロー
ルゲート４７をＰｔで形成する。その後、また、ＰＳＧ
４８ｂで覆いリフローした後、コントロールゲート４
７、ドレイン領域４３、ソース領域４４上にコンタクト
ホールをエッチングにより形成して、最後に配線用Ａｌ
電極３４を設ける。

【０１００】次いで、本実施例のＭＦＭＩＳ−ＦＥＴの
動作について説明する。このＭＦＭＩＳ−ＦＥＴでは、
コントロールゲート４７に電圧を印加し、強誘電体薄膜
３８の分極方向を変えることにより、その静電誘導のた
めにフローティングゲート４６を介して、ゲート絶縁膜
（ＳｉＯ₂膜）４５も誘電分極し、分極方向が変化す
る。この分極の向きによって、ゲート直下の半導体表面
のチャンネルの形成が制御できるので、ドレイン電流の
ＯＮ−ＯＦＦにより「０」及び「１」を定義できる。

【０１０１】例えば、ゲート電極（フローティングゲー
ト４６）がゼロバイアス状態においては、半導体基板
（シリコン基板１）方向に強誘電体薄膜３８がフローテ
ィングゲート４６側が負極性となるように分極している
とすると、ゲート絶縁膜（ＳｉＯ₂膜）４５が誘電分極
しＳｉ基板１に接する面が負極性となり、Ｓｉ基板１の
ＳｉＯ₂膜４５に接する表面は正極性となりドレイン領
域４３とソース領域４４が接続されない（ＯＦＦ状
態）。

【０１０２】次に、ゲート電極（フローティングゲート
４６）に強誘電体薄膜３８の抗電界よりも大きな正電圧
を印加すと、強誘電体薄膜３８の分極方向が反転しフロ
ーティングゲート４６側が正極性となるように分極す
る。この場合には、ＳｉＯ₂膜４５が誘電分極しＳｉ基
板１に接する面が正極性となり、Ｓｉ基板１のＳｉＯ₂
膜４５に接する表面は負極性となりドレイン領域４３と
ソース領域４４が接続された状態になる（ＯＮ状態）。
この状態（ＯＮ状態）でゲート電圧をゼロバイアスにし
ても、強誘電体薄膜３８の残留分極により、この状態は
保持される。このとき、強誘電体薄膜３２の分極が保持
される限り、ＳｉＯ₂膜４５の誘電分極が保たれるの
で、非破壊読み出し可能な不揮発性メモリとして動作さ
せることが可能となる。

【０１０３】このような本実施例のＭＦＭＩＳ−ＦＥＴ
は、上記第１〜３の実施例に示すような、短時間での第
二焼成及び第三焼成により形成した緻密な強誘電体薄膜
を採用することにより、他の膜にダメージを与えること
なく作製することができ、特性の良いものを作製するこ
とが可能となる。

【０１０４】

【発明の効果】請求項１〜４、７に記載の発明によれ
ば、ゾルゲル法又はＭＯＤ法による強誘電体薄膜素子の
製造方法において、第二の熱処理である第二焼成及び第
三の熱処理である第三焼成を急速に昇温し短時間で処理
することにより、従来技術に比較して１０分の１から３
０分の１程度に同様の工程を短縮でき、更に緻密な強誘
電体薄膜を得ることができる。このことにより、製造時
間の短縮化が可能となると共に、高密度メモリに不可欠
な緻密な薄膜の形成が可能となり、素子作製上非常に有
利である。

【０１０５】さらに、請求項５に記載の発明によれば、
第二の熱処理工程である第二焼成の加熱温度を比較的高
い７５０℃以上８５０℃以下とし、第三の熱処理工程で
ある第三焼成の加熱温度を比較的低い５００℃以上第二
焼成の加熱温度以下とすることにより、比較的厚めの２
００ｎｍ程度の膜厚の強誘電体薄膜を形成するのに採用
したときに、良好な特性の強誘電体薄膜の得ることがで
きる。

【０１０６】また、請求項６に記載の発明によれば、第
二熱処理工程である第二焼成の加熱温度を比較的低い６
００℃以上７５０℃以下とし、第三の熱処理工程である
第三焼成の加熱温度を７５０℃以上８５０℃以下とする
ことにより、膜厚が２００ｎｍ程度以下の比較的薄い強
誘電体薄膜を形成するのに採用したときに、良好な特性
の強誘電体薄膜の得ることができる。さらに、通常数回
繰り返される第二焼成において、加熱温度の低温化が達
成できるので、作製時の素子へのダメージが低減でき、
比較的薄い膜厚の強誘電体薄膜でも十分な残留分極を得
ることができる。これらの効果は、高集積化したメモリ
を作製する上で非常に有利となる。

【０１０７】また、請求項８に記載の発明によれば、第
三の熱処理工程である第三焼成において、窒素等の不活
性ガス雰囲気中で処理できるので、比較的高温の熱処理
での下地電極等の酸素によるダメージを防止することが
でき、スタック構造などの高密度メモリを作製するのに
非常に有利となる。

【０１０８】また、請求項９に記載の発明によれば、上
記のような強誘電体薄膜素子の製造方法を採用している
ので、様々な集積回路等の半導体装置に応用することが
でき、より高機能、高動作性、高信頼性を有する半導体
装置を実現することが可能となる。

【図面の簡単な説明】

【図１】本発明による第１の実施例の強誘電体薄膜素子
の要部概略断面図である。

【図２】第１の実施例の製造に用いる前駆体溶液ａを合
成する工程を示す工程図である。

【図３】第１の実施例の製造工程を説明する工程図であ
る。

【図４】第１の実施例の強誘電特性の測定に用いたソー
ヤタワーブリッジを示す図である。

【図５】第１の実施例において残留自発分極Ｐｒ値の第
三焼成温度に対する依存性を示す図である。

【図６】第１の実施例においてリーク電流密度Ｉ_L値の
第三焼成温度に対する依存性を示す図である。

【図７】第１の実施例において残留自発分極Ｐｒ値及び
リーク電流密度Ｉ_L値の第二焼成温度に対する依存性を
示す図である。

【図８】第２の実施例において残留自発分極Ｐｒ値の膜
厚に対する依存性を示す図である。

【図９】第２の実施例において強誘電体薄膜の膜厚が１
２０ｎｍのものの残留自発分極Ｐｒ値、抗電界Ｅｃ、及
びリーク電流密度Ｉ_L値の第二焼成温度に対する依存性
を示す図である。

【図１０】第２の実施例において強誘電体薄膜の膜厚が
１２０ｎｍのものの±３Ｖ印加時の疲労特性を示す図で
ある。

【図１１】第３の実施例において強誘電体薄膜の膜厚が
１２０ｎｍのものの残留自発分極Ｐｒ値、抗電界Ｅｃ、
及びリーク電流密度Ｉ_L値の第二焼成温度に対する依存
性を示す図である。

【図１２】第４の実施例の半導体装置（キャパシタ型の
不揮発メモリ）の概略構造を示す要部断面図である。

【図１３】第４の実施例の等価回路を示す図である。

【図１４】第５の実施例の半導体装置（ＭＦＭＩＳ−Ｆ
ＥＴ）の概略構造を示す要部断面図である。

【符号の説明】１Ｓｉ基板２熱酸化膜３Ｔａ膜４下部電極層５，３８強誘電体薄膜６上部電極層３０強誘電体キャパシタ

フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 21/8242

Claims

【特許請求の範囲】

【請求項１】基板上に配置された下部電極層上に、層
状ペロブスカイト構造を有する強誘電体薄膜と上部電極
層とを順次形成する強誘電体薄膜素子の製造方法におい
て、前駆体原料溶液を塗布乾燥して前記強誘電体薄膜となる
薄膜を成膜する成膜工程と、該成膜工程により成膜した薄膜を加熱温度４００℃以上
６００℃以下の温度で加熱する第一の熱処理工程と、該第一の熱処理工程の後に昇温速度２０℃／秒以上で昇
温してから一定温度で３分以内の時間保持する第二の熱
処理工程と、前記成膜工程、前記第一の熱処理工程、及び前記第二の
熱処理工程を所望の前記強誘電体薄膜の膜厚が得られる
ように繰り返してから該強誘電体薄膜上に上部電極層を
形成した後、さらに昇温速度２０℃／秒以上で昇温して
から一定加熱温度で３分以内の時間保持する第三の熱処
理工程とを含むことを特徴とする強誘電体薄膜素子の製
造方法。
【請求項２】請求項１に記載の強誘電体薄膜素子の製
造方法において、前記強誘電体薄膜が、化学式ＢｉＡ_m-1Ｂ_mＯ_3m+3（Ａは
Ｎａ，Ｋ，Ｐｂ，Ｃａ，Ｓｒ，Ｂａ，Ｂｉから選択さ
れ、ＢはＦｅ，Ｔｉ，Ｎｂ，Ｔａ，Ｗ，Ｍｏから選択さ
れるものであり、ｍは１以上の自然数である）で示され
る強誘電体材料から成ることを特徴とする強誘電体薄膜
素子の製造方法。
【請求項３】請求項２に記載の強誘電体薄膜素子の製
造方法において、前記強誘電体薄膜がＳｒＢｉ₂Ｔａ₂Ｏ₉から成ることを
特徴とする強誘電体薄膜素子の製造方法。
【請求項４】請求項１から３のいずれか１項に記載の
強誘電体薄膜素子の製造方法において、前記第二の熱処理工程の加熱温度が６００℃以上８５０
℃以下であり、前記第三の熱処理工程の加熱温度が５０
０℃以上８５０℃以下であることを特徴とする強誘電体
薄膜素子の製造方法。
【請求項５】請求項４に記載の強誘電体薄膜素子の製
造方法において、前記第二の熱処理工程の加熱温度が７５０℃以上８５０
℃以下であり、前記第三の熱処理工程の加熱温度が５０
０℃以上で前記第二の熱処理工程の加熱温度以下である
ことを特徴とする強誘電体薄膜素子の製造方法。
【請求項６】請求項４に記載の強誘電体薄膜素子の製
造方法において、前記第二の熱処理工程の加熱温度が６００℃以上７５０
℃以下であり、前記第三の熱処理工程の加熱温度が７５
０℃以上８５０℃以下であることを特徴とする強誘電体
薄膜素子の製造方法。
【請求項７】請求項１から６のいずれか１項に記載の
強誘電体薄膜素子の製造方法において、前記第二の熱処理工程及び前記第三の熱処理工程を酸素
ガスを含む雰囲気中で行うことを特徴とする強誘電体薄
膜素子の製造方法。
【請求項８】請求項１から７のいずれか１項に記載の
強誘電体薄膜素子の製造方法において、前記第二の熱処理を酸素ガスを含む雰囲気中で行い、前
記第三の熱処理工程を不活性ガス雰囲気中で行うことを
特徴とする強誘電体薄膜素子の製造方法。
【請求項９】請求項１から８のいずれか１項に記載の
強誘電体薄膜素子の製造方法により製造された強誘電体
薄膜素子から構成される半導体装置であって、基板上に形成された集積回路素子の一部として前記強誘
電体薄膜素子が形成されたことを特徴とする半導体装
置。