JP2000216351A - 半導体素子の強誘電体キャパシタ製造方法 - Google Patents
半導体素子の強誘電体キャパシタ製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
(57)【要約】
【課題】 シリコン酸化物と金属下部電極との界面、金
属下部電極と強誘電体膜との界面及び強誘電体膜と上部
電極との界面の特性を向上させて、漏れ電流を減少させ
て後続の蝕刻工程で薄膜剥離現象の発生を防止できる半
導体素子の強誘電体キャパシタ製造方法を提供する。 【解決手段】 キャパシタの下部電極をなす第１導電膜
２０を形成する第1ステップと、第1導電膜２０上に強誘
電体膜２１を形成する第２ステップと、強誘電体膜２１
の核の生成のための急速熱処理を実施する第３ステップ
と、強誘電体膜２１上にキャパシタの上部電極をなす第
２導電膜２２を形成する第４ステップと、強誘電体膜２
１の結晶粒の成長のための熱処理を実施する第５ステッ
プとを含む。
属下部電極と強誘電体膜との界面及び強誘電体膜と上部
電極との界面の特性を向上させて、漏れ電流を減少させ
て後続の蝕刻工程で薄膜剥離現象の発生を防止できる半
導体素子の強誘電体キャパシタ製造方法を提供する。 【解決手段】 キャパシタの下部電極をなす第１導電膜
２０を形成する第1ステップと、第1導電膜２０上に強誘
電体膜２１を形成する第２ステップと、強誘電体膜２１
の核の生成のための急速熱処理を実施する第３ステップ
と、強誘電体膜２１上にキャパシタの上部電極をなす第
２導電膜２２を形成する第４ステップと、強誘電体膜２
１の結晶粒の成長のための熱処理を実施する第５ステッ
プとを含む。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体素子の製造
方法に関し、特に界面の特性をさらに向上させることの
できる半導体素子の強誘電体キャパシタ製造方法に関す
るものである。
方法に関し、特に界面の特性をさらに向上させることの
できる半導体素子の強誘電体キャパシタ製造方法に関す
るものである。
【０００２】
【従来の技術】ＦｅＲＡＭ（ferroelectric random acc
ess memory）素子は非揮発性記憶素子の一種で電源が切
れた状態でも貯蔵情報を記憶する長所があるだけでなく
動作速度も既存のＤＲＡＭ（Dynamic Random Access Me
mory）に匹敵して次世代記憶素子として脚光を浴びてい
る。ＦｅＲＡＭ素子の誘電物質としてはＳｒｘＢｉｙＴ
ａ２Ｏ９（以下ＳＢＴと記す。）とＰｂ（ＺｒｘＴｉ
１−ｘ）Ｏ３（以下ＰＺＴと記す。）強誘電体膜が主に
用いられるが、強誘電体膜の優れた強誘電特性を得るた
めには上下部電極物質の選択と適切な工程の制御が必須
的である。
ess memory）素子は非揮発性記憶素子の一種で電源が切
れた状態でも貯蔵情報を記憶する長所があるだけでなく
動作速度も既存のＤＲＡＭ（Dynamic Random Access Me
mory）に匹敵して次世代記憶素子として脚光を浴びてい
る。ＦｅＲＡＭ素子の誘電物質としてはＳｒｘＢｉｙＴ
ａ２Ｏ９（以下ＳＢＴと記す。）とＰｂ（ＺｒｘＴｉ
１−ｘ）Ｏ３（以下ＰＺＴと記す。）強誘電体膜が主に
用いられるが、強誘電体膜の優れた強誘電特性を得るた
めには上下部電極物質の選択と適切な工程の制御が必須
的である。
【０００３】ＦｅＲＡＭ素子製造工程の中二層ぺロブス
カイト（Bi-layered perovskite）構造を有するＳＢＴ
（ＳｒｘＢｉｙＴａ２Ｏ９）、ＳＢＴＮ（ＳｒｘＢｉｙ
（ＴａｉＮｂｊ）２Ｏ９）などの強誘電体を用いるキャ
パシタ製造工程ではＰｔなどの金属下部電極上に強誘電
体膜を塗布（coating）した後、強誘電体膜形成のため
の高温の熱工程が要求される。
カイト（Bi-layered perovskite）構造を有するＳＢＴ
（ＳｒｘＢｉｙＴａ２Ｏ９）、ＳＢＴＮ（ＳｒｘＢｉｙ
（ＴａｉＮｂｊ）２Ｏ９）などの強誘電体を用いるキャ
パシタ製造工程ではＰｔなどの金属下部電極上に強誘電
体膜を塗布（coating）した後、強誘電体膜形成のため
の高温の熱工程が要求される。
【０００４】従来の強誘電体形成のための熱処理工程は
２段階の工程、すなわち強誘電体膜の核の生成（nuclea
tion）のためのＲＴＡ（rapid thermal annealing）工
程と核が生成された強誘電体膜の結晶粒成長（grain gr
owth）のための炉熱工程（furnace annealing）を実施
する。ＲＴＡ工程及び炉熱処理工程はともに７００℃乃
至８００℃の温度のＯ２雰囲気で実施され、工程時間は
ＲＴＡ工程の場合は約０．５分、炉熱工程は約６０分で
ある。
２段階の工程、すなわち強誘電体膜の核の生成（nuclea
tion）のためのＲＴＡ（rapid thermal annealing）工
程と核が生成された強誘電体膜の結晶粒成長（grain gr
owth）のための炉熱工程（furnace annealing）を実施
する。ＲＴＡ工程及び炉熱処理工程はともに７００℃乃
至８００℃の温度のＯ２雰囲気で実施され、工程時間は
ＲＴＡ工程の場合は約０．５分、炉熱工程は約６０分で
ある。
【０００５】高温でごく短時間に実施されるＲＴＡ工程
とは異なって、高温で長時間の間実施される炉熱処理工
程では下部層のシリコン酸化物と金属下部電極の界面及
び金属下部電極と強誘電体との界面に金属と酸化物との
熱膨張係数差による熱的衝撃（thermally induced mech
anical damage）が与えられることになる。このような
炉熱処理工程の際の熱的衝撃は、本来金属と酸化物との
界面の接着力をさらに脆弱にする。その結果、上部電極
形成のための導電膜の蒸着後実施される蝕刻（etchin
g）工程で薄膜剥離現象（peeling phenomenon）が起き
て素子の製造収率を減少させる。
とは異なって、高温で長時間の間実施される炉熱処理工
程では下部層のシリコン酸化物と金属下部電極の界面及
び金属下部電極と強誘電体との界面に金属と酸化物との
熱膨張係数差による熱的衝撃（thermally induced mech
anical damage）が与えられることになる。このような
炉熱処理工程の際の熱的衝撃は、本来金属と酸化物との
界面の接着力をさらに脆弱にする。その結果、上部電極
形成のための導電膜の蒸着後実施される蝕刻（etchin
g）工程で薄膜剥離現象（peeling phenomenon）が起き
て素子の製造収率を減少させる。
【０００６】一方、ＲＴＡ工程後、核の生成のみ起きた
強誘電体膜は界面の粗さ（interface surface roughnes
s）が極めて少ないし、穴（pore）のほとんどない緻密
で微細な構造を有するのに対し、炉熱処理工程後、結晶
粒の成長が起きた強誘電体膜は表面が粗くて結晶粒の界
面に多数の穴を有している。したがって、炉熱工程後結
晶粒の成長が起きた強誘電体膜上に上部電極を形成すれ
ば粗さが甚だしいため、強誘電体膜と上部電極との界面
に穴が存在することになる。その結果漏れ電流が増加す
る等キャパシタの特性の低下をもたらし、後続の蝕刻工
程で薄膜剥離現象（peeling phenomenon）が起きる。
強誘電体膜は界面の粗さ（interface surface roughnes
s）が極めて少ないし、穴（pore）のほとんどない緻密
で微細な構造を有するのに対し、炉熱処理工程後、結晶
粒の成長が起きた強誘電体膜は表面が粗くて結晶粒の界
面に多数の穴を有している。したがって、炉熱工程後結
晶粒の成長が起きた強誘電体膜上に上部電極を形成すれ
ば粗さが甚だしいため、強誘電体膜と上部電極との界面
に穴が存在することになる。その結果漏れ電流が増加す
る等キャパシタの特性の低下をもたらし、後続の蝕刻工
程で薄膜剥離現象（peeling phenomenon）が起きる。
【０００７】
【発明が解決しようとする課題】そこで、上記問題点を
解決するために案出された本発明は、シリコン酸化物と
金属下部電極との界面、金属下部電極と強誘電体膜との
界面及び強誘電体膜と上部電極との界面の特性を向上さ
せ、漏れ電流を減少させて後続の蝕刻工程で薄膜剥離現
象の発生を防止できる強誘電体キャパシタ製造方法を提
供することを目的がある。
解決するために案出された本発明は、シリコン酸化物と
金属下部電極との界面、金属下部電極と強誘電体膜との
界面及び強誘電体膜と上部電極との界面の特性を向上さ
せ、漏れ電流を減少させて後続の蝕刻工程で薄膜剥離現
象の発生を防止できる強誘電体キャパシタ製造方法を提
供することを目的がある。
【０００８】
【課題を解決するための手段】上記のような目的を達成
するため本発明は、キャパシタの下部電極をなす第１導
電膜を形成する第１ステップと、前記第１導電膜上に強
誘電体膜を形成する第２ステップと、前記強誘電体膜の
核の生成のための急速熱処理（rapid thermalannealin
g）を実施する第３ステップと、上記強誘電体膜上にキ
ャパシタの上部電極をなす第２導電膜を形成する第４ス
テップと、上記強誘電体膜の結晶粒の成長のための熱処
理を実施する第５ステップとを含むことを特徴とする。
するため本発明は、キャパシタの下部電極をなす第１導
電膜を形成する第１ステップと、前記第１導電膜上に強
誘電体膜を形成する第２ステップと、前記強誘電体膜の
核の生成のための急速熱処理（rapid thermalannealin
g）を実施する第３ステップと、上記強誘電体膜上にキ
ャパシタの上部電極をなす第２導電膜を形成する第４ス
テップと、上記強誘電体膜の結晶粒の成長のための熱処
理を実施する第５ステップとを含むことを特徴とする。
【０００９】また、上記目的を達成するため本発明は、
キャパシタの下部電極をなす第１導電膜を形成する第１
ステップと、前記第１導電膜上に二層ぺロブスカイト
（Bi-layered perovskite）構造を有する強誘電体膜を
形成する第２ステップと、前記強誘電体膜の核の生成の
ための急速熱処理（rapid thermal annealing）を実施
する第３ステップと、前記強誘電体膜上にキャパシタの
上部電極をなす第２導電膜を形成する第４ステップと、
前記第２導電膜、前記強誘電体膜及び前記第１導電膜を
選択的に蝕刻して前記キャパシタを形成する第５ステッ
プと、前記第５ステップの蝕刻による損傷を補償すると
ともに前記強誘電体膜の結晶粒成長のための熱処理を実
施する第６ステップと、前記第６ステップが完了した全
体構造上に層間絶縁膜を形成して、前記層間絶縁膜を流
動（flow）させるとともに前記強誘電体膜の結晶粒成長
のための熱処理を実施する第７ステップと、前記層間絶
縁膜を蝕刻して前記第２導電膜を露出させて、前記層間
絶縁膜の蝕刻の際生じた損傷を補償するとともに前記強
誘電体膜の結晶粒成長のための熱処理を実施する第８ス
テップとを含むことを特徴とする。
キャパシタの下部電極をなす第１導電膜を形成する第１
ステップと、前記第１導電膜上に二層ぺロブスカイト
（Bi-layered perovskite）構造を有する強誘電体膜を
形成する第２ステップと、前記強誘電体膜の核の生成の
ための急速熱処理（rapid thermal annealing）を実施
する第３ステップと、前記強誘電体膜上にキャパシタの
上部電極をなす第２導電膜を形成する第４ステップと、
前記第２導電膜、前記強誘電体膜及び前記第１導電膜を
選択的に蝕刻して前記キャパシタを形成する第５ステッ
プと、前記第５ステップの蝕刻による損傷を補償すると
ともに前記強誘電体膜の結晶粒成長のための熱処理を実
施する第６ステップと、前記第６ステップが完了した全
体構造上に層間絶縁膜を形成して、前記層間絶縁膜を流
動（flow）させるとともに前記強誘電体膜の結晶粒成長
のための熱処理を実施する第７ステップと、前記層間絶
縁膜を蝕刻して前記第２導電膜を露出させて、前記層間
絶縁膜の蝕刻の際生じた損傷を補償するとともに前記強
誘電体膜の結晶粒成長のための熱処理を実施する第８ス
テップとを含むことを特徴とする。
【００１０】本発明は、ＦｅＲＡＭ素子のキャパシタ製
造方法において、強誘電体膜の形成後、強誘電体膜の形
成のための熱処理工程の際、核の生成のためのＲＴＡ工
程と結晶粒成長のための炉熱工程でなる従来の方法とは
異なって、核の生成のための急速熱処理工程のみを実施
して上部電極の形成後に進行される後続の熱処理工程を
通じて強誘電体膜の結晶粒を成長させることにその特徴
がある。
造方法において、強誘電体膜の形成後、強誘電体膜の形
成のための熱処理工程の際、核の生成のためのＲＴＡ工
程と結晶粒成長のための炉熱工程でなる従来の方法とは
異なって、核の生成のための急速熱処理工程のみを実施
して上部電極の形成後に進行される後続の熱処理工程を
通じて強誘電体膜の結晶粒を成長させることにその特徴
がある。
【００１１】本発明の一実施例で強誘電体膜の結晶粒成
長はキャパシタ形成のための蝕刻後進行される１次回復
熱処理工程（recovery annealing）とＢＰＳＧなどの平
坦化酸化物形成後進行される平坦化流動（planarizatio
n flow）及び熱工程、そして、キャパシタコンタクト形
成のための蝕刻工程後実施される２次回復熱処理工程を
通じて達成される。
長はキャパシタ形成のための蝕刻後進行される１次回復
熱処理工程（recovery annealing）とＢＰＳＧなどの平
坦化酸化物形成後進行される平坦化流動（planarizatio
n flow）及び熱工程、そして、キャパシタコンタクト形
成のための蝕刻工程後実施される２次回復熱処理工程を
通じて達成される。
【００１２】このように強誘電体の熱工程の際、ＲＴＡ
工程のみを実施すれば、炉熱処理工程の際シリコン酸化
物層と金属下部電極との界面及び金属下部電極と強誘電
体膜との界面に与えられる熱的衝撃による界面の接着力
の低下を防止できる。また、上部電極の形成後に強誘電
体膜の結晶粒成長が進行されるため、強誘電体膜と上部
電極との界面の粗さが緩和され穴のない緻密な強誘電体
膜構造を得ることができる。これによって、キャパシタ
の特性の向上、すなわち、漏れ電流を減少させることが
できるだけでなく後続の蝕刻工程での薄膜剥離現象（pe
eling phenomenon）が防止できる。
工程のみを実施すれば、炉熱処理工程の際シリコン酸化
物層と金属下部電極との界面及び金属下部電極と強誘電
体膜との界面に与えられる熱的衝撃による界面の接着力
の低下を防止できる。また、上部電極の形成後に強誘電
体膜の結晶粒成長が進行されるため、強誘電体膜と上部
電極との界面の粗さが緩和され穴のない緻密な強誘電体
膜構造を得ることができる。これによって、キャパシタ
の特性の向上、すなわち、漏れ電流を減少させることが
できるだけでなく後続の蝕刻工程での薄膜剥離現象（pe
eling phenomenon）が防止できる。
【００１３】
【発明の実施の形態】次に、本発明にかかる、半導体素
子の強誘電体キャパシタ製造方法の実施の形態の具体例
を図面を参照しながら説明する。
子の強誘電体キャパシタ製造方法の実施の形態の具体例
を図面を参照しながら説明する。
【００１４】図１乃至図６を参照すると、まず、図１に
示すように、トランジスタ及びビットライン形成が完了
した全体構造上にＢＰＳＧ等で層間絶縁膜１７を形成し
て、層間絶縁膜１７上にパッシベーション（passivatio
n）のために高温酸化膜（high temperature oxide、Ｈ
ＴＯ）１８を形成する。図１において符号１０は半導体
基板、１１は素子分離膜、１２はゲート酸化膜、１３は
ゲート電極、１４Ａ及び１４Ｂはトランジスタのソース
またはドレイン、１５及び１７は層間絶縁膜、１６はビ
ットライン（bit line）を各々表す。
示すように、トランジスタ及びビットライン形成が完了
した全体構造上にＢＰＳＧ等で層間絶縁膜１７を形成し
て、層間絶縁膜１７上にパッシベーション（passivatio
n）のために高温酸化膜（high temperature oxide、Ｈ
ＴＯ）１８を形成する。図１において符号１０は半導体
基板、１１は素子分離膜、１２はゲート酸化膜、１３は
ゲート電極、１４Ａ及び１４Ｂはトランジスタのソース
またはドレイン、１５及び１７は層間絶縁膜、１６はビ
ットライン（bit line）を各々表す。
【００１５】次に、図２に示すように、高温酸化膜１８
上にＴｉ、Ｔａ、Ｔｉ合金（Ti alloy）等で接着層１９
を形成して、接着層１９上にキャパシタの下部電極をな
す第１導電膜２０をＰｔ、Ｉｒ、ＲｕまたはＰｔ合金等
で形成して、第１導電膜２０上に二層ぺロブスカイト
（Bi-layered perovskite）構造を有するＳＢＴ（Ｓｒ
ｘＢｉｙＴａ２Ｏ９）、ＳＢＴＮ（ＳｒｘＢｉｙ（Ｔａ
ｉＮｂｊ）２Ｏ９）で強誘電体膜２１を形成する。上記
ｘは０．７乃至１．０、ｙは２．０乃至２．６、ｉは
０．７乃至０．９、ｊは０．１乃至０．３である。
上にＴｉ、Ｔａ、Ｔｉ合金（Ti alloy）等で接着層１９
を形成して、接着層１９上にキャパシタの下部電極をな
す第１導電膜２０をＰｔ、Ｉｒ、ＲｕまたはＰｔ合金等
で形成して、第１導電膜２０上に二層ぺロブスカイト
（Bi-layered perovskite）構造を有するＳＢＴ（Ｓｒ
ｘＢｉｙＴａ２Ｏ９）、ＳＢＴＮ（ＳｒｘＢｉｙ（Ｔａ
ｉＮｂｊ）２Ｏ９）で強誘電体膜２１を形成する。上記
ｘは０．７乃至１．０、ｙは２．０乃至２．６、ｉは
０．７乃至０．９、ｊは０．１乃至０．３である。
【００１６】次に、強誘電体膜２１の核の生成のために
７００℃ないし８００℃温度のＯ２雰囲気で０．４分な
いし０．６分間ＲＴＡ工程を実施する。この時、ＲＴＡ
工程後従来の結晶粒成長のための炉熱工程は省略する。
７００℃ないし８００℃温度のＯ２雰囲気で０．４分な
いし０．６分間ＲＴＡ工程を実施する。この時、ＲＴＡ
工程後従来の結晶粒成長のための炉熱工程は省略する。
【００１７】次に、強誘電体膜２１上にキャパシタの上
部電極をなす第２導電膜２２をＰｔ、Ｉｒ、Ｒｕまたは
Ｐｔ合金等で形成して、上部電極パターンニングのため
にＴｉＮまたはＴｉＯ２等でハードマスク(hard mask)
２３を形成する。
部電極をなす第２導電膜２２をＰｔ、Ｉｒ、Ｒｕまたは
Ｐｔ合金等で形成して、上部電極パターンニングのため
にＴｉＮまたはＴｉＯ２等でハードマスク(hard mask)
２３を形成する。
【００１８】次に、図３に示すように、ハードマスク２
３を蝕刻マスクで第２導電膜２２を蝕刻して、蝕刻マス
ク（図示せず）形成工程及び蝕刻工程で強誘電体膜２
１、第１導電膜２０及び接着層１９をパターンニングし
てキャパシタを形成する。次いで、蝕刻マスクを除去し
て、蝕刻工程で誘発された損傷（damage）を回復させて
核生成された強誘電体膜２１の結晶粒の成長のために７
００℃乃至８００℃温度のＯ２雰囲気で２５分ないし３
５分間の１次回復熱処理工程を実施する。
３を蝕刻マスクで第２導電膜２２を蝕刻して、蝕刻マス
ク（図示せず）形成工程及び蝕刻工程で強誘電体膜２
１、第１導電膜２０及び接着層１９をパターンニングし
てキャパシタを形成する。次いで、蝕刻マスクを除去し
て、蝕刻工程で誘発された損傷（damage）を回復させて
核生成された強誘電体膜２１の結晶粒の成長のために７
００℃乃至８００℃温度のＯ２雰囲気で２５分ないし３
５分間の１次回復熱処理工程を実施する。
【００１９】次に、図４に示すように、キャパシタ形成
が完了した全体構造上にＳｉＯ２、ＴｉＯ２またはＡｌ
２Ｏ３等でキャパシタ拡散防止膜２４を形成して、平坦
化のためにＢＰＳＧ等で層間絶縁膜２５を形成する。次
いで、層間絶縁膜２５の平坦化流動（planarization fl
ow）及び強誘電体膜２１の結晶粒成長のために７５０℃
ないし８５０℃温度のＮ２雰囲気で２５分ないし３５分
間熱処理工程を実施する。
が完了した全体構造上にＳｉＯ２、ＴｉＯ２またはＡｌ
２Ｏ３等でキャパシタ拡散防止膜２４を形成して、平坦
化のためにＢＰＳＧ等で層間絶縁膜２５を形成する。次
いで、層間絶縁膜２５の平坦化流動（planarization fl
ow）及び強誘電体膜２１の結晶粒成長のために７５０℃
ないし８５０℃温度のＮ２雰囲気で２５分ないし３５分
間熱処理工程を実施する。
【００２０】次に、図５に示したように、層間絶縁膜２
５、キャパシタ拡散防止膜２４を選択的に蝕刻して第２
導電膜２２を露出させる第１コンタクトホールＣ１を形
成する。次いで、第１コンタクトホールＣ１形成のため
の蝕刻過程で発生した損傷の回復及び強誘電体膜２１の
結晶粒の成長のための２次回復熱処理工程を７００℃な
いし８００℃温度のＯ２雰囲気で２５分ないし３５分間
実施する。
５、キャパシタ拡散防止膜２４を選択的に蝕刻して第２
導電膜２２を露出させる第１コンタクトホールＣ１を形
成する。次いで、第１コンタクトホールＣ１形成のため
の蝕刻過程で発生した損傷の回復及び強誘電体膜２１の
結晶粒の成長のための２次回復熱処理工程を７００℃な
いし８００℃温度のＯ２雰囲気で２５分ないし３５分間
実施する。
【００２１】次に、図６に示したように、層間絶縁膜２
５、キャパシタ拡散防止膜２４、高温酸化膜１８、層間
絶縁膜１７、１５を蝕刻してトランジスタのソースまた
はドレイン接合１４Ａを露出させる第２コンタクトホー
ルＣ２を形成して、Ｔｉ膜及びＴｉＮ膜を積層して金属
拡散防止膜２６を形成し、Ａｌ、Ｗ等で金属膜２７を形
成した後パターンニングして金属配線を形成する。
５、キャパシタ拡散防止膜２４、高温酸化膜１８、層間
絶縁膜１７、１５を蝕刻してトランジスタのソースまた
はドレイン接合１４Ａを露出させる第２コンタクトホー
ルＣ２を形成して、Ｔｉ膜及びＴｉＮ膜を積層して金属
拡散防止膜２６を形成し、Ａｌ、Ｗ等で金属膜２７を形
成した後パターンニングして金属配線を形成する。
【００２２】図７及び図８は、各々従来の技術及び本発
明にかかる蝕刻工程と洗浄工程以後の薄膜剥離現象（pe
eling phenomenon）を観察するためのモニタリングパタ
ーンを示している写真であり、図から分かるように、薄
膜剥離現象（peeling phenomenon）が防止されている。
明にかかる蝕刻工程と洗浄工程以後の薄膜剥離現象（pe
eling phenomenon）を観察するためのモニタリングパタ
ーンを示している写真であり、図から分かるように、薄
膜剥離現象（peeling phenomenon）が防止されている。
【００２３】図９及び図１０は、従来の技術及び本発明
にかかる強誘電体膜２１の厚さに対するショートフェイ
ル比率（short fail ratio）を示す図であり、ショート
フェイル比率とは、キャパシタがショートされる確率を
表す。図９から分かるように、従来の技術でのショート
フェイル比率は１２５０Å厚さの強誘電体膜でほぼ１０
０％であり、１５００Åでは５６．３９％であることに
対し、図１０を参照すれば、本発明にかかるショートフ
ェイル比率は１０００Å厚さの強誘電体膜でも３．９２
％しかならないことが分かる。
にかかる強誘電体膜２１の厚さに対するショートフェイ
ル比率（short fail ratio）を示す図であり、ショート
フェイル比率とは、キャパシタがショートされる確率を
表す。図９から分かるように、従来の技術でのショート
フェイル比率は１２５０Å厚さの強誘電体膜でほぼ１０
０％であり、１５００Åでは５６．３９％であることに
対し、図１０を参照すれば、本発明にかかるショートフ
ェイル比率は１０００Å厚さの強誘電体膜でも３．９２
％しかならないことが分かる。
【００２４】図１１及び１２は従来の技術及び本発明に
かかる強誘電体膜の厚さが２０００Åである場合漏れ電
流密度（leakage current density）に対する累積統計
（cumulative statistic）を示す図である。図１１を参
照すれば、従来にはキャパシタが１０−７（Ａ／ｃ
ｍ２）以下の漏れ電流密度を有する確率は約６０％であ
り、１０−５（Ａ／ｃｍ２）以下の漏れ電流密度を有す
る確率は約９０％であるのに対し、図１２を参照すれ
ば、本発明にかかるキャパシタが１０−７（Ａ／ｃ
ｍ ２）以下の漏れ電流密度を有する確率はほぼ１００％
である。
かかる強誘電体膜の厚さが２０００Åである場合漏れ電
流密度（leakage current density）に対する累積統計
（cumulative statistic）を示す図である。図１１を参
照すれば、従来にはキャパシタが１０−７（Ａ／ｃ
ｍ２）以下の漏れ電流密度を有する確率は約６０％であ
り、１０−５（Ａ／ｃｍ２）以下の漏れ電流密度を有す
る確率は約９０％であるのに対し、図１２を参照すれ
ば、本発明にかかるキャパシタが１０−７（Ａ／ｃ
ｍ ２）以下の漏れ電流密度を有する確率はほぼ１００％
である。
【００２５】詳述したように、金属電極と強誘電体幕間
との特性が向上して、界面を熱的損傷(thermal damage)
から防止して漏れ電流を減少させることによってキャパ
シタの特性を向上させる。また、エッチング工程及び熱
処理工程の間界面の剥離現象を防止して収率を向上させ
る。
との特性が向上して、界面を熱的損傷(thermal damage)
から防止して漏れ電流を減少させることによってキャパ
シタの特性を向上させる。また、エッチング工程及び熱
処理工程の間界面の剥離現象を防止して収率を向上させ
る。
【００２６】尚、本発明は、前述した実施例及び添付し
た図面によって限定されるものではなく、本発明の技術
的思想を抜け出さない範囲内で種々の置換、変形及び変
更が可能である。
た図面によって限定されるものではなく、本発明の技術
的思想を抜け出さない範囲内で種々の置換、変形及び変
更が可能である。
【００２７】
【発明の効果】以上説明したように、本発明は、ＦｅＲ
ＡＭ素子のキャパシタ製造の際、金属電極と強誘電体膜
との界面構造を向上させて金属電極と酸化物との界面を
熱的衝撃から保護して漏れ電流を減少させる等、キャパ
シタの特性の向上及び蝕刻、熱工程の際の薄膜剥離現象
（peeling phenomenon）を防止して、それによる素子の
製造収率の減少を防止できる。
ＡＭ素子のキャパシタ製造の際、金属電極と強誘電体膜
との界面構造を向上させて金属電極と酸化物との界面を
熱的衝撃から保護して漏れ電流を減少させる等、キャパ
シタの特性の向上及び蝕刻、熱工程の際の薄膜剥離現象
（peeling phenomenon）を防止して、それによる素子の
製造収率の減少を防止できる。
【図１】本発明の一実施例による強誘電体キャパシタ製
造工程断面図である。
造工程断面図である。
【図２】本発明の一実施例による強誘電体キャパシタ製
造工程断面図である。
造工程断面図である。
【図３】本発明の一実施例による強誘電体キャパシタ製
造工程断面図である。
造工程断面図である。
【図４】本発明の一実施例による強誘電体キャパシタ製
造工程断面図である。
造工程断面図である。
【図５】本発明の一実施例による強誘電体キャパシタ製
造工程断面図である。
造工程断面図である。
【図６】本発明の一実施例による強誘電体キャパシタ製
造工程断面図である。
造工程断面図である。
【図７】従来の技術による半導体素子の薄膜剥離現象を
観察するためのモニターリングパターンを示した写真で
ある。
観察するためのモニターリングパターンを示した写真で
ある。
【図８】本発明による半導体素子の薄膜剥離現象を観察
するためのモニターリングパターンを示した写真であ
る。
するためのモニターリングパターンを示した写真であ
る。
【図９】従来の技術によるＳＢＴ薄膜の厚さの変化によ
るショートフェイル比率を表すグラフである。
るショートフェイル比率を表すグラフである。
【図１０】本発明によるＳＢＴ薄膜の厚さの変化による
ショートフェイル比率を表すグラフである。
ショートフェイル比率を表すグラフである。
【図１１】従来の技術による半導体素子の漏れ電流密度
を表すグラフである。
を表すグラフである。
【図１２】本発明による半導体素子の漏れ電流密度を表
すグラフである。
すグラフである。
１０ 半導体基板 １１ 素子分離膜 １２ ゲート酸化膜 １３ ゲート電極 １４Ａ トランジスタのソースまたはドレイン接合 １４Ｂ トランジスタのソースまたはドレイン接合 １５ 層間絶縁膜 １６ ビットライン １７ 層間絶縁膜 １８ 高温酸化膜 １９ 接着層 ２０ 第１導電膜 ２１ 強誘電体膜 ２２ 第２導電膜 ２３ ハードマスク ２４ キャパシタ拡散防止膜 ２５ 層間絶縁膜 ２６ 金属拡散防止膜 ２７ 金属膜 Ｃ１ 第１コンタクトホール Ｃ２ 第２コンタクトホール
Claims (10)
- 【請求項１】 強誘電体キャパシタ形成のための半導体
構造上に第１導電膜を形成する第１ステップと、 前記第１導電膜上に強誘電体膜を形成する第２ステップ
と、 前記強誘電体膜の核の生成のための急速熱処理を実施す
る第３ステップと、 前記強誘電体膜上にキャパシタの第２導電膜を形成する
第４ステップと、 前記強誘電体膜の結晶粒成長のための熱処理を実施する
第５ステップとを含むことを特徴とする半導体素子の強
誘電体キャパシタ製造方法。 - 【請求項２】 前記強誘電体膜は、ＳｒｘＢｉｙＴａ２
Ｏ９またはＳｒｘＢｉｙ（ＴａｉＮｂｊ）２Ｏ９（ここ
で、ｘは０．７乃至１．０、ｙは２．０乃至２．６、ｉ
は０．７乃至０．９、ｊは０．１乃至０．３）で形成す
ることを特徴とする請求項１記載の半導体素子の強誘電
体キャパシタ製造方法。 - 【請求項３】 前記第３ステップは、７００℃乃至８０
０℃の温度のＯ２雰囲気で０．４分乃至０．６分間実施
することを特徴とする請求項１記載の半導体素子の強誘
電体キャパシタ製造方法。 - 【請求項４】 前記第５ステップは、７００℃乃至８０
０℃の温度のＯ２雰囲気で２５分ないし３５分間実施す
ることを特徴とする請求項２記載の半導体素子の強誘電
体キャパシタ製造方法。 - 【請求項５】 強誘電体キャパシタ形成のための半導体
構造上に第１導電膜を形成する第１ステップと、 前記第１導電膜上に二層ぺロブスカイト構造を有する強
誘電体膜を形成する第２ステップと、 前記強誘電体膜の核の生成のための急速熱処理を実施す
る第３ステップと、 前記強誘電体膜上にキャパシタの第２導電膜を形成する
第４ステップと、 前記第２導電膜、前記強誘電体膜及び前記第１導電膜を
選択的に蝕刻して前記強誘電体キャパシタを形成する第
５ステップと、 前記第５ステップの蝕刻工程による損傷を補償するとと
もに前記強誘電体膜の結晶粒成長のための熱処理を実施
する第６ステップと、 前記第６ステップが完了した全体構造上に層間絶縁膜を
形成して、前記層間絶縁膜を平坦化流動させるとともに
前記強誘電体膜の結晶粒成長のための熱処理を実施する
第７ステップと、 前記層間絶縁膜を蝕刻して前記第２導電膜を露出させ
て、前記層間絶縁膜の蝕刻の際発生した損傷を補償する
とともに前記強誘電体膜の結晶粒成長のための熱処理を
実施する第８ステップとを含むことを特徴とする半導体
素子の強誘電体キャパシタ製造方法。 - 【請求項６】 前記強誘電体膜は、ＳｒｘＢｉｙＴａ２
Ｏ９またはＳｒｘＢｉｙ（ＴａｉＮｂｊ）２Ｏ９（ここ
で、ｘは０．７乃至１．０、ｙは２．０乃至２．６、ｉ
は０．７乃至０．９、ｊは０．１乃至０．３）で形成す
ることを特徴とする請求項５記載の半導体素子の強誘電
体キャパシタ製造方法。 - 【請求項７】 前記第３ステップは、７００℃乃至８０
０℃の温度のＯ２雰囲気で０．４分乃至０．６分間実施
することを特徴とする請求項５記載の半導体素子の強誘
電体キャパシタ製造方法。 - 【請求項８】 前記第６ステップは、７００℃乃至８０
０℃の温度のＯ２雰囲気で２５分ないし３５分間実施す
ることを特徴とする請求項５記載の半導体素子の強誘電
体キャパシタ製造方法。 - 【請求項９】 前記第７ステップで、前記熱処理は４７
５０℃乃至８５０℃の温度のＮ２雰囲気で２５分乃至３
５分間実施することを特徴とする請求項５記載の半導体
素子の強誘電体キャパシタ製造方法。 - 【請求項１０】 前記第８ステップで、前記熱処理は７
００℃乃至８００℃の温度のＯ２雰囲気で２５分乃至３
５分間実施することを特徴とする請求項５記載の半導体
素子の強誘電体キャパシタ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061175A KR100324601B1 (ko) | 1998-12-30 | 1998-12-30 | 계면의 특성 향상을 위한 강유전체 캐패시터 제조 방법 |
| KR1998/P61175 | 1998-12-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000216351A true JP2000216351A (ja) | 2000-08-04 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36171099A Expired - Fee Related JP4059603B2 (ja) | 1998-12-30 | 1999-12-20 | 半導体素子の強誘電体キャパシタ製造方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP4059603B2 (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006108625A (ja) * | 2004-10-01 | 2006-04-20 | Hynix Semiconductor Inc | 半導体素子のキャパシタ製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100399074B1 (ko) * | 2001-04-27 | 2003-09-26 | 주식회사 하이닉스반도체 | 비엘티 강유전체막을 구비하는 강유전체 메모리 소자 제조방법 |
| US6559497B2 (en) * | 2001-09-06 | 2003-05-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Microelectronic capacitor with barrier layer |
| JP4467229B2 (ja) * | 2001-09-12 | 2010-05-26 | 株式会社ハイニックスセミコンダクター | 半導体素子の製造方法 |
| US7335552B2 (en) * | 2002-05-15 | 2008-02-26 | Raytheon Company | Electrode for thin film capacitor devices |
| US7045071B2 (en) * | 2002-12-30 | 2006-05-16 | Hynix Semiconductor Inc. | Method for fabricating ferroelectric random access memory device |
| KR20080090932A (ko) * | 2007-04-06 | 2008-10-09 | 삼성전자주식회사 | 강유전체 하드디스크 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0557937A1 (en) * | 1992-02-25 | 1993-09-01 | Ramtron International Corporation | Ozone gas processing for ferroelectric memory circuits |
| JP3381969B2 (ja) | 1993-06-22 | 2003-03-04 | アネルバ株式会社 | 強誘電体薄膜作製方法 |
| US5728603A (en) | 1994-11-28 | 1998-03-17 | Northern Telecom Limited | Method of forming a crystalline ferroelectric dielectric material for an integrated circuit |
| WO1996029725A1 (en) | 1995-03-21 | 1996-09-26 | Northern Telecom Limited | Ferroelectric dielectric for integrated circuit applications at microwave frequencies |
| JP3480624B2 (ja) | 1995-06-09 | 2003-12-22 | シャープ株式会社 | 強誘電体薄膜被覆基板、その製造方法、及びキャパシタ構造素子 |
| JP3188179B2 (ja) * | 1995-09-26 | 2001-07-16 | シャープ株式会社 | 強誘電体薄膜素子の製造方法及び強誘電体メモリ素子の製造方法 |
| US5751450A (en) | 1996-05-22 | 1998-05-12 | Medar, Inc. | Method and system for measuring color difference |
| JPH104181A (ja) | 1996-06-17 | 1998-01-06 | Sharp Corp | 強誘電体素子及び半導体装置 |
| JPH10270646A (ja) * | 1997-03-27 | 1998-10-09 | Sharp Corp | 強誘電体薄膜素子の製造方法及び半導体装置 |
-
1998
- 1998-12-30 KR KR1019980061175A patent/KR100324601B1/ko not_active IP Right Cessation
-
1999
- 1999-12-20 US US09/467,755 patent/US6238934B1/en not_active Expired - Lifetime
- 1999-12-20 JP JP36171099A patent/JP4059603B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|
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| KR100324601B1 (ko) | 2002-04-17 |
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