JP2006108625A - 半導体素子のキャパシタ製造方法 - Google Patents
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Abstract
【課題】下部電極としての金属膜−強誘電体膜−上部電極としての金属膜からなるキャパシタの製造工程に当たり、強誘電体膜の結晶化度及び結晶粒径を均一にして強誘電体膜のデータ保存能を高める半導体素子のキャパシタ製造方法を提供する。
【解決手段】半導体素子のキャパシタ製造方法において、下部電極としてノーブル系の第１金属膜を形成する段階と、前記第１金属膜の上に強誘電体膜を形成する段階と、前記強誘電体膜が形成された結果物の上に第１熱処理工程を行う段階と、前記第１熱処理工程済みの結果物の全面にイオン注入工程を行う段階と、前記イオン注入工程済みの結果物の全面に第２熱処理工程を行う段階と、前記第２熱処理工程済みの結果物の前記強誘電体膜の上に上部電極としてノーブル系の第２金属層を形成する段階と、前記結果物の全面に第３熱処理工程を行う段階とを含む。
【選択図】図６
【解決手段】半導体素子のキャパシタ製造方法において、下部電極としてノーブル系の第１金属膜を形成する段階と、前記第１金属膜の上に強誘電体膜を形成する段階と、前記強誘電体膜が形成された結果物の上に第１熱処理工程を行う段階と、前記第１熱処理工程済みの結果物の全面にイオン注入工程を行う段階と、前記イオン注入工程済みの結果物の全面に第２熱処理工程を行う段階と、前記第２熱処理工程済みの結果物の前記強誘電体膜の上に上部電極としてノーブル系の第２金属層を形成する段階と、前記結果物の全面に第３熱処理工程を行う段階とを含む。
【選択図】図６
Description
本発明は、半導体素子の製造方法に係り、より詳細には、半導体素子のキャパシタ製造方法に関する。
近年、ＦｅＲＡＭ(Ferroelectric RAM)キャパシタの製造方法において、下部電極としての金属膜−強誘電体膜−上部電極としての金属膜からなるキャパシタを製造する技術が一般的に使われてきているが、前述のように強誘電体膜が用いられる場合、外部からの電圧により正極が配列されつつデータが保存される。
この正極の大きさは、Ｐｓ(switching charge)、Ｐｎｓ(nonswitch charge)などにより表示されるが、これらの値は強誘電体膜の結晶化度及び結晶粒径の均一度などによって決められる。
このため、最近、下部電極としての金属膜−強誘電体膜−上部電極としての金属膜からなるキャパシタの製造工程に当たり、強誘電体膜の結晶化度及び結晶粒径を均一にして強誘電体膜のデータ保存能を高める技術が望まれている。
本発明は、上記事情に鑑みてなされたもので、その目的は、下部電極としての金属膜−強誘電体膜−上部電極としての金属膜で形成されたキャパシタの製造工程に当たり、強誘電体膜の結晶化度及び結晶粒径を均一にして強誘電体膜のデータ保存能を高める半導体素子のキャパシタ製造方法を提供することにある。
上述した目的を達成するために、本発明の思想は、半導体素子のキャパシタ製造方法において、下部電極としてノーブル系の第１金属膜を形成する段階と、前記第１金属膜の上に強誘電体膜を形成する段階と、前記強誘電体膜が形成された結果物の上に第１熱処理工程を行う段階と、前記第１熱処理工程済みの結果物の全面にイオン注入工程を行う段階と、前記イオン注入工程済みの結果物の全面に第２熱処理工程を行う段階と、前記第２熱処理工程済みの結果物の前記強誘電体膜の上に上部電極としてノーブル系の第２金属層を形成する段階と、前記結果物の全面に第３熱処理工程を行う段階とを含む。
前記ノーブル系の第１金属層は、Ｒｕ膜、Ｐｔ膜、Ｉｒ膜、ＩｒＯｘ膜、Ｒｅ膜、Ｒｈ膜、ＴｉＮ膜及びこれらの複合構造のいずれか一つで形成することが好ましく、前記ノーブル系の第２金属層は、Ｒｕ膜、Ｐｔ膜、Ｉｒ膜、ＩｒＯｘ膜、Ｒｅ膜、Ｒｈ膜、ＴｉＮ膜及びこれらの複合構造のいずれか一つで形成することが好ましい。
前記強誘電体膜は５０〜２，０００Åの厚さに形成し、ＳＢＴ膜、ＰＺＴ膜、ＳＢＴＮ膜、ＢＬＴ膜、不純物入りＳＢＴ膜、不純物入りＰＺＴ膜、不純物入りＳＢＴＮ膜、不純物入りＳＢＴ膜、組成が変わったＳＢＴ膜、組成が変わったＰＺＴ膜、組成が変わったＳＢＴＮ膜、組成が変わったＳＢＴ膜のいずれか一つで形成することが好ましい。
前記第１熱処理工程は、３００℃〜８００℃以下の温度で酸化アニール工程を行うことが好ましい。前記イオン注入工程のソースとしては、チタン（Ｔｉ）、タンタル（Ｔａ）に分離可能な金属類を使用することが好ましい。
前記第２熱処理工程は、３００℃〜１，０００℃の高温で酸化アニール工程を行うことが好ましい。
本発明によれば、強誘電体膜に第１熱処理工程、イオン注入工程及び第２熱処理工程を行うことにより、金属膜−強誘電体膜−金属膜からなるキャパシタの製造工程に当たり、強誘電体膜の結晶化度及び結晶粒径を均一にして強誘電体膜のデータ保存能を高められる効果がある。
以下、添付した図面に基づき、本発明の実施例について詳細に説明する。しかし、本発明の実施例は各種の他の形態に変形でき、本発明の範囲が後述する実施の形態により限定されると解釈されてはならない。本発明の実施例は当業界における通常の知識を有する者に本発明をより完全に説明するために提供されるものである。また、ある膜が他の膜あるいは半導体基板の‘上’にある、もしくはそれに接触していると記載される場合、前記ある膜は前記他の膜、あるいは半導体基板に直接的に接触して存在することもでき、あるいは、それらの間に第３の膜が挟まれることもできる。
図１〜図６は、本発明に係る半導体素子のキャパシタ製造方法を説明するための断面図である。
図１を参照すると、半導体基板１０の全面に層間絶縁膜１６を形成する。前記層間絶縁膜１６の所定の領域にフォトエッチング工程を行い、ストレージプラグノードホールを形成した後、前記ストレージプラグノードホールにのみ金属物質を蒸着してストレージプラグノード１２を形成する。前記ストレージプラグノードの上部には、酸素雰囲気下で高温熱処理を施すときに起こるストレージノードの酸化を防ぐための酸化防止膜１４を形成する。前記ストレージプラグノード１２と酸化防止膜１４が形成された結果物の上にグルー層（glue layer：図示せず）を形成する。前記グルー層（図示せず）としては、ＨｆｘＯｙ、Ａｌ２Ｏ３、Ｔｉ、ＴｉＯ、ＴｉＡｌＮのいずれか１種を使用する。
次いで、グルー層（図示せず）が形成された結果物の全面にノーブル系の第１金属層を形成し、前記ノーブル系の第１金属層の所定の領域に下部電極を限定するためのハードマスクをパターニングして形成し、このハードマスク２０をエッチングマスクとして前記第１金属層及び所定の深さの層間絶縁膜１６をエッチングして下部電極１８を形成すると共に、下部電極間を分離するための素子分離膜を限定するトレンチＴを形成する。
前記ノーブル系の第１金属層は、Ｒｕ膜、Ｐｔ膜、Ｉｒ膜、ＩｒＯｘ膜、Ｒｅ膜、Ｒｈ膜、ＴｉＮ膜及びこれらの複合構造のいずれか一つで形成するが、この金属層１８は、前記膜をＣＶＤ法、ＰＶＤ法、ＡＬＤ法などにより形成する。
図２を参照すると、前記トレンチＴを形成した後で前記トレンチを埋め込むべき絶縁膜を形成し、前記ハードマスク２０が露出するまで化学機械的な研磨（ＣＭＰ）工程などの平坦化工程を行い、素子分離膜２２を形成する。前記素子分離膜２２を形成する絶縁膜は、ＬＰＣＶＤ法、ＰＥＣＶＤ法、ＨＤＰ法、スピンコート法により形成する。
図３を参照すると、前記下部電極１８及び素子分離膜２２が形成された結果物の全面に強誘電体膜２４ａを形成する。
前記強誘電体膜２４ａは、約５０〜２，０００Åの厚さに形成し、ＳｒＢｉ２ＴａＯ９（以下、ＳＢＴ）膜、Ｂｉ（または、Ｌａ）４Ｔｉ３Ｏ１２（以下、ＢＬＴ）膜及びＰｂ（または、Ｚｒ）ＴｉＯ３（以下、ＰＺＴ）膜のうち何れか一種を使用し、不純物が入ったか組成が変わった、ドープされたＳＢＴ膜、ＰＺＴ膜、ＳＢＴＮ膜、ＢＬＴ膜のうち何れか一つを使用することができる。
次いで、前記強誘電体膜２４ａが形成された結果物の上に第１熱処理工程を行う。前記第１熱処理工程は、形成された強誘電体膜の結晶化を目指して非晶質(amorphous)状態のフェロ(ferro)層内の結晶化核を形成するために、低温、すなわち３００℃〜８００℃の温度で酸化アニール工程を行うことをいう。第１熱処理工程となる酸化アニール工程は、非晶質状態の強誘電体膜を結晶化させるために初期の結晶化核を形成し、これらの核を中心に結晶粒の成長を起こし、酸素原子がフェロ結晶構造の結晶相に影響する。また、有機成分を気化させたりもする。
図４を参照すると、前記第１熱処理工程が行われた結果物の全面にイオン注入工程を行う。前記イオン注入工程は、第１熱処理工程により形成された強誘電体膜の不均一に成長された結晶化核及び粗大化した結晶粒を細かくするために行われる。前記イオン注入工程を行えば、強誘電体膜の結晶粒の形成中に起こる強誘電体の構成元素の拡散によって組成比がずれてしまう。このため、熱処理工程中に外部に抜け出る元素をさらに補うことができ、物理的に加速化したイオンによって粗大な結晶粒を破壊することが可能になる。
前記イオン注入工程が行われるソースとしては、ＴｉＣｌ３，Ｔａ（ＯＣ２Ｈ６）５のようにチタン（Ｔｉ）、タンタル（Ｔａ）に分離可能な金属類を使用する。
図５を参照すると、前記イオン注入工程が行われた結果物の全面に第２熱処理工程を行い、結晶化済み強誘電体膜２４ｂを形成する。前記第２熱処理工程は、前記イオン注入工程後に強誘電体膜を再び結晶化させるために、３００℃〜１０００℃の高温にて酸化アニール工程を行うことをいう。前記工程により強誘電体の結晶性が破壊された状態であるために結晶粒を再形成する必要があり、かつ、イオン注入を行った元素への拡散及びフェロ特性を帯びさせるために第２熱処理工程を行う。さらに、第２熱処理工程を行えば、酸素空孔(oxygen vacancy)と置き換えて結晶欠陥を除去する。
図６を参照すると、前記第２熱処理工程により結晶化済み強誘電体膜が形成された結果物の全面にノーブル系の第２金属層を形成し、前記第２金属層の所定の領域に上部電極を限定するためのハードマスク（図示せず）をパターニングして形成し、このハードマスク（図示せず）をエッチングマスクとして前記第２金属層及び前記結晶化済み強誘電体膜２４ｂをエッチングして上部電極２６及びパターニングされた結晶化済み強誘電体膜２４ｂを形成する。次いで、前記結果物の全面にさらに酸化熱処理工程を行う。
前記ノーブル系の第２金属層は、Ｒｕ膜、Ｐｔ膜、Ｉｒ膜、ＩｒＯｘ膜、Ｒｅ膜、Ｒｈ膜、ＴｉＮ膜及びこれらの複合構造のいずれか一つで形成するが、この金属層２６は、前記膜をＣＶＤ法、ＰＶＤ法、ＡＬＤ法などにより形成する。
本発明により、強誘電体膜に第１熱処理工程、イオン注入工程及び第２熱処理工程を行って強誘電体膜の結晶化度及び結晶粒径を均一にすることにより、強誘電体膜のデータ保存能を高める。
以上、本発明について具体的な実施例を挙げて詳細に説明したが、本発明が属する技術分野における当業者であれば、本発明の技術的な思想の範囲内において各種の変形や変更が可能であるということは言うまでもなく、これらの変形や変更は本発明の特許請求の範囲に属するものであると言える。
１８ 下部電極
２４ 強誘電体膜
２６ 上部電極
２４ 強誘電体膜
２６ 上部電極
Claims (7)
- 半導体素子のキャパシタ製造方法において、
第１金属膜を形成する段階と、
前記第１金属膜上に強誘電体膜を形成する段階と、
前記強誘電体膜が形成された結果物上に第１熱処理工程を行う段階と、
前記第１熱処理工程済みの結果物の全面にイオン注入工程を行う段階と、
前記イオン注入工程済みの結果物の全面に第２熱処理工程を行う段階と、
前記第２熱処理工程済みの結果物の前記強誘電体膜の上に第２金属層を形成する段階と、
前記結果物の全面に第３熱処理工程を行う段階とを含む半導体素子のキャパシタ製造方法。 - 前記第１金属層は、Ｒｕ膜、Ｐｔ膜、Ｉｒ膜、ＩｒＯｘ膜、Ｒｅ膜、Ｒｈ膜、ＴｉＮ膜及びこれらの複合構造のいずれか一つで形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記第２金属層は、Ｒｕ膜、Ｐｔ膜、Ｉｒ膜、ＩｒＯｘ膜、Ｒｅ膜、Ｒｈ膜、ＴｉＮ膜及びこれらの複合構造のいずれか一つで形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記強誘電体膜は、５０〜２，０００Åの厚さに形成し、ＳＢＴ膜、ＰＺＴ膜、ＳＢＴＮ膜、ＢＬＴ膜、不純物入りＳＢＴ膜、不純物入りＰＺＴ膜、不純物入りＳＢＴＮ膜、不純物入りＳＢＴ膜、組成が変わったＳＢＴ膜、組成が変わったＰＺＴ膜、組成が変わったＳＢＴＮ膜、組成が変わったＳＢＴ膜のいずれか一つで形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記第１熱処理工程は、３００℃〜８００℃の温度で酸化アニール工程を行うことを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記イオン注入工程のソースとしては、チタン（Ｔｉ）、タンタル（Ｔａ）に分離可能な金属類を使用することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記第２熱処理工程は、３００℃〜１，０００℃の高温で酸化アニール工程を行うことを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
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