KR20000042449A - 전이금속과 백금의 합금막을 전극으로 갖는 캐패시터 제조 방법 - Google Patents

전이금속과 백금의 합금막을 전극으로 갖는 캐패시터 제조 방법 Download PDF

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Abstract

본 발명은 고온 열처리 공정에서 발생하는 전극의 특성 저하를 방지할 수 있는, 전이금속과 백금의 합금막을 전극으로 갖는 캐패시터 제조 방법에 관한 것으로, 이층 페롭스카이트 계열의 강유전체막을 갖는 FeRAM 캐패시터의 전극으로 Pt막과 Pd, Ru, Rh 등의 전이금속(transition metal) 합금막을 형성하여 고온 열공정에서 특성이 저하되지 않는 전극을 형성하는데 그 특징이 있다. 전이금속-Pt 합금은 800 ℃ 이상의 고온 열공정에서 안정화된 특성을 갖기 때문에 강유전체 캐패시터의 전기적 및 물리적 특성을 향상시킬 수 있으며, 이에 따른 공정 폭(window)과 설계 여유도(margin)를 증가시킬 수 있다. 본 발명은 Pt에 Pd, Ir, Ru, Rh 등의 전이금속 원소를 첨가하여 합금화한다. Pt막 내에 합금된 전이금속 원소는 결정립계(grain boundary)에 분결(segregation)되고 결정립의 이동도(mobility)를 감소시킴으로써 결정립 성장을 억제하게 되며, Pt의 결정립계 및 표면 확산(surface diffusivity)을 감소시킴으로써 결정립의 성장을 억제하게 되며, z축 방향으로 Pt 결정이 성장되는 것을 억제하여 홀의 형성을 방지할 수 있다. 또한, 결정립계에 석출된 전이금속 원소는 Pt의 결정립계를 따라 Ti가 확산되는 것을 감소시킴으로써 Pt막을 통해 강유전체막으로 Ti가 확산되는 것을 억제할 수 있다.

Description

전이금속과 백금의 합금막을 전극으로 갖는 캐패시터 제조 방법
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 Pt 전극의 전기적 물리적 특성을 향상시킬 수 있는, 전이금속과 백금의 합금막을 전극으로 갖는 캐패시터 제조 방법에 관한 것이다.
FeRAM(ferroelectric random access memory)소자는 비휘발성 기억 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM(Dynamic Random Access Memory)에 필적하여 차세대 기억소자로 각광받고 있다. FeRAM 소자의 유전물질로는 SrBi2Ta2O9(이하 SBT), (SrxBi2-y(TaiNbj)2O9-z)(이하 SBTN), Pb(ZrxTi1-x)O3(이하 PZT) 박막이 주로 사용되는데, 상기와 같은 강유전체막의 우수한 강유전 특성을 얻기 위해서는 상하부 전극물질의 선택과 적절한 공정의 제어가 필수적이다.
한편, 강유전체 캐패시터 제조 후 실시되는 후속 공정에서 안정된 공정 조건을 확보하고, 캐패시터의 전기적 특성 즉, 분극값, 누설전류 특성을 안정화시키기 위해서는 전극으로 사용되는 물질의 미세 구조가 중요하다.
유전막으로 이층 페롭스카이트(Bi-layered perovskite) 계열의 강유전체막을 형성하는 강유전체 캐패시터 제조 공정에서는 800 ℃ 이상의 고온 열처리 공정이 요구되는데, 강유전체막 상에 형성된 상부전극을 순수 Pt막으로 형성한 경우, 이와 같은 열처리 과정에서 Pt막의 결정 성장에 의해 공공(void)의 응집이 발생하고, 결정의 z축 방향(전극의 수직방향) 성장으로 인해 홀(hole)이 박막 내에 형성되어 표면의 거질기가 증가하고 접촉면적이 감소된다. 홀이 형성된 전극은 전하저장 면적의 감소로 인한 분극값의 감소와 누설전류를 증가시키는 등 전기적 특성의 열화를 가져온다.
또한, 캐패시터 제조 후, 층간산화막을 증착하고 층간산화막을 선택적으로 식각하여 캐패시터의 상부전극을 노출시키는 콘택 식각(contact etch)을 진행할 때, 홀이 형성된 부분에서 강유전체가 노출되어 식각 손상(etch damage)이 발생하고 강유전체의 물리적, 전기적 특성이 저하된다. 또한, 이층 페롭스카이트 계열 강유전체의 특성을 열화시키는 물질로 알려져 있는 Ti가 배선 형성 공정에서 필수적으로 사용되는데, 전술한 바와 같이 콘택 식각 과정에서 노출된 강유전체막과 Ti가 접촉하게 된다. Ti와 강유전체와의 접촉은 강유전체 캐패시터의 전기적 특성에 치명적인 열화 현상을 유발하며, 후속 열처리 등의 공정으로 회복시킬 수 없는 손상을 입힌다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 고온 열처리 공정에서 발생하는 전극의 특성 저하를 방지할 수 있는, 전이금속과 백금의 합금막을 전극으로 갖는 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
도1 내지 도6은 본 발명의 일실시예에 따른 FeRAM 소자 제조 공정 단면도.
* 도면의 주요 부분에 대한 도면 부호의 설명
17: 하부전극 18: 강유전체막
19: 상부전극
상기와 같은 목적을 달성하기 위한 본 발명은 전이금속(transition metal)-Pt의 합금막으로 캐패시터의 하부전극을 형성하는 단계; 상기 하부전극 상에 강유전체막을 형성하는 단계; 및 상기 강유전체막 상에 전이금속-Pt의 합금막으로 캐패시터의 상부전극을 형성하는 단계를 포함하는 캐패시터 제조 방법을 제공한다.
본 발명은 이층 페롭스카이트 계열의 강유전체막을 갖는 FeRAM 캐패시터의 전극으로 Pt막과 Pd, Ru, Rh 등의 전이금속(transition metal) 합금막을 형성하여 고온 열공정에서 특성이 저하되지 않는 전극을 형성하는데 그 특징이 있다. 전이금속-Pt 합금은 800 ℃ 이상의 고온 열공정에서 안정화된 특성을 갖기 때문에 강유전체 캐패시터의 전기적 및 물리적 특성을 향상시킬 수 있으며, 이에 따른 공정 폭(window)과 설계 여유도(margin)를 증가시킬 수 있다.
본 발명은 Pt에 Pd, Ir, Ru, Rh 등의 전이금속 원소를 첨가하여 합금화한다. Pt막 내에 합금된 전이금속 원소는 결정립계(grain boundary)에 분결(segregation)되고 결정립의 이동도(mobility)를 감소시킴으로써 결정립 성장을 억제하게 되며, Pt의 결정립계 및 표면 확산(surface diffusivity)을 감소시킴으로써 결정립의 성장을 억제하게 되며, z축 방향으로 Pt 결정이 성장되는 것을 억제하여 홀의 형성을 방지할 수 있다. 또한, 결정립계에 석출된 전이금속 원소는 Pt의 결정립계를 따라 Ti가 확산되는 것을 감소시킴으로써 Pt막을 통해 강유전체막으로 Ti가 확산되는 것을 억제할 수 있다.
본 발명의 일실시예에 따른 FeRAM 소자 제조 방법을 첨부된 도면 도1 내지 도6을 참조하여 설명한다.
먼저, 도1에 도시한 바와 같이 소자분리막(11) 및 트랜지스터 형성 공정이 완료된 반도체 기판(10) 상에 제1 폴리층간산화막(inter poly oxide)(14)을 형성하고, 제1 폴리층간산화막(14)을 통과하여 트랜지스터의 접합영역(도시하지 않음)과 연결되는 비트라인(bit line)(15)을 형성한 후, 전체 구조 상에 제2 폴리층간산화막(16)을 형성하고, 화학적 기계적 연마(chemical mechanical polishing) 방법으로 제2 폴리층간산화막(16)을 연마하여 평탄화시킨다. 도1에서 미설명 도면부호 '12'는 게이트 산화막. '13'은 게이트 전극을 각각 나타낸다.
다음으로, 도2에 도시한 바와 같이 제2 폴리층간산화막(16) 상에 다양한 증착 방식으로 하부전극(17)을 형성한다.
이때, 하부전극(17)은 Pd, Ir, Ru, Rh 등의 전이금속-Pt 합금막으로 이루어진다. 전이금속-Pt의 합금막 형성은 스퍼터링(sputtering), 증착(evaporation), PLD(pulsed layer deposition) 등의 물리적 기상증착(physical vapor deposition) 방법이 이용된다. 스퍼터링 또는 증착(evaporation)으로 전이금속-Pt 합금막을 형성할 경우에는 전이금속-Pt 합금의 단일 타겟(target)을 이용하며, 반응성 스퍼터링(reactive sputtering)을 실시할 경우는 Pt 타겟 및 전이금속 타겟을 이용한다.
다음으로, 도3에 도시한 바와 같이 하부전극(17) 상에 강유전체막(18)을 형성한다.
강유전체막(18)으로는 이층 페롭스카이트 구조를 갖는 SrBi2Ta2O9, SrBi(Ta, Nb)2O9또는SrBi2Nb2O9등의 Y-1계 물질로 형성하며, 강유전체막(18) 형성하기 위한 MOD(metal organic deposition) 공정을 진행 한 후, 600 ℃ 내지 1000 ℃ 온도에서 열공정을 진행하여 다결정의 강유전체막을 형성한다. 이와 같이 다결정의 강유전체막을 형성하기 위한 열처리는 700 ℃ 내지 1000 ℃의 온도에서 실시되는 급속열처리(rapid thermal process, RTP)와 노(furnace) 열처리로 이루어지기도 한다. 한편, 강유전체를 형성하기 위하여 Sr, Bi, Ta, Nb 등의 금속 원소를 자일렌(xylane) 또는 옥탄(octane) 등의 용제(solvent)에 용해시켜 하나의 액체(liquid) 상태의 화학약품(chemical)을 이용한다.
다음으로, 도4에 도시한 바와 같이 강유전체막(18) 상에 하부전극(17) 형성과 동일한 물질 및 방법으로 상부전극(19)을 형성하여 MFM (Metal Ferroelectric Metal) 구조의 캐패시터를 형성한다.
다음으로, 도5에 도시한 바와 같이 상부전극(19), 강유전체막(18) 및 하부전극(17)을 선택적으로 식각하고, SiO2로 보호산화막(capping oxide)(20)을 형성한 다음, 보호산화막(20)을 선택적으로 식각하여 상부전극(19)을 노출시킨다.
다음으로, 도6에 도시한 바와 같이 상부전극(21)과 연결되는 금속배선(21)을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 800 ℃ 이상의 고온 열공정시 표면 거칠기가 증가하고 홀이 형성되어 특성이 저하되는 Pt막을 대신하여, 전이금속-Pt 합금막으로 강유전체 캐패시터의 전극을 형성함으로써 고온 열공정에 대한 전극의 안정성을 확보할 수 있다. 따라서, 이층 페롭스카이트 계열의 강유전 물질을 사용한 캐패시터의 안정한 전기적 특성을 확보하고, 집적화(integration) 과정에서 발생하는 열화현상 및 후속 공정에서 강유전 물질막과 Ti막이 접촉되는 것을 방지할 수 있으며, 이로써 소자의 물리적·전기적 특성을 향상시킬 수 있고 안정한 특성을 갖는 FeRAM 소자를 개발할 수 있다.

Claims (5)

  1. 캐패시터 제조 방법에 있어서,
    전이금속(transition metal)-Pt의 합금막으로 캐패시터의 하부전극을 형성하는 단계;
    상기 하부전극 상에 강유전체막을 형성하는 단계; 및
    상기 강유전체막 상에 전이금속-Pt의 합금막으로 캐패시터의 상부전극을 형성하는 단계
    를 포함하는 캐패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 전이금속으로.
    Pd, Ir, Ru 또는 Rh을 이용하는 것을 특징으로 하는 캐패시터 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 전이금속-Pt 합금막을,
    스퍼터링(sputtering), 증착(evaporation) 또는 PLD(pulsed layer deposition) 방법으로 형성하는 것을 특징으로 하는 캐패시터 제조 방법.
  4. 제 3 항에 있어서,
    상기 전이금속-Pt 합금막을,
    전이금속-Pt 합금의 단일 타겟(target)을 이용하여 스퍼터링(sputtering) 또는 증착(evaporation) 방법으로 형성하는 것을 특징으로 하는 캐패시터 제조 방법.
  5. 제 3 항에 있어서,
    상기 전이금속-Pt 합금막을,
    Pt 타겟(target) 및 전이금속 타겟을 이용하여 반응성 스퍼터링(reactive sputtering) 방법으로 형성하는 것을 특징으로 하는 캐패시터 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100719805B1 (ko) * 2005-12-30 2007-05-18 주식회사 아이피에스 전이금속을 첨가한 커패시터 전극 증착 방법

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