DE10132430B4 - Verfahren zur Bildung einer dünnen Oxidschicht mit einer verbesserten Zuverlässigkeit auf einer Halbleiteroberfläche - Google Patents

Verfahren zur Bildung einer dünnen Oxidschicht mit einer verbesserten Zuverlässigkeit auf einer Halbleiteroberfläche Download PDF

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Abstract

Verfahren zur Bildung einer Gateoxidschicht eines MOS-Transistors auf einem Oberflächenbereich eines Substrats mit darin gebildeten implantierten Halbleitergebieten, wobei das Verfahren umfasst:
Errichten einer Inertgasatmosphäre;
Aussetzen des Substrats der Inertgasatmosphäre;
Ausheizen des Substrats für 10–30 Minuten in der Inertgasatmosphäre zur Verringerung implantationsbedingter Schäden in den Halbleitergebieten; und
Umwandeln der Inertgasatmosphäre in eine oxidierende Atmosphäre, um die Gateoxidschicht mit einer Dicke von weniger als 4 nm auf dem Oberflächenbereich des Substrats zu bilden, wobei die Temperatur während der Bildung der Gateoxidschicht kleiner als die Temperatur während des Ausheizens des Substrats ist.

Description

  • GEBIET DER VORLIEGENDEN ERFINDUNG
  • Die vorliegende Erfindung betrifft das Gebiet der Herstellung von Halbleiterelementen, nämlich von MOS-Transistoren, wobei auf einer Hableiteroberfläche gebildete dünne Oxidschichten erforderlich sind, um die Halbleiteroberfläche von einem elektrisch aktiven Gebiet, etwa einer Gateelektrode, die über der Halbleiteroberfläche gebildet ist, elektrisch zu isolieren.
  • BESCHREIBUNG DES STANDS DER TECHNIK
  • Die Dimensionen moderner integrierter Schaltungen werden ständig kleiner, wobei gleichzeitig eine verbesserte Leistungsfähigkeit der Elemente und eine erhöhte Schaltungsdichte bereitgestellt wird. Beide Vorteile werden hauptsächlich erhalten, indem die Strukturgrößen der einzelnen Halbleiterelemente, etwa MOS-Transistoren, ständig verringert werden, wobei kritische Dimensionen, d. h. minimale Strukturgrößen, die reproduzierbar auf ein Substrat übertragbar sind, sich gegenwärtig dem 0,1 μm Bereich nähern. Die Herstellung moderner integrierter Schaltungen mit extrem hoher Dichte erfordert 500 Prozessschritte oder mehr, wobei einer der entscheidenden Schritte die Herstellung der Gateelektrode der Transistoren ist. Die Gateelektrode steuert unter Anlegen einer geeigneten Steuerspannung, etwa 2–3 V, den Stromfluss durch einen Kanal, der sich unter einer dünnen Gateoxidschicht bildet, die die Gateelektrode von dem darunter liegenden Halbleitergebiet trennt. Die seitliche Dimension der Gateelektrode, entlang derer die stark dotierten Source- und Draingebiete von dem Kanalgebiet getrennt sind, beeinflusst in entscheidender Weise die Leistungsfähigkeit des Bauteils hinsichtlich der Signalausbreitungszeit und dem Stromfluss zwischen dem Source und dem Drain. Das Reduzieren dieser lateralen Gatedimension, die auch als Gatelänge bezeichnet wird, bis zu einer Größe von ungefähr 0,1 μm erfordert einen enormen Aufwand, um eine geeignete Fotolithographietechnik und eine fortgeschrittene Ätzschrumpfmethode zu etablieren.
  • Das Verringern der Gatelänge ist jedoch nur ein Aspekt, um eine verbesserte Bauteilleistungsfähigkeit zu erreichen. Ein weiterer wichtiger Faktor beim Verringern der Struk turgrößen eines MOS-Transistors zum Erreichen überlegener Bauteileigenschaften ist die Schaffung einer ausreichend dünnen Oxidschicht, die die Gateelektrode elektrisch von dem darunter liegenden Kanalgebiet isoliert. Der Grund dafür besteht darin, dass für einen gegebenen Satz an Spannungen, die an die Anschlüsse des Transistors, etwa die Drain/Source-Spannung und die Gatespannung, angelegt werden, der Drain-Strom umgekehrt proportional zu der Dicke der Gateoxidschicht ist. Um daher eine verbesserte Bauteilleistungsfähigkeit zu erreichen, ist es wesentlich, die Dicke des Gateoxids zu minimieren, wobei gleichzeitig sicherzustellen ist, das die Gateoxidschicht eine Langzeitzuverlässigkeit aufweist und während der Benutzung nicht durchschlägt. Während beispielsweise eine typische Dicke einer fortgeschritten Gateoxidschicht 1990 im Bereich von ungefähr 20–25 nm lag, liegt die Dicke einer Gateoxidschicht von hochentwickelten MOS-Transistoren und modernen CPUs heutzutage im Bereich von ungefähr 2–3 nm. Andererseits haben sich die Betriebsspannungen, die an die Gateelektrode während des Betriebs des Bauteils angelegt werden, lediglich um einen Faktor von ungefähr 2–3 verringert, im Vergleich zu einem Faktor von ungefähr 6–7 für die Dicke der Gateoxidschicht. Somit ist die Spannung pro Länge, d. h., das elektrische Feld über dem Gateoxid, in modernen integrierten Schaltungen deutlich größer. Daher bestimmt die intrinsische Zuverlässigkeit der Gateoxidschicht, d. h., die Robustheit der Gateoxidschicht gegenüber Leckströmen, Ladungsträgeransammlung und elektrischem Überschlag, in signifikanter Weise die maximale Gatespannung, die für eine gegebenen Produktsoll-Lebensdauer zulässig ist. Somit besteht eine der wichtigsten Herausforderungen für Prozessingenieure darin, eine weiterentwickelte Prozesstechnik bereitzustellen, die eine gleichförmige und reproduzierbar hohe Qualität von Gateoxidschichten zulässt, die eine Schichtdicke von lediglich wenigen atomaren Schichten aufweisen.
  • Ein wichtiger Gesichtspunkt, der die Qualität einer dünnen Gateoxidschicht beeinflusst, ist das Ausdiffundieren von Dotierionen, die in das Halbleitersubstrat eingeführt werden, um das aktive Gebiet, in dem der Transistor zu bilden ist, zu definieren. Das aktive Gebiet wird ebenfalls als p-Potentialtopf oder n-Potentialtopf, abhängig von der Art des MOS-Tranistors, bezeichnet. Dieses Ausdiffundieren tritt aufgrund der erhöhten Temperaturen während diverser Wärmebehandlungen auf, die beispielsweise notwendig sind, um durch die Implantation erzeugte Schäden, die während der Ionenimplantation der Dotierionen verursacht werden, auszukurieren. Da jeder Wärmeprozess des Substrats deutlich den Vorgang des Diffundierens von Dotierionen beschleunigt, wodurch letztlich das erforderliche Profil der Dotierkonzentration innerhalb der aktiven Gebiete verschmiert wird, darf ein sogenanntes thermisches Budget des Substrats einen spezifizierten Entwurfswert nicht überschreiten, der von Betriebsbedingungen des Bauteils und von der geplanten Lebenszeit des Bauteils abhängt. Das thermische Budget kann als die Fläche unter einem Zeit-Diffusivität (t-D) Kurve quantifiziert werden, wobei die Diffusionsaktivität der Dotierstoffe in dem Halbleiter in Abhängigkeit von der Zeit, in der die Diffusion stattgefunden hat, dargestellt ist. Da die Diffusivität eine Funktion der Temperatur ist, der das Substrat während der diversen Prozessschritte ausgesetzt ist, wird eine optimale Leistungsfähigkeit und Lebenszeit nur dann erhalten, wenn das thermische Budget minimiert wird. Die t-D-Kurve repräsentiert nicht nur die Temperaturabhängigkeit der Diffusionsaktivität der Dotierstoffe, sondern umfasst auch die Aktivierungsenergie für die unterschiedlichen Prozesse. Als Folge davon ist die Zuverlässigkeit einer dünnen Gateoxidschicht, die in der Nähe von dotierten Halbleitergebieten gebildet ist, im Wesentlichen durch Dotieratome beeinflusst, die in der Nähe oder in die Gateoxidschicht während diverser Prozessschritte, und insbesondere während des Ausheizens des Substrats zur Verringerung implantationsbedingter Schäden, in dem Substrat diffundiert sind. Ferner trägt die Anwesenheit von Kristalldefekten in der Nähe der Gateoxidschicht, die möglicherweise durch Ionenimplantation erzeugt und nicht ausreichend durch Aufheizen des Substrats repariert wurden, deutlich zur Zuverlässigkeit des Gateoxids bei. Diese Defekte können als Streuzentren für Ladungsträger während des Betriebs des Bauteils fungieren und können eine erhöhte Anzahl an Ladungsträger in die Gateoxidschicht eindringen lassen. Ferner können diese Kristalldefekte das Wachstum der Oxidschicht hinsichtlich der Qualität des Oxids negativ beeinflussen, da die erforderliche Dicke der Gateoxidschicht nur ein paar Atomlagen beträgt.
  • Die Patentschrift US 6 207 591 B1 bezieht sich auf ein Verfahren und eine Vorrichtung zum Wärmebehandeln von Halbleiterbauteilen. Die Vorrichtung zum Durchführen eines Ausheiz-/Oxidationsprozesses weist eine Widerstands- und eine IR-Lampenheizung auf. Die IR-Lampen werden verwendet, um einen schnellen thermischen Ausheizschritt, zum Beispiel in einer inerten Argongasatmosphäre, auszuführen. Die Dauer des Ausheizschritts kann zwischen einigen Sekunden und einigen Minuten liegen. Für MOS-FETs lehrt Dokument 1 Siliziumoxidfilme mit einer Dicke von 12 nm zu bilden und eine Ausheizzeit von 10 Sekunden zu verwenden. Bei extrem dünnen Siliziumoxidfilmen wird ein weiterer Ausheizschritt nach einem Oxidationsschritt ausgeführt. Der Übergang von der Ausheiztemperatur (1000°C) zur Oxidationstemperatur (700°C) wird mit einer Abkühlrate, die etwa 10°C pro Sekunde beträgt, durchgeführt.
  • Die Patentschrift US 5 334 556 A offenbart ein Verfahren zum Verbessern der Gateoxidbeschaffenheit unter Verwendung eines Niedertemperaturoxidationsprozesses während der Source/Drain-Wärmebehandlung. In einer Ausführungsform kann eine sauerstoffaufweisende Atmosphäre gebildet sein, während die Prozesstemperatur von 900°C auf 800°C mit einer Rate von ungefähr 3°C pro Minute reduziert wird, d. h., die Übergangszeit beträgt ungefähr 30 min.
  • Die Patentschrift US 6 268 298 B1 offenbart ein Verfahren zum Bilden von Halbleiterbauteilen, wobei nach dem Durchführen einer Ionenimplantation und vor dem Bilden eines Oxidfilmes ein Siliziumsubstrat einer Wärmebehandlung in einem Ofen bei einer Temperatur von 950°C oder höher in einem Zeitintervall von 15 min oder länger unterzogen wird, um sauerstoffinduzierte ”Stacking”-Defekte im Halbleiterkristall zu vermeiden. Beim Durchführen der Wärmebehandlung und beim Hochfahren der Prozesstemperatur der Wärmebehandlung wird Sauerstoff zusammen mit Stickstoffgas zugeführt.
  • Es ist die Aufgabe der vorliegenden Erfindung ein verbessertes Verfahren zum Bilden einer dünnen Oxidschicht auf einer Halbleiteroberfläche mit einem dotierten Gebiet bereitzustellen.
  • ÜBERBLICK ÜBER DIE ERFINDUNG
  • Die Aufgabe der vorliegenden Erfindung wird durch die Verfahren der Ansprüche 1, 9 und 15 gelöst.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese in Zusammenhang mit den begleitenden Zeichnungen studiert wird; es zeigen:
  • 1a–1g schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Herstellungsschritte beim Bilden von n- und p-dotierten aktiven Gebieten und eines Gateoxids für ein CMOS-Halbleiterelement; und
  • 2a und 2b grafisch das thermische Budget in einem Temperatur-Zeit-Diagramm und in einem Diffusitäts-Zeit-Diagramm.
  • Es ist zu beachten, dass 1a–1f lediglich illustrativer Natur sind und die darin gezeigten Abmessungen nicht maßstabsgemäß sind. Ferner sind die Grenzen zwischen benachbarten Materialschichten und Gebieten als scharfe Linien dargestellt, wohingegen in tatsächlichen Elementen diese Grenzen durch graduelle Übergänge gebildet sein können.
  • DETAILLIERTE BESCHREIBUNG
  • Zu beachten ist, dass, obwohl die vorliegende Erfindung mit Bezug zu den in der folgenden detaillierten Beschreibung dargestellten Ausführungsformen beschrieben ist, es nicht beabsichtigt ist, dass die detaillierte Beschreibung die vorliegende Erfindung auf die speziellen offenbarten Ausführungsformen einschränkt, sondern die beschriebenen Ausführungsformen stellen vielmehr in beispielhafter Weise die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • Wie zuvor erläutert ist, hängt die Leistungsfähigkeit eines Halbleiterelements mit MOS-Transistoren, beispielsweise etwa mit einem komplementären MOS-Transistorpaar, das in der CMOS-Technologie verwendet wird, signifikant von der Qualität und Zuverlässigkeit der Gateoxidschicht, beispielsweise dem Siliziumdioxid, der MOS-Transistoren ab. Da die Herstellungsschritte, die der tatsächlichen Bildung der Gateoxidschicht vorausgehen, die Qualität und damit die Zuverlässigkeit der Gateoxidschicht beeinflussen, wird eine anschauliche Ausführungsform der vorliegenden Erfindung mit Bezug zu den 1 und 2 beschrieben, wobei mit der Bildung von n- und p-Potentialtöpfen eines komplementären MOS-Transistorelements begonnen wird. Selbstverständlich können jedoch die im Folgenden beschriebenen Ausführungsformen auch auf NMOS-Transistoren und PMOS-Transistoren angewendet werden.
  • 1a ist eine schematische Querschnittsarisicht eines Halbleiterelements in einem anfänglichen Herstellungsstadium. In 1a umfasst eine Halbleiterstruktur 100 ein Substrat 101, beispielsweise ein Siliziumvolumensubstrat oder ein Siliziumsubstrat mit einer darauf epitaxial gewachsenen leicht dotierten Halbleiterschicht. Der Einfachheit halber ist das Substrat 101 als ein Siliziumvolumensubstrat dargestellt, in dem aktive Gebiete gebildet worden sind, obwohl eine epitaxial gewachsene Halbleiterschicht tatsächlich eine bessere Qualität als ein Volumensubstrat zeigt. Auf dem Substrat 101 ist eine dünne Oxidschicht 102, die auch als Pufferoxid bezeichnet wird, gebildet, auf deren Oberfläche eine Implantationsmaske 103 gebildet ist, die beispielsweise Siliziumnitrid umfassen kann.
  • Die Implantationsmaske 103 wird durch fotolithographische Techniken, die im Stand der Technik gut bekannt sind, gebildet. Anschließend werden Phosphorionen implantiert, angedeutet durch den Pfeil 104, in ein Gebiet des Substrats 101, das nicht von der Implantationsmaske 103 bedeckt ist. Das Eindringen der Phosphorionen in das Substrat 101 wird durch den Buchstaben ”n” in 1a gekennzeichnet. Die Oxidschicht 102 besitzt typischerweise eine Dicke von ungefähr 40–50 nm und ist gebildet, um als eine Spannungsaufnahmeschicht zwischen dem Substrat 101 und einem Siliziumnitridfilm zu dienen, der zur Strukturierung der Implantationsmaske 103 abgeschieden wird.
  • 1b zeigt schematisch die Halbleiterstruktur 100 mit einer Implantationsmaske 106 in Form einer Siliziumdioxidschicht, die ein n-Potentialtopfgebiet 105 bedeckt, das durch den vorhergehenden Implantationsschritt definiert worden ist. Die Dicke der Implantationsmaske 106 wird so gewählt, um die Ionen in einem nachfolgenden Implantationsschritt zur Bildung eines p-Potentialstopfgebiets abzublocken. Typischerweise wird die Bildung des Siliziumdioxids der Implantationsmaske 106 durch Nassoxidierung des Substrats 101 erreicht, wobei auf der Implantationsmaske 103 kein Oxid gebildet wird, da Siliziumnitrid als Diffusionsbarriere dient.
  • 1c zeigt schematisch die Halbleiterstruktur 100, wobei die Implantationsmaske 10 entfernt ist. Ein p-Potentialtopfgebiet 107 ist unter einem Bereich, der nicht von der Implantationsmaske 106 bedeckt ist, durch eindringende Borionen gebildet, die als 108 gekennzeichnet sind.
  • 1d zeigt schematisch die Halbleiterstruktur 100 in einem fortgeschrittenen Herstellungsstadium. In 1d ist eine dünne Oxidschicht 109 mit Eigenschaften ähnlich zu der Oxidschicht 102, die nach der Bildung des p-Potentialtopfgebiets 107 (diverse Prozessschritte beim Bilden der in 1d gezeigten Struktur wurden der Einfachheit halber weggelassen) entfernt worden ist, auf dem Substrat 101 gebildet. Eine Siliziumnitridimplantationsmaske 110, die den zentralen Bereich des p-Potentialtopfgebiets 107 und des n-Potentialtopfgebiets 105 bedeckt, ist über der Oxidschicht 109 gebildet. Des Weiteren bedeckt eine Fotolackmaske 111 mit einer geeigneten Dicke, um in einem nachfolgenden Ionenimplantationsschritt Ionen abzublocken, das n-Potentialtopfgebiet 105.
  • Die die Implantationsmaske 110 und die Fotolackmaske 111 tragende Halbleiterstruktur 100 wird anschließend einer Ionenimplantation, angedeutet durch die Pfeile 112, unterzogen, beispielsweise durch Beschleunigen von Borionen auf die Oberfläche des Substrats 101, um ein dotiertes Gebiet, das durch eine gestrichelte Linie 113 in 1d gekennzeichnet ist, in der Nähe des Oberflächenbereichs des p-Potentialtopfgebiets 107 zu bilden. Das Gebiet 113 wird auch als Kanalstoppimplantationsgebiet bezeichnet, da das Gebiet 113 eine Schwellwertspannung eines parasitären MOS-Transistors erhöht, so dass ein Leckstrom zwischen dem p-Potentialtopfgebiet 107 und dem n-Potentialtopfgebiet 105 deutlich unterdrückt ist.
  • 1e zeigt schematisch die Halbleiterstruktur 100 in einem weiter fortgeschrittenen Herstellungsstadium. In 1e ist eine relativ dicke Oxidschicht 114, die gelegentlich als Feldoxid bezeichnet wird, mit einer Dicke von einigen hundert Nanometern zwischen dem p-Potentialtopfgebiet 107 und dem n-Potentialtopfgebiet 105 gebildet. Anschließend wird die Halbleiterstruktur 100 einem weiteren Ionenimplantationsschritt unterzogen, der auch als Implantation für die Schwellwertjustierung und die Durchschlagsunterdrückung bezeichnet und durch die Pfeile 116 gekennzeichnet ist, um ein dotiertes Gebiet an dem Oberflächenbereich des Feldoxids 114 an dem zentralen Bereich des p-Potentialtopfgebiets 107 und des n-Potentialtopfgebiets 105 zu bilden. Das dotierte Gebiet ist durch die gestrichelte Linie 115 in 1e gekennzeichnet. Die zusätzliche Implantation 116 dient zur feinen Einstellung der Schwellwertspannung des Transistorpaares, das in dem p-Potentialtopfgebiet 107 und dem n-Potentialtopfgebiet 105 zu bilden ist. Ferner unterstützt die Implantation 116 das Vermeiden oder zumindest ein drastisches Verringern des Durchschlageffekts zwischen den beiden benachbarten Potentialtopfgebieten 107, 105.
  • Anzumerken ist, dass die diversen, mit Bezug zu den 1a–1e beschriebenen Implantationsschritte mit unterschiedlichen Ionenarten, d. h., typischerweise Bor- und Phosphorionen, mit variierenden Beschleunigungsspannungen und Intensitäten ausgeführt werden, um damit die Dotierkonzentration und Verteilung zu erhalten, die für die oben erläuterte Funktionalität erforderlich ist. Die diversen Implantationsschritte ziehen implantatiosbedingte Schäden in der Kristallstruktur nach sich, die durch einen oder mehrere anschließende Wärmebehandlungsschritte ausgeheilt werden sollten, um eine geeignete Leistungsfähigkeit des fertiggestellten Halbleiterbauelements zu garantieren. Ferner be einflusst das Vorhandensein von Kristallschäden und Dotieratomen in der Nähe der Oberfläche des Substrats 101 und insbesondere im zentralen Bereich des p-Potentialtopfgebiets 107 und des n-Potentialtopfgebiets 105 signifikant die Bildung einer ultradünnen Gateoxidschicht, wie sie für fortgeschrittene CMOS-Transistorelemente erforderlich ist, da das ultradünne Gateoxid lediglich eine Dicke von wenigen Atomlagen aufweist.
  • Wie zuvor erläutert ist, führt das Erhitzen der Halbleiterstruktur 100 auf eine erhöhte Temperatur andererseits zu einem verstärkten Diffundieren der Dotieratome und zu einem unerwünschten Verschmieren der Grenzen zwischen benachbarten Materialschichten und Gebieten, insbesondere zwischen dem p-Potentialtopfgebiet 107 und dem n-Potentialtopfgebiet 105, woraus sich verschlechterte Bauteileigenschaften ergeben. Beispielsweise kann eine entsprechende Diffusion der Dotieratome im Gebiet 115 eine Änderung der Schwellwertspannung des fertiggestellten Elements zur Folge haben.
  • Ein weiteres Problem bei der Herstellung moderner Transistorelemente erwächst aus der Tatsache, dass relativ geringe Temperaturen erforderlich sind, um eine sehr dünne Gateoxidschicht mit einer Dicke von wenigen Nanometern zuverlässig und reproduzierbar zu bilden. Temperaturen, die zur gut steuerbaren Bildung einer Gateoxidschicht erforderlich sind, können daher unterhalb einer kritischen Temperatur TC liegen, die zum Auskurieren der Kristallschäden innerhalb einer Zeitdauer erforderlich ist, die es möglich macht, das thermische Budget während der Herstellung der Halbleiterstruktur 100 zu minimieren.
  • Als Folge der oben erläuterten Probleme stellt gemäß einer anschaulichen Ausführungsform, die vorliegende Erfindung ein Verfahren zur Bildung einer dünnen Gateoxidschicht bereit, wobei mit der in 1e dargestellten Halbleiterstruktur 100 begonnen wird.
  • In 1f ist die Halbleiterstruktur 100 schematisch dargestellt, wobei ein Oxid aus den zentralen Bereichen des p-Potentialtopfgebiets 107 und des n-Potentialtopfgebiets 105 entfernt ist, um eine saubere Oberfläche 117 zu definieren. In diesem Zustand wird die Halbleiterstruktur 100 in eine Inertgasatmosphäre bzw. Umgebung 118 eingeführt, die beispielsweise im Wesentlichen Stickstoff, Argon und dergleichen umfassen kann. In dieser Inertgasatmosphäre 118 wird die Halbleiterstruktur 100 auf eine erhöhte Tempe ratur TA erwärmt, die zuverlässig über der kritischen Temperatur TC liegt, bei der die durch die diversen Implantationsschritte verursachten Kristallschäden ausgeheilt werden können. Geeignete Mittel zur Bereitstellung einer Inertgasatmosphäre und erhöhte Temperaturen, etwa Öfen mit schneller Anstiegsrampe und dergleichen, sind im Stand der Technik gut bekannt und eine Beschreibung davon wird weggelassen. Die Inertgasatmosphäre 118 stellt sicher, dass ein Oxidationsvorgang an den Oberflächen 117 im Wesentlichen vermieden wird.
  • 1g zeigt schematisch die Halbleiterstruktur 100 in einem Herstellungsstadium, das unmittelbar auf den mit Bezug zu 1f beschriebenen Schritt folgt. In 1g wird eine dünne Gateoxidschicht 120 an den zentralen Bereich des p-Potentialtopfgebiets 107 und des n-Potentialtopfgebiets 105 gebildet, wobei die Halbleiterstruktur 100 in eine oxidierende Atmosphäre 119 mit beispielsweise Sauerstoff und/oder Stickstoffoxid, etwa NO und/oder N2O, und/oder Wasserdampf eingeführt wird. Ferner ist, wie zuvor erläutert wurde, die Temperatur der oxidierenden Atmosphäre 119, die als TO bezeichnet ist, kleiner als die kritische Temperatur TC für das Ausheilen der implantatiosbedingten Kristallschäden. Aufgrund der verringerten Oxidationstemperatur TO ist das Wachstum der Gateoxidschicht 120 selbst für eine Oxiddicke im Bereich von ungefähr 1 nm–4 nm gut steuerbar.
  • Gemäß einer anschaulichen Ausführungsform wird der Ausheizschritt, der mit Bezug zu 1f gezeigt ist, bei einer Temperatur von über 600–1100°C für eine Zeitdauer von 2 bis 30 Minuten ausgeführt. Das anschließende thermische Wachstum der Gateoxidschicht 120 wird bei einer Temperatur von 600 – unter 1100°C für 2–30 Minuten ausgeführt, abhängig von der erforderlichen Dicke der Gateoxidschicht 120.
  • Gemäß einer speziellen anschaulichen Ausführungsform wird die Halbleiterstruktur 100 innerhalb der Prozessanlage, die für den Ausheizschritt verwendet wird, gehalten, d. h., es wird ein in-situ-Prozess ausgeführt, wobei die Temperatur auf die erforderliche oxidierende Temperatur TO abgesenkt wird, und es werden oxidierende Mittel, etwa Sauerstoff und/oder Stickstoffoxid in die Inertgasatmosphäre 118 eingeführt, um die oxidierende Atmosphäre 119 zu schaffen. Die Temperaturverringerung von TA auf TO dauert 2 bis 5 Minuten, wobei während des Übergangsschritts die Inertgasatmosphäre 118 im Hinblick auf die Steuerbarkeit der Dicke der Gateoxidschicht 120 im Wesentlichen beibehalten wird. In einer weiteren Ausführungsform kann jedoch die oxidierende Atmosphäre 119 während des Übergangsschritts errichtet werden, indem allmählich Sauerstoff und/oder Wasserdampf eingeführt wird und/oder indem allmählich die Inertgase durch oxidierende Gase ersetzt werden.
  • Aufgrund des zusätzlichen Ausheizschrittes (vgl. 1f) ist die Anzahl der implantatiosbedingten Defekte deutlich verringert, wobei gleichzeitig die stärkere Diffusivität der Dotieratome, die durch die erhöhte Temperatur verursacht wird, sich nicht in einer erhöhten Diffusionsrate in das Gateoxid niederschlägt, da die inerte Gasatmosphäre 118 zuverlässig die Bildung eines Oxids an den freigelegten Oberflächen 117 während des Ausheilens der implantatiosbedingten Schäden vermeidet oder zumindest deutlich reduziert. Daher wird das Wachstum der Gateoxidschicht 120 mit einer minimalen Anzahl an Defekten und einer verringerten Diffusionsrate aufgrund der relativ geringen Oxidationstemperatur TO begonnen. Die Gateoxidschicht 120 zeigt daher eine deutlich verbesserte Zuverlässigkeit im Vergleich zu einer konventionellen Gateoxidschicht mit vergleichbarer Dicke aufgrund des zusätzlichen Ausheizschrittes in einer Inertgasatmosphäre.
  • Ein weiterer Vorteil der vorliegenden Erfindung betrifft das thermische Gesamtbudget bei der Herstellung der Halbleiterstruktur 100 und wird mit Bezug zur 2a und 2b beschrieben. 2a zeigt einen Graphen, der den zeitlichen Verlauf der Temperatur der Verfahrensschritte darstellt, die mit Bezug zu den 1f und 1g beschrieben sind. In 2a bezeichnet TC die minimale Temperatur, die zur Ausheilung implantationsbedingter Schäden in dem Substrat 101 erforderlich ist, wobei der Einfachheit halber nur die höchste Ausheiltemperatur für die diversen Implantationsschritte gezeigt ist, da die durch die diversen Implantationsschritte verursachten Schäden unterschiedliche minimale Temperaturen zur Ausheilung der entsprechenden Schäden erfordern können. Ferner ist eine maximale oxidierende Temperatur, die zur gut steuerbaren Bildung der Gateoxidschicht 120 erforderlich ist, als TO gekennzeichnet. Zu beachten ist, dass TO keine physikalische Grenze darstellt, etwa wie die Ausheiltemperatur TC, da die Oxidation von Silizium von Raumtemperatur bis zu einer beliebigen Temperatur unterhalb des Schmelzpunktes von Silizium beobachtbar ist, wobei die Oxidationsgeschwindigkeit mit der oxidierenden Temperatur ansteigt.
  • Vielmehr ist TO in erster Linie durch anlagenspezifische Zwangsbedingungen, etwa die Temperaturgleichförmigkeit über das Substrat 101 hinweg, die Zeitintervalle, die zum Kühlen und Aufheizen des Substrats 101 erforderlich sind, und dergleichen bestimmt. Somit hängt die maximale oxidierende Temperatur TO von der Anlage und den Prozessanforderungen (Durchlaufzeit) ab und wird erfindungsgemäß in einem Bereich von ungefähr 600 bis 1100°C gewählt, um die Reproduzierbarkeit des Oxidationsvorganges zu gewährleisten.
  • Zum Zeitpunkt t0 wird die Halbleiterstruktur 100 in die Inertgasatmosphäre 118 eingeführt und die Temperatur des Halbleitersubstrats 100 wird während eines Rampenschrittes rasch erhöht. Zum Zeitpunkt t1 wird die Temperatur TC erreicht oder leicht überschritten und der Ausheizschritt zum Ausheilen der implantatiosbedingten Schäden wird bis zu einem Zeitpunkt t2 durchgeführt, an dem das Absenken der Temperatur der Halbleiterstruktur 100 begonnen wird, wobei die erforderliche oxidierende Temperatur TO schließlich zum Zeitpunkt t3 erreicht wird. Im Zeitpunkt t3 oder kurz bevor oder kurz nach t3 oder während des Intervalls t2–t3 wird die oxidierende Atmosphäre 119 errichtet und die Halbleiterstruktur 100 wird bei einer im Wesentlichen konstanten Temperatur TO bis zum Zeitpunkt t4 oxidiert. Im Zeitpunkt t4 wird die Temperatur der Halbleiterstruktur 100 mit einer Steigung abgesenkt, die von Prozessanforderungen abhängt, um im Zeitpunkt t5 Raumtemperatur zu erreichen. Gemäß einer Ausführungsform wird die oxidierende Atmosphäre 119 zum Zeitpunkt t4 beispielsweise durch Spülen der Atmosphäre 119 mit einem inerten Gas, etwa Stickstoff und dergleichen entfernt. In einer weiteren Ausführungsform wird die oxidierende Atmosphäre 119 während des Abkühlens der Halbleiterstruktur 100 beibehalten, wobei die Abkühlgeschwindigkeit, d. h., die Steigung der Kurve zwischen t4 und t5 so gewählt wird, um die Gateoxidschicht 120 derart zu vervollständigen, dass diese die erforderliche endgültige Dicke aufweist. Wie zuvor erläutert ist, ist die Fläche unter der Kurve des Diagramms in 2a ein Maß für das thermische Budget, das beim Ausführen der Schritte zum Ausheilen von implantatiosbedingten Schäden und beim Bilden der Oxidschicht 120 beteiligt ist. Die schraffierte Fläche 201 in 2a kennzeichnet die Fläche, die ”gespart” werden kann, wenn der oben erläuterte in-situ-Prozess verwendet wird, wodurch das thermische Budget während der Bildung der Gateoxidschicht 120 minimiert wird. Gemäß einer Ausführungsform ist es jedoch möglich, den Ausheizschritt und den Oxidationsschritt in unterschiedlichen Prozessanlagen durchzuführen, wodurch Aufwärm- und Abkühlintervalle erforderlich sind, wie dies durch die durchgezogenen Linien 126 und 125 in 2a dargestellt ist.
  • 2b zeigt einen Graphen, der die Diffusivität der Dotieratome gegenüber der Zeit darstellt, wobei die entsprechenden Zeiten t0–t5 entsprechend zu 2a gekennzeichnet sind. Im Prinzip beschreibt das Diffusivität-Zeit-Diagramm ebenso das thermische Budget der beteiligten Prozesse, ähnlich zu 2a, wobei die Diffusivität zusätzlich die Aktivierungsenergien für die diversen Prozesse beinhaltet. Um ein optimales Verhältnis zwischen dem Ausheilen von implantatiosbedingten Schäden und dem Ausdiffundieren von Dotieratomen zu erhalten, sollte die Fläche unter der Kurve in 2b minimiert werden. Durch unmittelbares Ausführen eines Ausheizschrittes in einer Inertgasatmosphäre und einem anschließenden Oxidationsschritt mit deutlich verringerter Temperatur, um damit eine lediglich geringe Diffusivität zu bewirken, wie in 2b angedeutet, kann daher eine sehr zuverlässige Gateoxidschicht gebildet werden, die eine minimale Anzahl an Defekten aufweist, die ansonsten durch implantationsbedingte Schäden und diffundierte Dotieratome bewirkt würden.
  • Figurenbeschreibung
    • 2a X-Achse: Zeit Y-Achse: Temperatur
    • 2b X-Achse: Zeit Y-Achse: Diffusivität

Claims (20)

  1. Verfahren zur Bildung einer Gateoxidschicht eines MOS-Transistors auf einem Oberflächenbereich eines Substrats mit darin gebildeten implantierten Halbleitergebieten, wobei das Verfahren umfasst: Errichten einer Inertgasatmosphäre; Aussetzen des Substrats der Inertgasatmosphäre; Ausheizen des Substrats für 10–30 Minuten in der Inertgasatmosphäre zur Verringerung implantationsbedingter Schäden in den Halbleitergebieten; und Umwandeln der Inertgasatmosphäre in eine oxidierende Atmosphäre, um die Gateoxidschicht mit einer Dicke von weniger als 4 nm auf dem Oberflächenbereich des Substrats zu bilden, wobei die Temperatur während der Bildung der Gateoxidschicht kleiner als die Temperatur während des Ausheizens des Substrats ist.
  2. Verfahren nach Anspruch 1, wobei die Inertgasatmosphäre unter Verwendung von Argon und/oder Stickstoff errichtet wird.
  3. Verfahren nach Anspruch 2, wobei die Temperatur während der Bildung der Gateoxidschicht im Bereich von 600 – unter 1100°C liegt.
  4. Verfahren nach Anspruch 2, wobei die Temperatur während des Ausheizens des Substrats im Bereich von über 600–1100°C liegt.
  5. Verfahren nach Anspruch 1, wobei das Substrat der oxidierenden Atmosphäre für 2–30 Minuten ausgesetzt wird.
  6. Verfahren nach Anspruch 1, das ferner das Verringern der Temperatur des Substrats vor dem Umwandeln der Inertgasatmosphäre in eine oxidierende Atmosphäre umfasst.
  7. Verfahren nach Anspruch 1, das ferner das Verringern der Temperatur des Substrats beim Umwandeln der Inertgasatmosphäre in eine oxidierende Atmosphäre umfasst.
  8. Verfahren nach Anspruch 1, wobei ein oxidierendes Mittel der Inertgasatmosphäre hinzugefügt wird.
  9. Verfahren zur Bildung einer Gateoxidschicht eines MOS-Transistors auf einem Oberflächenbereich eines Substrats mit darin gebildeten implantierten Halbleitergebieten, wobei das Verfahren umfasst: Errichten einer Inertgasatmosphäre; Aussetzen des Substrats der Inertgasatmosphäre; Ausheizen des Substrats für 2–30 Minuten bei einer ersten Temperatur, um implantationsbedingte Schäden in den Halbleitergebieten zu verringern; und Verringern der Temperatur des Substrats auf eine zweite Temperatur, die kleiner als die erste Temperatur ist, während eines Umwandelns der Inertgasatmosphäre in eine oxidierende Atmosphäre, um die Gateoxidschicht auf dem Oberflächenbereich des Substrats mit einer Dicke von weniger als 4 nm zu bilden.
  10. Verfahren nach Anspruch 9, wobei die Inertgasatmosphäre unter Verwendung von Argon und/oder Stickstoff geschaffen wird.
  11. Verfahren nach Anspruch 9, wobei die zweite Temperatur während der Bildung der Gateoxidschicht im Bereich von 600 – unter 1100°C liegt.
  12. Verfahren nach Anspruch 9, wobei die erste Temperatur während des Ausheizens des Substrats im Bereich von über 600–1100°C liegt.
  13. Verfahren nach Anspruch 9, wobei das Substrat der oxidierenden Atmosphäre für 2–30 Minuten ausgesetzt wird.
  14. Verfahren nach Anspruch 9, wobei ein oxidierendes Mittel der Inertgasatmosphäre hinzugefügt wird.
  15. In-situ-Verfahren zur Bildung einer Gateoxidschicht eines MOS-Transistors auf einer Halbleiteroberfläche eines Substrats mit einem darin gebildeten innenimplantierten aktiven Gebiet, wobei das Verfahren umfasst: Ausheizen des Substrats für 2–30 Minuten bei einer ersten Temperatur im Bereich von über 600–1100°C für eine erste Zeitdauer in einer Inertgasatmosphäre, um implantationsbedingte Schäden an dem Substrat auszuheilen; und Oxidieren der Halbleiteroberfläche in einer oxidierenden Atmosphäre bei einer zweiten Temperatur, die niedriger als die erste Temperatur ist und im Bereich von 600 – unter 1100°C liegt, für eine zweite Zeitdauer, wobei der Übergang von der ersten Temperatur zur zweiten Temperatur 2–5 Minuten dauert, um die Gateoxidschicht mit einer Dicke von weniger als 4 nm zu bilden.
  16. Verfahren nach Anspruch 15, wobei das aktive Gebiet einen n-dotierten Bereich und/oder einen p-dotierten Bereich umfasst.
  17. Verfahren nach Anspruch 15, wobei die Inertgasatmosphäre unter Verwendung von Argon und/oder Stickstoff errichtet wird.
  18. Verfahren nach Anspruch 15, wobei die zweite Zeitperiode im Bereich von 2–30 Minuten liegt.
  19. Verfahren nach Anspruch 15, das ferner das Verringern der Temperatur des Substrats vor dem Errichten der oxidierenden Atmosphäre umfasst.
  20. Verfahren nach Anspruch 15, wobei ein oxidierendes Mittel der Inertgasatmosphäre hinzugefügt wird, um die oxidierende Atmosphäre zu errichten.
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