JPH0637257A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0637257A JPH0637257A JP4191119A JP19111992A JPH0637257A JP H0637257 A JPH0637257 A JP H0637257A JP 4191119 A JP4191119 A JP 4191119A JP 19111992 A JP19111992 A JP 19111992A JP H0637257 A JPH0637257 A JP H0637257A
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Abstract
(57)【要約】
【目的】 電極に金属窒化物を用い容量絶縁膜に金属酸
化物を用いた半導体装置で、その金属窒化物の電極形成
後の熱処理で金属酸化膜を劣化させることなく、その金
属窒化物を構造的、熱的、組成的に安定化させ、熱処理
でリーク電流の増加しない大容量の半導体装置の製造方
法を提供する。 【構成】 半導体基板１０１上に形成され、少なくとも
一方の電極を構成する導電体膜が金属窒化物から成り、
金属酸化物を容量絶縁膜とするキャパシタ等の半導体装
置において、その金属酸化物からなるその電極を形成
後、後工程における層間絶縁膜および配線の形成に伴う
熱工程を経る前に、一旦、酸化性雰囲気中または真空中
で所定の熱処理を施すことを特徴とするキャパシタ等の
半導体装置の製造方法。
化物を用いた半導体装置で、その金属窒化物の電極形成
後の熱処理で金属酸化膜を劣化させることなく、その金
属窒化物を構造的、熱的、組成的に安定化させ、熱処理
でリーク電流の増加しない大容量の半導体装置の製造方
法を提供する。 【構成】 半導体基板１０１上に形成され、少なくとも
一方の電極を構成する導電体膜が金属窒化物から成り、
金属酸化物を容量絶縁膜とするキャパシタ等の半導体装
置において、その金属酸化物からなるその電極を形成
後、後工程における層間絶縁膜および配線の形成に伴う
熱工程を経る前に、一旦、酸化性雰囲気中または真空中
で所定の熱処理を施すことを特徴とするキャパシタ等の
半導体装置の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路用の例
えばキャパシタの製造方法に係り、特に少なくとも一方
の電極として金属窒化物を用い、さらに絶縁膜として金
属酸化物を用いる半導体装置の製造方法に関する。
えばキャパシタの製造方法に係り、特に少なくとも一方
の電極として金属窒化物を用い、さらに絶縁膜として金
属酸化物を用いる半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、情報の記憶動作を行なう半導体装
置の１つとして、ＭＯＳトランジスタとキャパシタが組
み合わされたＤＲＡＭが知られている。
置の１つとして、ＭＯＳトランジスタとキャパシタが組
み合わされたＤＲＡＭが知られている。
【０００３】近年、半導体技術の進歩、特に微細加工技
術の進歩により高集積化大容量化が急速に進められてい
る。この集積化に伴い、キャパシタ面積は減少する。し
かし、キャパシタ容量を低下させれば、メモリ内容が誤
って読みだされたり、または、α線等によるメモリ内容
が破壊される等のソフトエラーの発生が問題になってく
る。
術の進歩により高集積化大容量化が急速に進められてい
る。この集積化に伴い、キャパシタ面積は減少する。し
かし、キャパシタ容量を低下させれば、メモリ内容が誤
って読みだされたり、または、α線等によるメモリ内容
が破壊される等のソフトエラーの発生が問題になってく
る。
【０００４】一般に、キャパシタ絶縁膜として酸化シリ
コン、窒化シリコン、あるいはそれらの複合膜が用いら
れている。このような状況にあって、実行的なキャパシ
タ面積を稼ぐためには３次元構造のキャパシタが用いら
れている。しかし、一層の集積化に対しての構造的な工
夫だけでは十分ではなく、キャパシタ絶縁膜として酸化
シリコンよりも誘電率の高い金属酸化膜の検討が行なわ
れている。上述のような高誘電体膜として代表的な物質
としては、タンタル酸化膜、更にＳr Ｔi Ｏ3、ＰＺＴ
等のペロブスカイト型の絶縁膜などが検討されており、
酸化シリコンに比べて少ない面積で大きなキャパシタ容
量を得ることが可能である。しかし、キャパシタ絶縁膜
としてタンタル酸化膜や高誘電率絶縁膜を用いた場合、
電極材料として従来の多結晶シリコンを用いると電極／
絶縁膜界面に誘電率の低いＳi Ｏ2 が形成されて容量の
低下を引き起こすと共に、金属酸化膜を還元し、リーク
電流の増大をもたらすために、それらの膜上に用いるこ
とはできない。したがって、これらの絶縁膜を劣化させ
ずに安定かつ加工性の良好な金属電極を用いる必要があ
る。確かにＴi Ｎをはじめ金属窒化物は安定かつ加工性
に優れている。
コン、窒化シリコン、あるいはそれらの複合膜が用いら
れている。このような状況にあって、実行的なキャパシ
タ面積を稼ぐためには３次元構造のキャパシタが用いら
れている。しかし、一層の集積化に対しての構造的な工
夫だけでは十分ではなく、キャパシタ絶縁膜として酸化
シリコンよりも誘電率の高い金属酸化膜の検討が行なわ
れている。上述のような高誘電体膜として代表的な物質
としては、タンタル酸化膜、更にＳr Ｔi Ｏ3、ＰＺＴ
等のペロブスカイト型の絶縁膜などが検討されており、
酸化シリコンに比べて少ない面積で大きなキャパシタ容
量を得ることが可能である。しかし、キャパシタ絶縁膜
としてタンタル酸化膜や高誘電率絶縁膜を用いた場合、
電極材料として従来の多結晶シリコンを用いると電極／
絶縁膜界面に誘電率の低いＳi Ｏ2 が形成されて容量の
低下を引き起こすと共に、金属酸化膜を還元し、リーク
電流の増大をもたらすために、それらの膜上に用いるこ
とはできない。したがって、これらの絶縁膜を劣化させ
ずに安定かつ加工性の良好な金属電極を用いる必要があ
る。確かにＴi Ｎをはじめ金属窒化物は安定かつ加工性
に優れている。
【０００５】しかしながらキャパシタ絶縁膜としてこの
ような材料を電極に用いた場合、その後の高温熱処理を
経ることにより、リーク電流が増大するという問題があ
る。実際のＬＳＩ工程においてはキャパシタ形成後、い
くつかの高温処理が必要であるために、これらの工程を
経た後にはキャパシタの劣化が生じてしまう。その結
果、ＤＲＡＭ等の素子の信頼性を著しく損なうことにな
る。
ような材料を電極に用いた場合、その後の高温熱処理を
経ることにより、リーク電流が増大するという問題があ
る。実際のＬＳＩ工程においてはキャパシタ形成後、い
くつかの高温処理が必要であるために、これらの工程を
経た後にはキャパシタの劣化が生じてしまう。その結
果、ＤＲＡＭ等の素子の信頼性を著しく損なうことにな
る。
【０００６】
【発明が解決しようとする課題】本発明は上述の事情を
考慮してなされたもので、本発明の目的は、電極として
金属窒化物を用い、容量絶縁膜として金属酸化物を用い
た例えばキャパシタにおいて、その金属窒化物からなる
電極の形成後の熱処理によってその金属酸化膜を劣化さ
せることなく、その金属窒化物を構造的、熱的、組成的
に安定化させ、熱処理によってリーク電流の増加の生じ
ない大容量のキャパシタ等の半導体装置の製造方法を提
供することにある。
考慮してなされたもので、本発明の目的は、電極として
金属窒化物を用い、容量絶縁膜として金属酸化物を用い
た例えばキャパシタにおいて、その金属窒化物からなる
電極の形成後の熱処理によってその金属酸化膜を劣化さ
せることなく、その金属窒化物を構造的、熱的、組成的
に安定化させ、熱処理によってリーク電流の増加の生じ
ない大容量のキャパシタ等の半導体装置の製造方法を提
供することにある。
【０００７】
【課題を解決するための手段】本発明の骨子は、少なく
とも一方の電極として金属窒化物を形成後、所望の熱工
程を行なう前に、一旦、非酸化性雰囲気中あるいは真空
中で熱処理を行なうことにより、容量絶縁膜である金属
酸化膜を劣化することなく、金属窒化物を構造的、熱
的、組成的に安定な状態にすることにより、ＤＲＡＭ等
の素子の特性および信頼性の向上を図り得るキャパシタ
を提供することにある。
とも一方の電極として金属窒化物を形成後、所望の熱工
程を行なう前に、一旦、非酸化性雰囲気中あるいは真空
中で熱処理を行なうことにより、容量絶縁膜である金属
酸化膜を劣化することなく、金属窒化物を構造的、熱
的、組成的に安定な状態にすることにより、ＤＲＡＭ等
の素子の特性および信頼性の向上を図り得るキャパシタ
を提供することにある。
【０００８】また本発明は、半導体基板上に形成された
例えばキャパシタにおいて、容量絶縁膜として金属酸化
膜を形成する工程と、その容量絶縁膜上に金属窒化物か
らなる電極を形成する工程と、後工程における層間絶縁
膜、配線の形成に伴う熱工程を経る前に非酸化性雰囲気
中または真空中で３００℃以上５００℃以下の温度で１
時間以上熱処理する工程とから構成される半導体装置の
製造方法である。
例えばキャパシタにおいて、容量絶縁膜として金属酸化
膜を形成する工程と、その容量絶縁膜上に金属窒化物か
らなる電極を形成する工程と、後工程における層間絶縁
膜、配線の形成に伴う熱工程を経る前に非酸化性雰囲気
中または真空中で３００℃以上５００℃以下の温度で１
時間以上熱処理する工程とから構成される半導体装置の
製造方法である。
【０００９】また同様に、容量絶縁膜として還移金属酸
化膜を形成する工程と、その容量絶縁膜上に金属窒化物
からなる電極を形成する工程と、後工程における層間絶
縁膜、配線の形成に伴う熱工程を経る前に非酸化性雰囲
気中または真空中で７００℃以上９００℃以下の温度で
２分以下の熱処理をする工程とから構成される半導体装
置の製造方法である。
化膜を形成する工程と、その容量絶縁膜上に金属窒化物
からなる電極を形成する工程と、後工程における層間絶
縁膜、配線の形成に伴う熱工程を経る前に非酸化性雰囲
気中または真空中で７００℃以上９００℃以下の温度で
２分以下の熱処理をする工程とから構成される半導体装
置の製造方法である。
【００１０】
【作用】一般に、金属窒化物は金属中に窒素原子が入り
込んだいわゆる侵入型化合物であるために、金属と窒素
の組成比の最も安定な組成からのズレが生じやすい。ま
た、金属と窒素の結合も不安定になりやすい。このため
に余剰あるいは結合が不完全な窒素や金属原子は不安定
であるために、隣合った金属酸化膜と相互作用を起し、
その結果この金属酸化膜の絶縁性を劣化させる。
込んだいわゆる侵入型化合物であるために、金属と窒素
の組成比の最も安定な組成からのズレが生じやすい。ま
た、金属と窒素の結合も不安定になりやすい。このため
に余剰あるいは結合が不完全な窒素や金属原子は不安定
であるために、隣合った金属酸化膜と相互作用を起し、
その結果この金属酸化膜の絶縁性を劣化させる。
【００１１】ＬＳＩ工程において、キャパシタ形成後に
は層間絶縁膜および配線の形成に伴う熱工程を経ること
になるが、キャパシタ電極の金属窒化膜の安定化が図ら
れていないと上述のように絶縁膜との相互作用によりリ
ーク電流の増加等の劣化を引き起こす結果となる。この
金属窒化膜を安定化するためには、ある程度の熱処理が
必要であるが、この際に絶縁膜の劣化を招かないように
する必要がある。５００℃以下の温度ではほとんど劣化
は生じないが、その安定化には少なくとも１時間以上の
経過を要する。この理由は、低温では余剰の窒素の「外
方拡散」の速度が小さいためである。一方、７００℃以
上の温度では上述のような安定化は短時間で生じるが、
その反面、絶縁膜の劣化反応が生じやすくなる。このた
め、少なくとも２分以下の短時間で、しかも急速急冷の
プロセスが必要となる。
は層間絶縁膜および配線の形成に伴う熱工程を経ること
になるが、キャパシタ電極の金属窒化膜の安定化が図ら
れていないと上述のように絶縁膜との相互作用によりリ
ーク電流の増加等の劣化を引き起こす結果となる。この
金属窒化膜を安定化するためには、ある程度の熱処理が
必要であるが、この際に絶縁膜の劣化を招かないように
する必要がある。５００℃以下の温度ではほとんど劣化
は生じないが、その安定化には少なくとも１時間以上の
経過を要する。この理由は、低温では余剰の窒素の「外
方拡散」の速度が小さいためである。一方、７００℃以
上の温度では上述のような安定化は短時間で生じるが、
その反面、絶縁膜の劣化反応が生じやすくなる。このた
め、少なくとも２分以下の短時間で、しかも急速急冷の
プロセスが必要となる。
【００１２】一方、５００℃より高温でかつ７００℃よ
りも低温な範囲では、金属窒化物の安定化を図り、且つ
絶縁膜の劣化を招かないような熱処理はとりにくい。し
かし、前述のような後工程での温度はこの範囲に入るの
で、本発明の主旨としてこのような熱処理に先だって、
一旦上述のような金属窒化物の安定化を意図した熱処理
を施すことによって、劣化のない信頼性の高いキャパシ
タの作成が可能となる。
りも低温な範囲では、金属窒化物の安定化を図り、且つ
絶縁膜の劣化を招かないような熱処理はとりにくい。し
かし、前述のような後工程での温度はこの範囲に入るの
で、本発明の主旨としてこのような熱処理に先だって、
一旦上述のような金属窒化物の安定化を意図した熱処理
を施すことによって、劣化のない信頼性の高いキャパシ
タの作成が可能となる。
【００１３】その結果として、本発明の製造方法によ
り、金属窒化物の電気抵抗が低下し、構造的、熱的、化
学的に安定化した半導体装置が提供可能となる。
り、金属窒化物の電気抵抗が低下し、構造的、熱的、化
学的に安定化した半導体装置が提供可能となる。
【００１４】
【実施例】以下に、本発明の各実施例の詳細を図を参照
しながら説明する。
しながら説明する。
【００１５】図１は本発明の第１の実施例に関するＤＲ
ＡＭ用スタックトキャパシタの断面図である。
ＡＭ用スタックトキャパシタの断面図である。
【００１６】図１（ａ）に示す如く、比抵抗１０Ω・ｃ
ｍを有し、表面が（１００）面のｐ型シリコン基板１０
１上にＬＯＣＯＳ法により選択的に酸化膜１０２を形成
して素子分離領域を形成する。まお、ここで素子分離を
行なうための溝１２０を形成し、この溝をＣＶＤ酸化膜
１０２で埋め込み、その後、通常の写真蝕刻工程を経て
パターニングする。次に、ゲート酸化膜となる薄い熱酸
化膜１０３を形成し、その後、ゲート電極となる第１の
ｎ+ 型ポリシリコン膜１０４を形成した後、通常の写真
蝕刻工程を経てパターニングを行なう。その後、前記ゲ
ートに対して自己整合的にイオン注入法によりｎ- 型拡
散層（ソース・ドレイン領域）１０５を形成する。
ｍを有し、表面が（１００）面のｐ型シリコン基板１０
１上にＬＯＣＯＳ法により選択的に酸化膜１０２を形成
して素子分離領域を形成する。まお、ここで素子分離を
行なうための溝１２０を形成し、この溝をＣＶＤ酸化膜
１０２で埋め込み、その後、通常の写真蝕刻工程を経て
パターニングする。次に、ゲート酸化膜となる薄い熱酸
化膜１０３を形成し、その後、ゲート電極となる第１の
ｎ+ 型ポリシリコン膜１０４を形成した後、通常の写真
蝕刻工程を経てパターニングを行なう。その後、前記ゲ
ートに対して自己整合的にイオン注入法によりｎ- 型拡
散層（ソース・ドレイン領域）１０５を形成する。
【００１７】続いて図１（ｂ）に示す如く、厚いＣＶＤ
酸化膜１０６を全面に形成した後通常の写真蝕刻工程を
経てｎ- 型拡散層１０５の一部と接続する開口部１０７
を形成する。さらに全面に第２のｎ+ 型ポリシリコン膜
１０８を形成し通常の写真蝕刻工程を経てパターニング
する。タンタル酸化膜１０９をＴａ（ＯＣ2 Ｈ5 ）5を
ソースガスとして使用し、熱ＣＶＤ法によって１５０オ
ングストロームの厚さに形成する。
酸化膜１０６を全面に形成した後通常の写真蝕刻工程を
経てｎ- 型拡散層１０５の一部と接続する開口部１０７
を形成する。さらに全面に第２のｎ+ 型ポリシリコン膜
１０８を形成し通常の写真蝕刻工程を経てパターニング
する。タンタル酸化膜１０９をＴａ（ＯＣ2 Ｈ5 ）5を
ソースガスとして使用し、熱ＣＶＤ法によって１５０オ
ングストロームの厚さに形成する。
【００１８】次に、図１（ｃ）に示す如く、窒化チタン
膜１１０をスパッタ法で全面に形成した後、通常の写真
蝕刻工程を経てパターニングする。最後に、４００℃で
４時間、窒素雰囲気中で熱処理を行なう。この後、ビッ
ト線形成後に配線と拡散層のコンタクト形成にシリサイ
ド化のための６００℃の高温工程を経ることになるが、
本発明の製造方法によればこのような熱処理によっても
絶縁膜の特性の劣化を生じない。その結果、上述の一連
の製造処理工程によって信頼性の高いＤＲＡＭメモリセ
ルを完成することが可能となる。
膜１１０をスパッタ法で全面に形成した後、通常の写真
蝕刻工程を経てパターニングする。最後に、４００℃で
４時間、窒素雰囲気中で熱処理を行なう。この後、ビッ
ト線形成後に配線と拡散層のコンタクト形成にシリサイ
ド化のための６００℃の高温工程を経ることになるが、
本発明の製造方法によればこのような熱処理によっても
絶縁膜の特性の劣化を生じない。その結果、上述の一連
の製造処理工程によって信頼性の高いＤＲＡＭメモリセ
ルを完成することが可能となる。
【００１９】なお、窒化チタン膜形成後の熱処理は、Ａ
ｒ雰囲気中で行なってもよいし、真空中で行なってもよ
い。また、窒素雰囲気中７５０℃で３０秒間の高速熱処
理を行なってもよい。
ｒ雰囲気中で行なってもよいし、真空中で行なってもよ
い。また、窒素雰囲気中７５０℃で３０秒間の高速熱処
理を行なってもよい。
【００２０】次に、本発明の第２の実施例を図２を参照
しながら説明する。図２は本発明の第２実施例に関する
ＤＲＡＭ用スタックトキャパシタの断面図である。
しながら説明する。図２は本発明の第２実施例に関する
ＤＲＡＭ用スタックトキャパシタの断面図である。
【００２１】まず、図２（ａ）に示す如く、比抵抗１０
Ω・ｃｍを有し、表面が（１００）面のｐ型シリコン基
板２０１上に、ＬＯＣＯＳ法により選択的に酸化膜２０
２を形成して素子分離領域を形成する。なお、素子分離
を行なうために溝２２０を形成し、この溝をＣＶＤ酸化
膜２０２により埋め込む。続いて、ゲート酸化膜となる
薄い熱酸化膜２０３を形成した後、ゲート電極となる第
１のｎ+ 型ポリシリコン膜２０４を形成した後、通常の
写真蝕刻工程を経てパターニングを行なう。その後、前
記ゲートに対して自己整合的にイオン注入法によりｎ-
型拡散層（ソース・ドレイン領域）２０５を形成する。
Ω・ｃｍを有し、表面が（１００）面のｐ型シリコン基
板２０１上に、ＬＯＣＯＳ法により選択的に酸化膜２０
２を形成して素子分離領域を形成する。なお、素子分離
を行なうために溝２２０を形成し、この溝をＣＶＤ酸化
膜２０２により埋め込む。続いて、ゲート酸化膜となる
薄い熱酸化膜２０３を形成した後、ゲート電極となる第
１のｎ+ 型ポリシリコン膜２０４を形成した後、通常の
写真蝕刻工程を経てパターニングを行なう。その後、前
記ゲートに対して自己整合的にイオン注入法によりｎ-
型拡散層（ソース・ドレイン領域）２０５を形成する。
【００２２】続いて、図２（ｂ）に示す如く、厚いＣＶ
Ｄ酸化膜２０６を全面に形成した後に、通常の写真蝕刻
工程を経てｎ- 型拡散層２０５の一部と接続する開口部
２０７を形成する。さらに、全面に第１の窒化チタン膜
２０８をスパッタ法で形成し、その後７５０℃で１分
間、窒素雰囲気中で急速冷却で熱処理を行なう。さらに
その後、通常の写真蝕刻工程を経てパターニングし、タ
ンタル酸化膜２０９をＴａ（ＯＣ2 Ｈ5 ）5 をソースガ
スとして使用して、熱ＣＶＤ法により膜厚１５０オング
ストロームに形成する。
Ｄ酸化膜２０６を全面に形成した後に、通常の写真蝕刻
工程を経てｎ- 型拡散層２０５の一部と接続する開口部
２０７を形成する。さらに、全面に第１の窒化チタン膜
２０８をスパッタ法で形成し、その後７５０℃で１分
間、窒素雰囲気中で急速冷却で熱処理を行なう。さらに
その後、通常の写真蝕刻工程を経てパターニングし、タ
ンタル酸化膜２０９をＴａ（ＯＣ2 Ｈ5 ）5 をソースガ
スとして使用して、熱ＣＶＤ法により膜厚１５０オング
ストロームに形成する。
【００２３】次に、図２（ｃ）に示す如く、第２の窒化
チタン膜２１１をＣＶＤ法で全面に形成した後、通常の
写真蝕刻工程を経てパターニングする。最後に、７５０
℃で１分間、窒素雰囲気中で熱処理を行なうことによ
り、以降の６００℃の熱工程にも耐えうる１トランジス
タ／１キャパシタのＤＲＡＭセルが完成する。
チタン膜２１１をＣＶＤ法で全面に形成した後、通常の
写真蝕刻工程を経てパターニングする。最後に、７５０
℃で１分間、窒素雰囲気中で熱処理を行なうことによ
り、以降の６００℃の熱工程にも耐えうる１トランジス
タ／１キャパシタのＤＲＡＭセルが完成する。
【００２４】この窒化チタン膜形成後の熱処理は、Ａｒ
雰囲気中で行なってもよいし、真空中で行なってもよ
い。また、窒素雰囲気中５００℃で１時間の熱処理を行
なってもよい。
雰囲気中で行なってもよいし、真空中で行なってもよ
い。また、窒素雰囲気中５００℃で１時間の熱処理を行
なってもよい。
【００２５】図３は、本発明の第３の実施例を表わすＤ
ＲＡＭ用のスタックキャパシタの断面図である。図３
（ａ）に示す如く、比抵抗１０Ω・ｃｍを有し、表面が
（１００）面のｐ型シリコン基板３０１上に、ＬＯＣＯ
Ｓ法により選択的に酸化膜３０３を形成して素子分離領
域を形成する。なお、素子分離を行なうための溝３２０
を形成し、この溝をＣＶＤ酸化膜３０３により埋め込ん
でもよい。更に通常の写真蝕刻工程を経てパターニング
を行なう。続いて、ゲート酸化膜となる薄い熱酸化膜３
０４を形成した後、ゲート電極となる第１のｎ+ 型ポリ
シリコン膜３０５を形成した後、通常の写真蝕刻工程を
経てパターニングを行なう。その後、反応性イオンエッ
チングによりサイドウォールを形成する。前記ゲートに
対して自己整合的にイオン注入法によりｎ- 型拡散層
（ソース・ドレイン領域）３０６を形成する。
ＲＡＭ用のスタックキャパシタの断面図である。図３
（ａ）に示す如く、比抵抗１０Ω・ｃｍを有し、表面が
（１００）面のｐ型シリコン基板３０１上に、ＬＯＣＯ
Ｓ法により選択的に酸化膜３０３を形成して素子分離領
域を形成する。なお、素子分離を行なうための溝３２０
を形成し、この溝をＣＶＤ酸化膜３０３により埋め込ん
でもよい。更に通常の写真蝕刻工程を経てパターニング
を行なう。続いて、ゲート酸化膜となる薄い熱酸化膜３
０４を形成した後、ゲート電極となる第１のｎ+ 型ポリ
シリコン膜３０５を形成した後、通常の写真蝕刻工程を
経てパターニングを行なう。その後、反応性イオンエッ
チングによりサイドウォールを形成する。前記ゲートに
対して自己整合的にイオン注入法によりｎ- 型拡散層
（ソース・ドレイン領域）３０６を形成する。
【００２６】次に、ウェハの全面にスパッタリングによ
ってタングステンシリサイド膜３０７および、多結晶シ
リコン積層膜３０８を形成後、通常の写真蝕刻工程を経
てビット線を形成する。
ってタングステンシリサイド膜３０７および、多結晶シ
リコン積層膜３０８を形成後、通常の写真蝕刻工程を経
てビット線を形成する。
【００２７】続いて、図３（ｂ）に示す如く、厚いＣＶ
Ｄ酸化膜３０９を全面に形成した後に、通常の写真蝕刻
工程を経てｎ- 型拡散層３０６の一部と接続する開口部
３１０を形成する。さらに、全面に第２のｎ+ 型ポリシ
リコン膜３１１とＣＶＤ酸化膜を形成した後、通常の写
真蝕刻工程を経てパターニングを行なう。その後ｎ+型
ポリシリコン膜３１３を形成後、反応性イオンエッチン
グ法によりＣＶＤ酸化膜のサイドウォールのｎ+ 型ポリ
シリコン膜３１３のみを残してエッチングする。更に、
フッ化アンモニウムでＣＶＤ酸化膜を除去する。タンタ
ル酸化膜３１４をＴａ（ＯＣ2 Ｈ5 ）5 をソースガスと
して使用して、熱ＣＶＤ法により１５０オングストロー
ムの厚さに形成する。
Ｄ酸化膜３０９を全面に形成した後に、通常の写真蝕刻
工程を経てｎ- 型拡散層３０６の一部と接続する開口部
３１０を形成する。さらに、全面に第２のｎ+ 型ポリシ
リコン膜３１１とＣＶＤ酸化膜を形成した後、通常の写
真蝕刻工程を経てパターニングを行なう。その後ｎ+型
ポリシリコン膜３１３を形成後、反応性イオンエッチン
グ法によりＣＶＤ酸化膜のサイドウォールのｎ+ 型ポリ
シリコン膜３１３のみを残してエッチングする。更に、
フッ化アンモニウムでＣＶＤ酸化膜を除去する。タンタ
ル酸化膜３１４をＴａ（ＯＣ2 Ｈ5 ）5 をソースガスと
して使用して、熱ＣＶＤ法により１５０オングストロー
ムの厚さに形成する。
【００２８】最後に図３（ｃ）に示す如くＣＶＤ法でチ
タン窒化膜３１５を形成した後、通常の写真蝕刻工程を
経てパターニングする。最後に窒素雰囲気中５００℃で
１時間、熱処理を行なうことにより、以降の６００℃の
熱処理を経ても劣化しない１トランジスタ／１キャパシ
タのＤＲＡＭセルが完成する。
タン窒化膜３１５を形成した後、通常の写真蝕刻工程を
経てパターニングする。最後に窒素雰囲気中５００℃で
１時間、熱処理を行なうことにより、以降の６００℃の
熱処理を経ても劣化しない１トランジスタ／１キャパシ
タのＤＲＡＭセルが完成する。
【００２９】なお、チタン窒化膜３１５の形成後の熱処
理は、Ａｒ雰囲気中で行なってもよいし、真空中で行な
ってもよい。また、窒素雰囲気中７５０℃で１分間、熱
処理を行なってもよい。
理は、Ａｒ雰囲気中で行なってもよいし、真空中で行な
ってもよい。また、窒素雰囲気中７５０℃で１分間、熱
処理を行なってもよい。
【００３０】次に本発明の実施例の効果について説明す
る。上記各実施例の効果は図４のグラフで説明されてい
る。すなわち、窒化チタン形成後に窒素雰囲気中５００
℃で１時間熱処理を行なう本実施例のものと、上記の熱
処理を行なわずに６００℃で熱処理を行なう従来のもの
の場合のリーク電流の変化をそれぞれ２本のグラフ曲線
で比較されている。このグラフでも明らかなように、上
述の実施例に教示された工程にしたがって作成されたキ
ャパシタとチタン窒化膜形成後に熱処理を行わなかった
キャパシタを、６００℃で１時間、窒素雰囲気中で熱処
理した場合におけるリーク電流特性として比較すると、
本実施例で製造された半導体装置は、従来の方法で製造
されたものに比較してその絶縁膜のリーク電流の増加が
少ない。このリーク電流の増加が抑制されるのは次の理
由によると思われる。すなわち、上部電極であるチタン
窒化膜形成後の熱処理でタンタル酸化膜の劣化を抑制し
ながら、窒化チタン膜が安定化され、その後の熱処理で
窒化チタンと酸化タンタルの反応によるリーク電流の増
加が抑制されるためであると推定される。
る。上記各実施例の効果は図４のグラフで説明されてい
る。すなわち、窒化チタン形成後に窒素雰囲気中５００
℃で１時間熱処理を行なう本実施例のものと、上記の熱
処理を行なわずに６００℃で熱処理を行なう従来のもの
の場合のリーク電流の変化をそれぞれ２本のグラフ曲線
で比較されている。このグラフでも明らかなように、上
述の実施例に教示された工程にしたがって作成されたキ
ャパシタとチタン窒化膜形成後に熱処理を行わなかった
キャパシタを、６００℃で１時間、窒素雰囲気中で熱処
理した場合におけるリーク電流特性として比較すると、
本実施例で製造された半導体装置は、従来の方法で製造
されたものに比較してその絶縁膜のリーク電流の増加が
少ない。このリーク電流の増加が抑制されるのは次の理
由によると思われる。すなわち、上部電極であるチタン
窒化膜形成後の熱処理でタンタル酸化膜の劣化を抑制し
ながら、窒化チタン膜が安定化され、その後の熱処理で
窒化チタンと酸化タンタルの反応によるリーク電流の増
加が抑制されるためであると推定される。
【００３１】なお、本発明は上記の各実施例に限定され
るものではない。本実施例ではキャパシタ絶縁膜にタン
タル酸化膜を用いているが、他の絶縁膜を用いることも
可能である。例えば、酸化ジルコニウム、酸化ハフニウ
ム、酸化チタン、チタン酸ストロンチウム、チタン酸バ
リウム、チタン酸鉛、ＰＺＴ（チタン酸ジルコン酸
鉛）、ＰＬＺＴ（チタン酸ジルコン酸ランタン鉛）など
を使用してもよい。また、本実施例では上部電極に窒化
チタンを用いているが、その代りに窒化タンタル、窒化
タングステン、窒化アルミニウム、窒化ジルコニウム、
窒化ハフニウムなどを用いてもよい。さらに、下部電極
または上部電極、下部電極の両方に金属窒化物を用いて
もよい。また、本実施例に示されたスタックドキャパシ
タ以外のトレンチキャパシタなどの他の３次元構造を成
すキャパシタにも本製造方法を適用することが可能であ
る。
るものではない。本実施例ではキャパシタ絶縁膜にタン
タル酸化膜を用いているが、他の絶縁膜を用いることも
可能である。例えば、酸化ジルコニウム、酸化ハフニウ
ム、酸化チタン、チタン酸ストロンチウム、チタン酸バ
リウム、チタン酸鉛、ＰＺＴ（チタン酸ジルコン酸
鉛）、ＰＬＺＴ（チタン酸ジルコン酸ランタン鉛）など
を使用してもよい。また、本実施例では上部電極に窒化
チタンを用いているが、その代りに窒化タンタル、窒化
タングステン、窒化アルミニウム、窒化ジルコニウム、
窒化ハフニウムなどを用いてもよい。さらに、下部電極
または上部電極、下部電極の両方に金属窒化物を用いて
もよい。また、本実施例に示されたスタックドキャパシ
タ以外のトレンチキャパシタなどの他の３次元構造を成
すキャパシタにも本製造方法を適用することが可能であ
る。
【００３２】なお、その他本発明の趣旨を逸脱しない範
囲で種々変形して実施することも可能である。
囲で種々変形して実施することも可能である。
【００３３】
【発明の効果】以上に詳述した如く本発明によれば、窒
化金属を形成後所望の熱工程の前に一旦、真空中あるい
は非酸化性雰囲気中で熱処理を行なうことで、所望の熱
工程後においてもリーク電流の増加の無い低リーク電流
で大容量のキャパシタを実現することができる。その結
果、高信頼性を有する高集積半導体素子の実現に寄与す
ることが可能となる。
化金属を形成後所望の熱工程の前に一旦、真空中あるい
は非酸化性雰囲気中で熱処理を行なうことで、所望の熱
工程後においてもリーク電流の増加の無い低リーク電流
で大容量のキャパシタを実現することができる。その結
果、高信頼性を有する高集積半導体素子の実現に寄与す
ることが可能となる。
【図１】本発明の第１実施例に関わるＤＲＡＭセルの製
造工程を示す断面図。
造工程を示す断面図。
【図２】本発明の第２実施例に関わるＤＲＡＭセルの製
造工程を示す断面図。
造工程を示す断面図。
【図３】本発明の第３実施例に関わるＤＲＡＭセルの製
造工程を示す断面図。
造工程を示す断面図。
【図４】上記各実施例の効果を説明するためのリーク電
流の変化を表わすグラフ。
流の変化を表わすグラフ。
１０１，２０１，３０１ …Ｐ型シリコン基板、 １０２，２０２，３０３ …ＣＶＤ酸化膜、 １０３，２０３，３０４ …薄い熱酸化膜、 １０４，２０４，３０５ …第１のｎ+ 型ポリシリコ
ン、 １０５，２０５，３０６ …ｎ- 型拡散層、 １０６，２０６，３０９ …ＣＶＤ酸化膜、 １０７，２０７，３１０ …開口部、 １０８ …第２のｎ+ 型ポリシリコン、 １０９，２０９，３１４ …タンタル酸化膜、 １１０，３１５ …チタン窒化膜、 １２０，２２０，３２０ …溝、 ２０８ …第１のチタン窒化膜、 ２１０ …第２のチタン窒化膜、 ３０７ …タングステンシリサイド膜、 ３０８ …多結晶シリコン膜、 ３１１，３１３ …ｎ+ 型ポリシリコン膜。
ン、 １０５，２０５，３０６ …ｎ- 型拡散層、 １０６，２０６，３０９ …ＣＶＤ酸化膜、 １０７，２０７，３１０ …開口部、 １０８ …第２のｎ+ 型ポリシリコン、 １０９，２０９，３１４ …タンタル酸化膜、 １１０，３１５ …チタン窒化膜、 １２０，２２０，３２０ …溝、 ２０８ …第１のチタン窒化膜、 ２１０ …第２のチタン窒化膜、 ３０７ …タングステンシリサイド膜、 ３０８ …多結晶シリコン膜、 ３１１，３１３ …ｎ+ 型ポリシリコン膜。
Claims (2)
- 【請求項１】 半導体基板上に形成され、少なくとも一
方の電極を構成する導電体膜が金属窒化物から成り、金
属酸化物を容量絶縁膜とする半導体装置において、 前記金属窒化物からなる前記電極を形成後、後工程にお
ける層間絶縁膜または配線の形成に伴う熱工程を経る前
に、一旦、非酸化性雰囲気中または真空中で所定の熱処
理を施すことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記半導体装置はキャパシタであり、 前記電極を構成する金属窒化物は窒化チタンであり、 容量絶縁膜は、酸化タンタル、チタン酸ストロンチウ
ム、チタン酸バリウム、チタン酸鉛、ＰＬＺ、または、
ＰＬＺＴのいずれかであることを特徴とする、請求項１
に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19111992A JP3219856B2 (ja) | 1992-07-17 | 1992-07-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19111992A JP3219856B2 (ja) | 1992-07-17 | 1992-07-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0637257A true JPH0637257A (ja) | 1994-02-10 |
| JP3219856B2 JP3219856B2 (ja) | 2001-10-15 |
Family
ID=16269185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19111992A Expired - Fee Related JP3219856B2 (ja) | 1992-07-17 | 1992-07-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3219856B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0370516A2 (en) * | 1988-11-25 | 1990-05-30 | William Ormond | Tie bar monotoring system |
| JPH11297964A (ja) * | 1998-03-26 | 1999-10-29 | Samsung Electronics Co Ltd | 高誘電率の誘電膜を有する半導体装置のキャパシタ製造方法 |
| US6281066B1 (en) | 1998-12-22 | 2001-08-28 | Hyundai Electronics, Industries Co., Ltd. | Method of manufacturing a capacitor in a memory device |
-
1992
- 1992-07-17 JP JP19111992A patent/JP3219856B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0370516A2 (en) * | 1988-11-25 | 1990-05-30 | William Ormond | Tie bar monotoring system |
| EP0370516A3 (en) * | 1988-11-25 | 1991-11-21 | William Ormond | Tie bar monotoring system |
| JPH11297964A (ja) * | 1998-03-26 | 1999-10-29 | Samsung Electronics Co Ltd | 高誘電率の誘電膜を有する半導体装置のキャパシタ製造方法 |
| US6281066B1 (en) | 1998-12-22 | 2001-08-28 | Hyundai Electronics, Industries Co., Ltd. | Method of manufacturing a capacitor in a memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3219856B2 (ja) | 2001-10-15 |
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