JPH0317224B2 - - Google Patents

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JPH0317224B2
JPH0317224B2 JP60006049A JP604985A JPH0317224B2 JP H0317224 B2 JPH0317224 B2 JP H0317224B2 JP 60006049 A JP60006049 A JP 60006049A JP 604985 A JP604985 A JP 604985A JP H0317224 B2 JPH0317224 B2 JP H0317224B2
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layer
forming
conductive layer
gate electrode
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、高密度で非常に小さい電界効果型集
積構造体を形成する方法に関する。特に、多結晶
シリコンより成る２つの電極層間に狭い垂直な絶
縁領域を形成することに関する。
［開示の概要］ 本発明は、電界効果型のメモリ及び論理装置並
びに電荷結合装置のような電界効果型集積構造体
を形成する方法において、垂直方向の食刻が優先
的な異方性のドライ食刻で上面に絶縁層を有する
ゲート電極のような電極の側面全体に、他の絶縁
層を残すように形成することにより、非常に近接
した電極間の横方向絶縁分離がリソグラフイ技術
によらずにできるようにして、電界効果型集積構
造体の高集積化及び多層配線化を達成したもので
ある。
［従来の技術］ 過去10年の間にシリンコン集積回路の複雑さは
非常に増加してきた。マイクロプロセツサ及びミ
ニコンピユータの適用が進むにつれて、集積回路
ではより複雑で、より速いスイツチング速度及び
より小さな装置への要求が高まつてきている。集
積回路のこの複雑さを増加させている半導体プロ
セスの主要技術は、リソグラフイ技術である。過
去数年の間にラインの幅をある程度減少させるこ
とが行なわれた。高レベルの集積が達成できたの
はフオト・リソグラフイの欠陥レベルの減少によ
つてであつた。現在では、約５乃至10ミクロンメ
ータから約３乃至５ミクロンメータまでライン幅
を段階的に減少できるようになつた。現在までリ
ソグラフイプロセスではもつばら光線が用いられ
てきた。しかしながら、光学的な分解能の制限に
よりさらに利点を得ることはより困難になつてい
る。今日では、将来において要求されるさらに高
い実装密度を達成するために、非光線リソグラフ
イ、特に電子線やＸ線の露光プロセスが推進され
ている。これらの問題及びその可能な解決策が、
さらに詳しく“進んだリソグラフイを用いた高速
動作の金属−酸化物−シリコン型電界効果トラン
ジスタ（High Speed MOSFET Circuits Using
Advanced Lithography）”第９巻、第２号、
1976年２月、第31頁乃至第37頁に述べられてい
る。上記出版物には、Ｘ線や電子線のリソグラフ
イは準備にコストがかかり複雑であることが述べ
られている。しかしながら、今までのところこれ
らは将来の非常に複雑な集積回路装置に対する光
学的投射印刷の唯一の代わる方法であると信じら
れている。
また、標準のフオト・リソグラフイ技術を進
め、そして電子線又はＸ線リソグラフイのような
より高価で複雑な技術を用いる必要を避けること
により、１ミクロンあるいはそれ以下の範囲の狭
いライン幅を得る努力も行なわれている。このよ
うな技術は、アイ・ビー・エム・テクニカル、デ
イスクロージヤ・ブリテンの第６巻、1976年、11
月、“狭いライン幅のマスキング方法（Narrow
Line Widths Masking Method）”に述べられて
いる。この方法は後で酸化される多孔性シリコン
の使用を含む。他の技術がアイ・ビー・エム・テ
クニカル・デイスクロージヤ・ブリテンの第20
巻、第４号、1977年、９月、第1376頁乃至第1378
頁に述べられている。このテクニカル・デイスク
ロージヤ・ブリテンには、多結晶シコンの形成に
おいて、窒化シリコンのような酸化障壁物質の中
間マスクを最初に用いることにより、マスクにな
る層をマスクする多結晶シリコンの使用が述べら
れている。この技術により約２ミクロンメータ以
下のライン幅が得られる。
集積回路装置の製造において金属、半導体物質
及び誘電体を食刻することに関して発達してきた
技術には、プラズマ即ち反応性イオン食刻であ
る。特に、反応性イオン食刻の方法は、異方性の
食刻を行なうことが可能であり、非常に高い外観
の比が得られる。すなわち垂直方向の食刻の方が
水平方向の食刻よりもずつと大きな比である。プ
ロセスは、イオン、自由電子及び遊離基のような
種々の非常に活発な粒子を含むプラズマ即ちイオ
ン化ガスの使用を含む。食刻に用いられるプラズ
マは250℃程度までの比較的低い温度で、0.005乃
至20torrの範囲の低圧力に保される。プラズマ中
の粒子は主としてプラズマの激しい反応を起こす
遊離基である。低温プラズマにおけるイオン密度
は粒子の１％程度である。ソリツド・ステート・
テクノロジ（Solid State Technology）、1976年
５月、第31頁乃至第36頁には、さらに詳細なプラ
ズマ食刻プロセス及び半導体物質への適用が述べ
られている。このプロセスは、米国特許第
3966577号明細書に示されているように、シリコ
ン半導体基体に種々のパターンの溝又は開孔を作
るために用いられている。さらに反応性イオン即
ちプラズマ食刻のプロセスについては、特願昭51
−79995号明細書を参照すれば十分理解であるで
あろう。上記特許出願のRF誘導プラズマは反応
性の塩素、臭素又はヨウ素基である。RF放電装
置やプロセスについての正確な記述は、前記の特
許出願に詳細に与えられている。
［発明が解決しようとする問題点］ 高密度集積回路における主な問題は、半導体集
積回路基体の種々の素子や装置への電気接点即ち
電極に関してである。通常、電極間に分離用絶縁
物をリソグラフイ技術によつて設けているので、
プロセスの交差及び製造の誤差により電極間の分
離用スペースは大きくなつて、高集積化を防げて
いる。集積回路内の数多くの装置と接触するに
は、２乃至４程度あるいはそれ以上の多層配線が
必要である。さらに、導電体の多層構造において
は互いにこれらの導電体を電気的に絶縁分離する
ことが必要である。半導体基体の表面に導電体の
多層配線構造を形成することについては、リソグ
ラフイ層の不完全な露出により構造体中に欠陥を
生じるリソグラフイ・プロセス・ステツプに関し
てのプレーナの問題がある。例えば、導電層とし
て非常にドーブされた多結晶シリコンを用いる集
積回路における導電体の多層配線構造について
は、米国特許第3750268号、第3984822号、第
3996657号、第3943543号、第4097885号に述べら
れている。
二重の多結晶シリコンによる多層配線構造を形
成する通常の方法では、二酸化シリコンが層間の
絶縁層として用いられる。電界効果型の即ち
FETタイプの装置が作られる場合、２つの多結
晶シリコン層の間の二酸化シリコンの厚さは、通
常直接にはシリコンのゲート酸化物の厚さに関係
する。二酸化シリコンを形成するためには通常熱
酸化が用いられる。
［問題点を解決するための手段］ 本発明の目的は、電界効果型集積構造体のゲー
ト電極等の電極を絶縁層の厚さ程度に近接させて
分離することが可能な、電界効果型集積構造体の
形成方法を提供することである。
本発明では、実質的水平面と実質的垂直面とを
有する電極層が半導体基体上に形成される場合
に、電極層間に絶縁層を形成することができる。
適当な絶縁層が実質的水平面と実質的垂直面に形
成される。この絶縁層の厚さが、形成される電極
層間の実質的垂直面上の絶縁体の所定の厚さとな
る。構造体は例えば、反応性イオン食刻雰囲気中
に置かれ、絶縁層が実質的水平面から取り除か
れ、半導体基体の垂直な領域上の絶縁体には重大
な影響は何も与えない。それから電極層が垂直な
絶縁体の上に形成される。電極層としては、共に
多結晶シリコンが好ましい。
本発明では、次のようにして電界効果型集積構
造体が作られる。例えばゲート絶縁物の所定の厚
さを有する第１の絶縁層が半導体基体の表面に形
成される。それから、第１の導電層及び、第２の
絶縁層が順番に形成される。ゲート電極を形成す
るために、第２の絶縁層と第１の導電層が第１の
絶縁層の所定位置から取り除かれ、その結果実質
的水平面と実質的垂直面とを有する第１の導電層
を生じる。この実質的水平面と実質的垂直面の上
に適当な第３の絶縁層が付着される。構造体は実
質的に水平な絶縁層を取り除くために、この絶縁
層に対する例えば反応性イオン食刻雰囲気中に置
かれ、第１の導電層の側面上に狭い垂直な絶縁領
域が提供される。第２の導電層が垂直な絶縁領域
の上に付着される。第４の絶縁層が第２の導電層
上に形成される。集積回路内の電界効果装置への
接点を形成するために、第４の絶縁層及び第２の
導電層が所定のパターンで取り除かれる。第２の
絶縁層及び第１の導電層は、電界効果装置のため
の拡散が行なわれる領域で取り除かれ、拡散又は
イオン注入が拡散領域を形成するために行なわれ
る。特に所定の幅をなす狭い垂直な絶縁領域が、
本発明の方法により電極層の間に形成される。
［実施例］ 第１Ａ乃至第１Ｈ図には、ランダム・アクセ
ス・メモリ（RAM）タイプの電界効果メモリ集
積回路が示されている。第１Ａ図は10Ω−cmの抵
抗率を有するＰタイプの基板５０を示す。誘電体
分離パターン５２により基板の領域は分割されて
いる。領域は、ランダム・アクセス・メモリ集積
回路の各単一のセルとして設定されている。電界
効果のゲート絶縁層５４が基体５０の表面の上に
付着される。FET集積回路構造体のゲート絶縁
層５４は、二酸化シリコンや窒化シリコン及びこ
れら絶縁物の組合せを含む種々の絶縁物で構成さ
れる。しかしながら、絶縁層は二酸化シリコン
で、熱酸化により形成されるのが好ましい。ゲー
ト絶縁層の厚さは約1000Åより小さい方が好まし
い。
多結晶シリコンの第１の層５６がゲート酸化物
層５４の上に付着される。多結晶シリコンはリン
でＮ＋にドープされる。多結晶シリコンは、大気
圧又は低い圧力条件の下で、約600℃でSiH4の還
元から化学気相付着により付着される。多結晶シ
リコンの厚さは約1000乃至10000Åで好ましくは
4000Åである。約10000Åより大きい厚さではプ
レーナの問題を生じ、高密度の回路チツプを製造
するのを困難にする。約1000Å以下の厚さなら、
多結晶シリコン層の抵抗は装置の特性に逆の影響
を及ぼすようになつてくる。好ましいドーピン
グ・レベルは約1019乃至1021原子／cm3である。そ
れから構造体は、970℃の酸素又は酸素と水蒸気
の雰囲気中に置かれ、熱的に成長した第２の二酸
化シリコンの絶縁層５８が多結晶シリコン層５６
の上に形成される。代わりに、二酸化シリコンは
化学気相付着によつても形成できる。以上の結
果、構造体が第１Ｂ図に示されている。
第２の絶縁層５８に標準のフオトリソグラフイ
及び食刻の技術により開孔が形成される。ストレ
ージ電極が結局形成されることになるセルの所定
の領域の上に開孔は位置する。層５８の開孔の第
１の多結晶シリコン層５６を食刻するために、反
応性イオン食刻プロセスが用いられる。トランス
フア電極がこの反応性イオン食刻ステツプにより
部分的に決められる。反応性イオン食刻ステツプ
をさらに行なつた結果、第１Ｃ図に示されている
ように半導体基体に実質的水平面６０及び実質的
垂直面６１が形成される。さて適当な絶縁層６２
が第１Ｄ図に示すように実質的水平面６０及び実
質的垂直面６１に付着される。この絶縁層は種々
の絶縁物質で構成される。さらにこの層の厚さ
は、最終的な電界効果集積回路構造体の導電物質
層間の垂直な絶縁層の厚さを決める。厚さは好ま
しくは約1000乃至5000Åである。適当な絶縁層の
厚さは2000Åであると良い。水平な絶縁層６２を
実質的に取り除くために使用した特定の絶縁層に
対して反応性イオン即ちプラズマ食刻が行なわ
れ、第１の多結晶シリコン層の実質的垂直面６１
上に狭い垂直な絶縁領域６２を提供する。この結
果が第１Ｅ図に示されている。第２の多結晶シリ
コン層即ち類似の導電物質６４が、垂直な絶縁領
域６２及び第１の多結晶シリコン層５６を覆う絶
縁層５８の上に付着される。第３の絶縁層６５が
上記のような類似の技術により第２の多結晶シリ
コン層６４の表面に形成される。この結果が、第
１Ｆ図に示されている。
第３の絶縁層６５及び第２の多結晶シリコン層
６４の１部分が第１Ｇ図に示すように、所定のパ
ターンで集積回路構造体の電界効果装置に接する
ように取り除かれる。集積回路の電界効果装置の
ために拡散領域を形成することが望まれる場合、、
第２の絶縁層５８及び第１の多結晶シリコン層５
６がまた、シリコン基体５０に至るまでの開孔を
形成するために、所定のパターンで適当な食刻技
術により取り除かれる。それから、第１Ｈ図に示
されているように、ストレージ・セルのＮ＋拡散
領域６８が形成される。代わりにこの領域６８
は、前記のように二酸化シリコンのスクリーンを
通してイオン注入により形成される。
第１Ｈ図の構造体はランダム・アクセス・メモ
リのFET装置として、実施例では形成されてい
る。拡散領域６８はビツト線として接続されてい
る。シリコン・ゲート電極７０は、またワード線
として接続されている。FETチヤンネルはゲー
ト領域７０の下にある。多結晶シリコン領域７２
はストレージ・セルのキヤパシタ７４の１電極と
して働く、一方基板はキヤパシタの他の電極とし
て働く。電極７２はDC電源に接続されている。
トランスフア領域の二酸化シリコンは、ストレ
ージ領域の二酸化シリコンとは異なる厚さであつ
ても良い。これは、例えば第１Ｂ図において二酸
化シリコン層５８を層５４より実質的に厚く成長
させることにより行なえる。第１Ｃ図において、
層５４及び５８は、露出される層５４が取り除か
れるまで反応性イオン食刻が行なわれる。二酸化
シリコン層５８のいくらかはまた取り除かれる
が、その機能を提供するのに十分な二酸化シリコ
ンは残る。それから二酸化シリコン層５４は通常
の手段により所定の厚さまで最形成される。
シリコン集積回路の表面に存在する水平な絶縁
層から垂直な絶縁層の厚さを切り離すことが望ま
れる時はいつでも、本発明の方法が用いられる。
例えば、本発明の方法は電荷結合装置及びFET
論理集積回路において用いることができる。
〔発明の効果〕
本発明により、リソグラフイ技術によらずに電
界効果型集積回路構造体の電極を非常に近接させ
て横方向に絶縁分離できるようになつた。従つ
て、本発明により、電界効果型集積構造体の高集
積化及び多層配線化が達成できる。
【図面の簡単な説明】
第１Ａ乃至第１Ｈ図は、集積回路のFETラン
ダム・アクセス・メモリ（RAM）タイプの導電
層間に絶縁体を形成する方法を示す。 ６０……実質的水平面、６１……実質的垂直
面、６２……絶縁物層。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基体を準備し、 前記基体の表面に第１絶縁層を形成し、 前記第１絶縁層の上に第１導電層を形成し、 前記第１導電層の上に第２絶縁層を形成し、 前記第１導電層及び第２絶縁層の第１所定部分
    を除去して、ゲート電極の一方の側面を規定する
    実質的に垂直な第１側面を形成し、 前記第１側面、前記第１絶縁層の露出部分及び
    前記第２絶縁層に一様な厚さの連続する第３絶縁
    層を形成し、 垂直方向を優先的に食刻するドライ食刻によ
    り、前記第１側面に形成された前記第３絶縁層を
    残して、前記露出部分及び前記第２絶縁層に形成
    された前記第３絶縁層を除去し、 前記第１側面に残された前記第３絶縁層、前記
    露出部分及び前記第２絶縁層に第２導電層を形成
    し、 前記第２導電層の上に第４絶縁層を形成し、 前記ゲート電極を部分的に覆うように、前記第
    ２絶縁層上の前記第２導電層及び第４絶縁層を除
    去し、 前記第１導電層及び第２絶縁層の第２所定部分
    を除去して、前記ゲート電極の他方の側面を規定
    する実質的に垂直な第２側面を形成するととも
    に、前記ゲート電極に隣接して拡散領域を形成す
    るための拡散開孔を形成し、 前記第１側面に前記第３絶縁層を残すように形
    成したのと同じようにして、前記第２側面を含む
    前記第１導電層の露出した側面及び前記第２導電
    層の露出した側面に第５絶縁層を形成し、 前記拡散開孔を介して前記基体に前記拡散領域
    を形成すること、 を含む電界効果型集積構造体の形成方法。
JP60006049A 1978-11-03 1985-01-18 電界効果型集積構造体の形成方法 Granted JPS60220963A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US05/957,606 US4234362A (en) 1978-11-03 1978-11-03 Method for forming an insulator between layers of conductive material
US957606 1978-11-03

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