JPS63255960A - キヤパシタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体記憶装置等の構成要素であるキャパシ
タに関する。

（従来の技術） ダイナミック調のメモリセルの高集積化が進み、このメ
モリセルの構成要素であるキャパシタも微細化されるが
、しかしキャパシタ容量はンフトエラー防止及びセンス
アンプのセンスのタメのＳハ比の確保のために数＋ｆＦ
の値に維持する必要がある。ところでその微細化に対応
するために、従来においては半導体基板に溝を形成し、
その溝を利用したキャパシタを形成することによりその
容量を増加させる効果をもつメモリセルがある。

このメモリセルを第４図を用いて説明する。

Ｐ型シリコン基板４０１に溝４０２ａ、　４０２ｂが形
成され、この基板４０１の所定部分にはｎ−型不純物層
４０３ａ、　４０３ｂが形成され、さらにキャパシタ酸
化膜４０４ａ、　４０４ｂが積層されている。また、メ
モリセル間を！気的ｉこ分離するためのフィールド酸化
膜４１１が形成され、このフィールド酸化膜４１１と基
板４０１の界面にばＰ−型不純物が拡散されたチャネル
ストッパ層４１０が形成されている。そして溝４０２ａ
、　４０２ｂを含めてキャパシタ酸化膜４０４ａ、　４
０４ｂ上およびフィールド酸化膜４１１上には一定電位
となるグレート電極４０４が形成されている。また、ｎ
−型不純物層４０３ａ、　４０３ｂおよびキャパシタ酸
化膜４０４ａ、　４０４ｂとプレート′鷹極４０４から
構成されるキャパシタ４０９ａ、　４０９ｂの隣、（に
はｎ型不純物が拡散されたドレイン領域４０５ａ、　４
０５ｂとソース領域４０６ａ。

４０６ｂが形成され、かつこれらのソース・ドレイン領
域間を所定電圧１こよってスイッチングトランジスタと
して動作させるためのゲートｔＫ　％　４０８ａ、　４
０８ｂが基板４０１上にゲート酸化膜４０７ａ、　４０
７ｂを介して形成されている。さらにドレイン領域４０
５ａ、　４０５Ｅ）は図示しないビット線に接、伏され
ている。

このように１つのスイッチングトランジスタ及び１つの
キャパシタから構成されるメモリセルは、スイッチング
トランジスタのＯＮ、ＯＦＦ　＋こより、キャパシタへ
の情報の書き込みおよび読み出しが行なわれる。

（発明が解決しようとする問題点） しかし表から上記のように構成されたメモリセルにおい
ては、高集積化を達成するためにキャパシタ間にはさま
れる基板４０１の界面でのリーク電流を防止するためフ
ィールド酸化膜４０３下（こチャネルストッパ、’研４
ｔｏが形成されているが、これに比べてキャパシタ容量
を稼ぐためにキャパシタ４０９ａ、　４０９ｂは深く形
成されているので、キャパシタ底部付近同志でのリーク
電流が基板４０１を介して起きてしまう欠点がある。そ
のためキャパシタ間の距離を縮め、メモリセルの高集積
化を計るには限界があった。

また、キャパシタ電極となるｎ−型不純物層４０３ａ。

４０３ｂは基板４０１側に形成されており、この基板の
深部に入射した互線により発生した中ヤリアのために、
このキャリアとｎ−型不純物４０３８．４０３ｂに蓄積
された電荷とが中和してしまうため、ソフトエラー防止
は困難であった。

本発明は、メモリセルの高集積化によるキャパシタ間の
リーク電流及びソフトエラーを防止するキャパシタを提
供することを目的とする。

〔発明の構成〕

（問題点を解決するための手段） 上記目的を解決するために本発明においては、第１導電
型の半導体基板に設けられた溝により、互いに離間して
前記基板からなる凸部を設け、この凸部茨面の周縁の所
定領域に第１の素子分離絶縁、ｌ￥Ｊと、前記凸部の側
面、および前記溝底部の前記基板に形成された各キャパ
シタ間に共通かつ一定の電位となる第２導電型の第１の
不純物層で形成され九プレート電柩と、この第１の不純
物層上に形成されたキャパシタ絶縁膜と、前記凸部を互
いに１間させた前記溝に形成された８ｇ２の素子分離絶
縁膜と前記キャパシタ絶縁膜により囲まれて形成され、
かつ前記凸部表面に形成された第２導電型の第２の不純
物層に電気的に接続されたキャパシタ電極とを具備した
ことを特徴とするキャパシタを提供する。

（作用） キャパシタ電極とキャパシタ絶縁膜および第２導電型の
第１の不純物層から成るグレート電極により構成される
キャパシタにおいて、プレート電極は凸部の所定部分の
側面および溝底部にあたる第１導電型の半導体基板に形
成されているために、この溝底部を介して全てのメモリ
ーセルのキャパシタのプレート電極は電気的に接続され
ている。そして、プレート１！頂はメモリーエリア内の
任意の位置でプレート電位供給用配線と少くとも一箇所
で電気的に接続することにより一定電位が与えられる。

一方、キャパシタ電極はキャパシタ絶縁膜をはさんで凸
部側面に形成されているため、基板深部に入射したα線
等により発生したキャリアはプレート電極中のキャリア
に中和されるが、プレート電極の電位は一定となるよう
に常に外部から電位が与えられているため問題とならな
い。このためα線番こよるソフトエラーは生じない。

また、溝には第２の素子分離絶縁膜が形成されているた
め、これによりキャパシタ間は絶縁され、リーク電流を
防止できる。

（実施例） 以下本発明の一実施例を図面を用いて説明する０ 第１園内は凸部１０２が形成され死生導体基板１０１を
示した斜視図であり、本実施例に示すキャパシタは凸部
１０２の壁面を利用して形成される。

またｇＫ１図ｆＢ）は第１図（Ａ）ｉこ示した点線領域
１０４に囲まれた部分の平面図である。この図で斜線の
引かれている領域が溝１０３である。このように溝１０
３によ抄それぞれの凸部１０２は離間している０さらに
第２図には本実施例に示すキャパシタを含ゎえ、イ＋第
２２貼ｔＭ（７）７１％ＩＪ’Ｎ□１゜囚。点線１７１
０４に囲まれた部分の各構成要素の配置関係を示した。

まず同図（Ａ）に示すように、基板２０１の凸部２０２
および溝２０３に対して、キャパシタ電極２１７ａ。

２１７ｂ　オ、ｔびゲートｉ！極２１９ａ乃至２１９ｄ
、　　さらにピット線２２５および＝ｒ　／ｆｉ　り）
　ホール２２３ａ、　２２３ｂが配置されている。また
同図（麹に示すように、各凸部２０２どうし、又はキャ
パシタ電、極どうし例えばキャパシタ電極２１７ａ、　
２１７ｂ間を絶縁するためにＣＶＤ−８ｉｎ、膜２２１
カ形成すしている。

次に第３図は第２図（５）のＡ−Ａ’線の切断による断
面図であり、この図を用いてキャパシタおよびこれを含
めたダイナミック票のメモリセルの構成について説明す
る。

例えばＰ型シリコン基板３０１には溝３０３が形成され
ており、この溝３０３により互いに離間して側光ば凸部
３０２ａ、　３０２ｂは形成されている。また、凸部３
０２ａ、　３０２ｂの表面を取り囲んだ周縁部分にはフ
ィールド酸化膜３０９ａ、　３０９ｂが形成されている
。そして、凸部３０２ａ、　３０２ｂを含む凸部の側面
および溝３０３の底部の基板３０１にはイオン注入若し
くは熱拡散によｐｎ−型不純物が拡散されたプレート電
極３０５が形成されている。ここで、この電位を一定電
位（こするために、メモリセル領域の少なくとも一カ所
にプレートを極３０５までのコンタクトホールを設けら
れ、これによりプレート電極３０５に電気的瘉こ接続さ
れたＭ線（図示せず）等が形成されている。またこのプ
レート電極３０５上にはＳ　ｔ　Ｏ，膜などのキャパシ
タ酸化膜３０７が形成されている。

また、溝３０３側にはキャパシタ酸化膜３０７を介して
プレート電極３０５に対向して、多結晶シリコンから成
るキャパシタ電極３１７ａ、　３１７ｂが形成されてお
り、このキャパシタ電極３１７ａ、　３１７ｂは凸部３
０２ａ。

３０２ｂの表面に形成された、ｎ型不純物が拡散された
ソース領域３１１ａ、　３１１ｂおよびドレイン領域３
１３ａ。

３１３ｂのうちドレイン領域３１３ａ、　３１３ｂに電
気的に接続されている。ここで、キャパ、シタ３２７ａ
はプレート電極３０５．キャパシタ酸化膜３０７および
キャパシタ電極３１７ａより構成され、キャパシタ３２
７ｂ　は同じくプレート電極３０５．キャパシタ酸化膜
３０７およびキャパシタ電＠　３１７ｂより構成される
。また、ソース・ドレイン領域間の導通・非導通を制御
するための所定電圧がかけられるゲート電ｆｆ１３１９
ａ。

３１９ｂが基板３０１上にゲート酸化膜３１５ａ、　３
１５ｂを介して形成されている。さらにキャパシタ電極
３１７ａ。

３１７ｂ上に形成されたゲート電極３１９ａと、３１９
ｄは別の凸部２０２表面に形成されたソース・ドレイン
領域間の導通・非導通の制御用の１１として形成されて
いる。そして凸部３０２ａ、　３０２ｂを含めた全ての
凸部間の絶縁およびキャパシタ電極３１７ａ、　３１７
ｂを含めた全てのキャパシタ電極を絶縁するために溝３
０３を含めた基板３０１上全面にＣＶＤ−８ｉｎ、膜３
２１が形成されている。このＣＶＤ−８ｉｎ、膜３２１
の形成のあと、ソース領域３１１ａ、　３１１ｂ上にコ
ンタクトホール３２３ａ、　３２３ｂを設け、Ｍ線から
成るピット線３２５がソース領域３１１ａ、　３１１ｂ
　Ｉｃ　Ｋ気的に接続されている０ このように構成されたメモリセルにおけるキャパシタに
ついては、ソース・ドレイ／領域間のＯＮ、ＯＦＦによ
りキャパシタへの情報の書き込み。

読み出しが行なわれるが、基板３０１側に全てのキャパ
シタに共通な、一定電位であるプレート電極３０５が設
けられたことにより、基板３０１の深部に入射したα線
などｉこより発生したキャリアにより共通プレート電極
３０５側に蓄積された電荷が中和されても、このプレー
）ＭＥ極３０５の電位は一定に保たれているためにソフ
トエラーは問題とならない。また溝３０３にも埋設され
たＣＶＤ−８４０，膜３２１により凸部３０２ａ、　３
０２ｂを含めた全凸部間およびキャパシタ電極３１７ａ
、　３１７ｂを含めた全キャパシタ電極間は絶縁される
ために、キャパシタ間のリーク電流が防止される。

なお、本実施例においてキャパシタ酸化膜３０７は誘電
率を大きくしてキャパシタ容Ｑを大きくするためにＳ　
ｉ　Ｏ，嘆でＳｉＮ膜をはさんだ、ＳｉＯ！／ＳｉＮ／
Ｓｉｎ、から戎る複合膜や、ＳｉＯ，［とタンタル酸化
膜から成る２層膜等を用いてもよい。

〔発明の効果〕

第１導電型の半導体基板側１こ多数のキャパシタのプレ
ート電極として共通かつその′：″：Ｌ位が一定な第２
導電型の第１の不純物層を設けたことにより、ソフトエ
ラーを防止でき、さらに、キャパシタ間を第２の素子分
離絶縁、膜で絶縁したことにより、キャパシタ間のリー
ク電流を防止できる。

【図面の簡単な説明】

第１図（Ａ）は本発明の第１の実施例；こよるキャパシ
タを形成するための基板に設けられた凸部、第１図（Ｂ
）は第１回置の点線領域１０４によって囲まれた部分の
平面図、第２図（５）は第１図（Ａ）の点線領域１０４
によって囲まれた部分の、本発明の第１の実施例による
キャパシタを含めたダイナミックＲＡＭ、？２′：ｉ のメモリの各構成要素の配置関係を示した平面図、第２
図（靭は凸部間、およびキャパシタ電唖間に埋設された
ＣＶＤ−８４０２膜を示した図、第３図は第２図＋Ａ）
の八−λ′線の切断（こよる、本発明の第１の実施例に
よるキャパシタを含めたメモリセルの断面図、第４図は
従来の、キャパシタを含めたメモリセルの断面図である
。 ３０１・・・・・・・・・・・・・・・・・基板３０２
ａ、　３０２ｂ　・・・凸部 ３０３・・・・−・・・・・・・・・・・・　溝３０５
・・・・・・・・・・・・・・・共通プレート１愼３０
７・・・・・・・・・・・・・・・キャパシタ酸化膜３
０９ａ、　３０９ｂ−７４−ルド酸化摸３１３ａ、　３
Ｌ３ｂ・・・ドレイン領域３１７ａ、　３Ｌ７ｂ・・・
キャパシタ電極３２１・・・・・・・・・・・・・・・
・・ＣＶＤ　−Ｓｉｎ、模代理人　弁理士　則　近　虐
　佑 同　　　　　　　　　　　　　　　　−一花塾久万 （Ａ”１ メ菖　　　　−１０４ （Ｅｌ） 第１図 （Ｂ） 第２図 第３図

Claims (2)

【特許請求の範囲】
1. （１）第１導電型の半導体基板に縦方向および横方向の
   溝を設けることによって、互いに離間して形成された複
   数個の凸状領域と； これらの凸状領域上部の所定の周縁領域に形成された第
   １の素子分離絶縁膜と； 複数個の前記凸状領域の側面部および前記溝底面部の前
   記基板に形成された第２導電型の第１の不純物層と； この第１の不純物層の表面を被覆するように積層形成さ
   れたキャパシタ絶縁膜と； このキャパシタ絶縁膜が形成された前記凸状領域の側面
   上に積層形成され、かつ一端が前記凸状領域表面に延長
   して積層形成されたキャパシタ電極と； このキャパシタ電極の表面を被覆するように一部が前記
   溝内に埋設された第２の素子分離絶縁膜と； を具備し、 前記キャパシタ電極は、前記各凸状領域毎に電気的に分
   離して形成されかつ前記第１の不純物層は前記分離した
   各キャパシタ電極に対し電気的に共通の対向電極を形成
   することを特徴とするキャパシタ。
2. （２）前記キャパシタ電極は前記凸状領域の対向した側
   面にそれぞれ独立して形成されていることを特徴とする
   特許請求の範囲第１項記載のキャパシタ。