JPS58212161A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS58212161A JPS58212161A JP57094558A JP9455882A JPS58212161A JP S58212161 A JPS58212161 A JP S58212161A JP 57094558 A JP57094558 A JP 57094558A JP 9455882 A JP9455882 A JP 9455882A JP S58212161 A JPS58212161 A JP S58212161A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に係シ、特に、ＭＯＳキャパシ
タに蓄積された電荷によって情報の保持を行う１トラン
ジスタ／１キヤパシタのメモリセル構造をもつ記憶装置
に関する。
タに蓄積された電荷によって情報の保持を行う１トラン
ジスタ／１キヤパシタのメモリセル構造をもつ記憶装置
に関する。
従来ダイナミックＲＡＭ （以下ｄ−ＲＡＭと記す。）
のメモリセルは、電荷を蓄積する事によシ、情報を保持
するＭＯＳキヤ・ンシタとその電荷を外部回路とやりと
シする際のスイッチトランジスタにより構成されている
。その構成は゛例えば第１図に示す様に、半導体基板１
１上にダート絶縁膜１２を介して設置された第１層シリ
コンゲート電極１３によ多構成されたＭＯＳキャパシタ
とダート絶縁膜１４全介して設置された第２層シリコン
ゲート電極１゛５および基板と逆導電型の高濃度不純物
領域１６によ多構成されたＭＯＳ ）ランジスタとから
なる。１７は素子分離用の厚い絶縁膜である。蓄積しう
る電荷の量はＭＯＳキャノ臂シタ部のゲート絶縁膜１２
の厚さ、及びその面積で決まる。情報を読み出す際に、
信号の大きさはその蓄積電荷量の大きさで決まるので、
蓄積電荷量を大きくするためにはダート絶縁膜１２全う
すくするか、その面積を太きくしなければならない。と
ころでダート絶縁膜１２の厚さは信頼性上あまりうずく
できないので、その面積を大きくする必要があシ、この
ためメモリセルの面積を小さくし、畠密度化する上で大
きな障害となっていた。
のメモリセルは、電荷を蓄積する事によシ、情報を保持
するＭＯＳキヤ・ンシタとその電荷を外部回路とやりと
シする際のスイッチトランジスタにより構成されている
。その構成は゛例えば第１図に示す様に、半導体基板１
１上にダート絶縁膜１２を介して設置された第１層シリ
コンゲート電極１３によ多構成されたＭＯＳキャパシタ
とダート絶縁膜１４全介して設置された第２層シリコン
ゲート電極１゛５および基板と逆導電型の高濃度不純物
領域１６によ多構成されたＭＯＳ ）ランジスタとから
なる。１７は素子分離用の厚い絶縁膜である。蓄積しう
る電荷の量はＭＯＳキャノ臂シタ部のゲート絶縁膜１２
の厚さ、及びその面積で決まる。情報を読み出す際に、
信号の大きさはその蓄積電荷量の大きさで決まるので、
蓄積電荷量を大きくするためにはダート絶縁膜１２全う
すくするか、その面積を太きくしなければならない。と
ころでダート絶縁膜１２の厚さは信頼性上あまりうずく
できないので、その面積を大きくする必要があシ、この
ためメモリセルの面積を小さくし、畠密度化する上で大
きな障害となっていた。
本発明は上記の点に鑑みて成されたもので、ＭＯＳキャ
パシタの容量を充分大きく保ちながらメモリセルの占め
る面積を低減して高密度化奮可能とした半導体記憶装置
を得る事を目的としている。
パシタの容量を充分大きく保ちながらメモリセルの占め
る面積を低減して高密度化奮可能とした半導体記憶装置
を得る事を目的としている。
〔発明の概要〕、１゜
本発明においては、半導体基板表面に溝を彫ることによ
り複数の島領域を配列形成して、これらの島領域にメモ
リセルを集積する。この場合、メモリセルのＭＯＳキャ
パシタは、各島領域の上面のみならずこれと直交する３
つの側面に対して絶縁膜を介して対向する電極を設けて
構成する。
り複数の島領域を配列形成して、これらの島領域にメモ
リセルを集積する。この場合、メモリセルのＭＯＳキャ
パシタは、各島領域の上面のみならずこれと直交する３
つの側面に対して絶縁膜を介して対向する電極を設けて
構成する。
本発明によれば、メモリセルのＭＯＳキャ／４’シタと
して島状半導体領域の上面およびこれに直交する３つの
側面を利用するため、チップ上の占有面積を増すことな
く大きい蓄積容量を得ることができ、従って高密度記憶
装置を実現することができる。
して島状半導体領域の上面およびこれに直交する３つの
側面を利用するため、チップ上の占有面積を増すことな
く大きい蓄積容量を得ることができ、従って高密度記憶
装置を実現することができる。
以下本発明の詳細な説明する。第２図は一実施例のＭＯ
ＳダイナミックＲＡＭ ’ｉ示す平面図であシ、第３図
（ａ） 、 （ｂ）はそれぞれ第２図のＡ −Ａ’。
ＳダイナミックＲＡＭ ’ｉ示す平面図であシ、第３図
（ａ） 、 （ｂ）はそれぞれ第２図のＡ −Ａ’。
Ｂ −Ｂ’断断面面図ある。これを製造工程に従って説
明すると、まずｐ−シリコン基板２ノに、反応性イオン
エツチングなどによシ縦横に゛深い溝を形成して複数の
長方形状の島領域２２（２２１゜２２３ 、・・・）を
配列形成する。次に各島領域２２の間の溝底部に、素子
分離のための厚い酸化膜２３ｆ埋設する。そして高温熱
酸化によシ各島領域の上面および側面に所定厚みの第１
ダート酸化膜２４を形成し、第１層多結晶シリコンを表
面が平坦になるように堆積してこれをパターニングする
ことにより、ＭＯＳキャパシタの電極２５ （２５１、
２５１、・・・）を形成する。
明すると、まずｐ−シリコン基板２ノに、反応性イオン
エツチングなどによシ縦横に゛深い溝を形成して複数の
長方形状の島領域２２（２２１゜２２３ 、・・・）を
配列形成する。次に各島領域２２の間の溝底部に、素子
分離のための厚い酸化膜２３ｆ埋設する。そして高温熱
酸化によシ各島領域の上面および側面に所定厚みの第１
ダート酸化膜２４を形成し、第１層多結晶シリコンを表
面が平坦になるように堆積してこれをパターニングする
ことにより、ＭＯＳキャパシタの電極２５ （２５１、
２５１、・・・）を形成する。
次いで第２ダート酸化膜２６を介して第２層多結晶シリ
コンを堆積しこれをパターニングしてＭＯＳ ）ランジ
スタのダート電極２７ （２７１。
コンを堆積しこれをパターニングしてＭＯＳ ）ランジ
スタのダート電極２７ （２７１。
２７２ 、・・・）を形成する。その後、例えばヒ素ノ
イオン注入によ、９Ｍ０８）ランジスタのドレインとな
る註層ｘｓ（ｘｓ、、ｚｓ、、・・・）を形成した後、
全面ｔ−ＣｖＤ酸化膜２９でおおい、コンタクトホール
をあけ・てＡｔ配Ｍ３０ （３（７１ｅ３０！ 、・・
・）ｆｔ形成する。
イオン注入によ、９Ｍ０８）ランジスタのドレインとな
る註層ｘｓ（ｘｓ、、ｚｓ、、・・・）を形成した後、
全面ｔ−ＣｖＤ酸化膜２９でおおい、コンタクトホール
をあけ・てＡｔ配Ｍ３０ （３（７１ｅ３０！ 、・・
・）ｆｔ形成する。
−こうして、各島領域２２には２つのＭＯＳ ）ランジ
スタと２つのＭＯＳキャパシタからなる２つのメモリセ
ルが形成される。キャパシタ電極２５は第３図から明ら
かなように、各島領域２２の端部でその上面およびこれ
に直交する３つの側面に対してダート酸化膜２４を介し
て対向しておシ、また第２図から明らかなように横方向
に隣接する島領域について共通にして縦方向に連続的に
配設されている。ＭＯＳ ）ランジスタのダート電極２
７はキャパシタ電極２５と同様、第２図において縦方向
に連続的に配設され、これが語線となる。一方、ＭＯＳ
）ランジスタのドレインはＡｔ配線３０によ勺横方向
に共通接続されておル、これがビット線と力る。
スタと２つのＭＯＳキャパシタからなる２つのメモリセ
ルが形成される。キャパシタ電極２５は第３図から明ら
かなように、各島領域２２の端部でその上面およびこれ
に直交する３つの側面に対してダート酸化膜２４を介し
て対向しておシ、また第２図から明らかなように横方向
に隣接する島領域について共通にして縦方向に連続的に
配設されている。ＭＯＳ ）ランジスタのダート電極２
７はキャパシタ電極２５と同様、第２図において縦方向
に連続的に配設され、これが語線となる。一方、ＭＯＳ
）ランジスタのドレインはＡｔ配線３０によ勺横方向
に共通接続されておル、これがビット線と力る。
この実施例によれば、半導体基板表面を加工して得られ
た島領域の側面を有効に利用することにより、ＭＯＳキ
ャパシタを小さい占有面積で大きな蓄積容量をもったも
のとすることができ、従ってＭＯＳダイナミックＲＡＭ
の高密度集積化を実現することができる。
た島領域の側面を有効に利用することにより、ＭＯＳキ
ャパシタを小さい占有面積で大きな蓄積容量をもったも
のとすることができ、従ってＭＯＳダイナミックＲＡＭ
の高密度集積化を実現することができる。
なお本発明は上記実施例に限られるものではない。例え
ばダート絶縁膜として熱酸化膜に限らず、他の酸化膜や
窒化膜を用いてもよいし、また電極材料としてＭｏその
他の金属あるいは金属シリサイドを用いてもよい。半導
体基板としてｎ型を用いることもできる。その他本発明
の趣旨を逸脱しない範囲で種々変形実施することが可能
である。
ばダート絶縁膜として熱酸化膜に限らず、他の酸化膜や
窒化膜を用いてもよいし、また電極材料としてＭｏその
他の金属あるいは金属シリサイドを用いてもよい。半導
体基板としてｎ型を用いることもできる。その他本発明
の趣旨を逸脱しない範囲で種々変形実施することが可能
である。
第１図は従来のＭＯＳダイナミックＲＡＭのメモリセル
構造を示す図、第２図は本発明の一実施例のＭＯＳダイ
ナミックＲＡＭ ’ｉ示す平面図、第３図（ａ） 、
（ｂ）はそれぞれ第２図のＡ−Ａ’、Ｂ−Ｂ’断面図で
ある。 ２１・・・ｐ型シリコン基板、２２（２２，。 ２２！ 、・・・）・・・島領域、２３・・・素子分離
酸化膜、２４・・・第１ゲート酸化膜、２５（２５１ｅ
；１５２＊・・・）・・・ＭＯＳキャパシタ電極、２６
・・・第２ｆ−ト酸化膜１，２７ （２７１ｔ ２７２
＊・・・）・・・ＭＯＳトランジスタダート電極、
２Ｂ（２８１，２Ｂ、。 ・・・）・・・ｎ層（ドレイン）、２９・・・ＣＶＤ酸
化膜、□ ３０（３０１、Ｊ Ｏ，・・・）・・・Ａｔ配線。
構造を示す図、第２図は本発明の一実施例のＭＯＳダイ
ナミックＲＡＭ ’ｉ示す平面図、第３図（ａ） 、
（ｂ）はそれぞれ第２図のＡ−Ａ’、Ｂ−Ｂ’断面図で
ある。 ２１・・・ｐ型シリコン基板、２２（２２，。 ２２！ 、・・・）・・・島領域、２３・・・素子分離
酸化膜、２４・・・第１ゲート酸化膜、２５（２５１ｅ
；１５２＊・・・）・・・ＭＯＳキャパシタ電極、２６
・・・第２ｆ−ト酸化膜１，２７ （２７１ｔ ２７２
＊・・・）・・・ＭＯＳトランジスタダート電極、
２Ｂ（２８１，２Ｂ、。 ・・・）・・・ｎ層（ドレイン）、２９・・・ＣＶＤ酸
化膜、□ ３０（３０１、Ｊ Ｏ，・・・）・・・Ａｔ配線。
Claims (2)
- （１）１）ランラスタ／１キヤノぐシタのメモリセル構
造をもつ半導体記憶装置において、メモリセルは半導体
基板表面に溝を彫って配列形成された複数の島領域に集
積形成され、がっ各メモリセルのＭＯＳキャノ４シタは
各島領域の上面およびこれに直交する３つの側面に対し
て絶縁膜を介して電極を対向させて構成したことな特徴
とする半導体記憶装置。 - （２）前記各島領域の間Ω溝底部には素子分離用の厚い
絶縁膜が埋設され、前記ＭＯ８キャノ９シタの電極は、
各島領域の上面および側ｉ化膜を形成した後多結晶シリ
コンを表面が平坦に埋るように堆積してこれをノやター
ニングしたものである特許請求の範囲第１項記載の半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57094558A JPH0612804B2 (ja) | 1982-06-02 | 1982-06-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57094558A JPH0612804B2 (ja) | 1982-06-02 | 1982-06-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58212161A true JPS58212161A (ja) | 1983-12-09 |
| JPH0612804B2 JPH0612804B2 (ja) | 1994-02-16 |
Family
ID=14113649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57094558A Expired - Lifetime JPH0612804B2 (ja) | 1982-06-02 | 1982-06-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612804B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215053A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | 半導体集積回路装置 |
| JPS6012752A (ja) * | 1983-07-01 | 1985-01-23 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置およびその製造方法 |
| JPS60235462A (ja) * | 1984-05-08 | 1985-11-22 | Nec Corp | 半導体装置 |
| US4606011A (en) * | 1984-10-31 | 1986-08-12 | Kabushiki Kaisha Toshiba | Single transistor/capacitor semiconductor memory device and method for manufacture |
| US4897702A (en) * | 1987-02-24 | 1990-01-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method for the same |
| US4921815A (en) * | 1984-07-04 | 1990-05-01 | Hitachi, Ltd. | Method of producing a semiconductor memory device having trench capacitors |
| US5012308A (en) * | 1984-08-27 | 1991-04-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5182227A (en) * | 1986-04-25 | 1993-01-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| US6028346A (en) * | 1986-04-25 | 2000-02-22 | Mitsubishi Denki Kabushiki Kaisha | Isolated trench semiconductor device |
-
1982
- 1982-06-02 JP JP57094558A patent/JPH0612804B2/ja not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215053A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | 半導体集積回路装置 |
| JPS6012752A (ja) * | 1983-07-01 | 1985-01-23 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置およびその製造方法 |
| JPH0326547B2 (ja) * | 1983-07-01 | 1991-04-11 | Nippon Telegraph & Telephone | |
| JPS60235462A (ja) * | 1984-05-08 | 1985-11-22 | Nec Corp | 半導体装置 |
| US4921815A (en) * | 1984-07-04 | 1990-05-01 | Hitachi, Ltd. | Method of producing a semiconductor memory device having trench capacitors |
| US5012308A (en) * | 1984-08-27 | 1991-04-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US4606011A (en) * | 1984-10-31 | 1986-08-12 | Kabushiki Kaisha Toshiba | Single transistor/capacitor semiconductor memory device and method for manufacture |
| US5182227A (en) * | 1986-04-25 | 1993-01-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| US6028346A (en) * | 1986-04-25 | 2000-02-22 | Mitsubishi Denki Kabushiki Kaisha | Isolated trench semiconductor device |
| US4897702A (en) * | 1987-02-24 | 1990-01-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method for the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0612804B2 (ja) | 1994-02-16 |
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