JP2003060085A - 集積回路の形成方法 - Google Patents
集積回路の形成方法Info
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- JP2003060085A JP2003060085A JP2002184151A JP2002184151A JP2003060085A JP 2003060085 A JP2003060085 A JP 2003060085A JP 2002184151 A JP2002184151 A JP 2002184151A JP 2002184151 A JP2002184151 A JP 2002184151A JP 2003060085 A JP2003060085 A JP 2003060085A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
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- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 論理回路およびＤＲＡＭ回路の利点を、可能
な最大の程度に依然として保ちながら、埋込みＤＲＡＭ
アレイを有する論理回路を形成する、低コストの一体化
プロセスを提供する。 【解決手段】 埋込みＤＲＡＭを有する論理回路は、メ
モリセル・キャパシタをパス・トランジスタで接続する
ストラップと、論理トランジスタのソースおよびドレイ
ンを、基板から分離する埋込み誘電体層とを、同時に形
成することによって、プロセスの一体化を実現する。
な最大の程度に依然として保ちながら、埋込みＤＲＡＭ
アレイを有する論理回路を形成する、低コストの一体化
プロセスを提供する。 【解決手段】 埋込みＤＲＡＭを有する論理回路は、メ
モリセル・キャパシタをパス・トランジスタで接続する
ストラップと、論理トランジスタのソースおよびドレイ
ンを、基板から分離する埋込み誘電体層とを、同時に形
成することによって、プロセスの一体化を実現する。
Description
【０００１】
【発明の属する技術分野】本発明は、埋込みＤＲＡＭア
レイを有する論理回路に関する。
レイを有する論理回路に関する。
【０００２】
【従来の技術】主論理回路であるチップ内に埋込まれた
ＤＲＡＭアレイを有する集積回路の現在活発な分野で
は、論理トランジスタおよびプロセスと、ＤＲＡＭトラ
ンジスタおよびプロセスとに対し、異なる処理工程を適
合させるために、多くの手法が検討されてきた。
ＤＲＡＭアレイを有する集積回路の現在活発な分野で
は、論理トランジスタおよびプロセスと、ＤＲＡＭトラ
ンジスタおよびプロセスとに対し、異なる処理工程を適
合させるために、多くの手法が検討されてきた。
【０００３】論理回路およびＤＲＡＭは、いくつかの世
代にわたって、洗練されてきた。その結果、２種類の回
路に対する処理工程が、分かれてきた。２つのプロセス
のすべての工程を並列に実行することは、両方の手法の
洗練さを保持するが、経済的に非実際的なコストにな
る。埋込みＤＲＡＭの分野では、現在の挑戦は、論理回
路およびＤＲＡＭ回路の利点を、可能な最大の程度に依
然として保ちながら、低コストの一体化プロセスを創案
することである。
代にわたって、洗練されてきた。その結果、２種類の回
路に対する処理工程が、分かれてきた。２つのプロセス
のすべての工程を並列に実行することは、両方の手法の
洗練さを保持するが、経済的に非実際的なコストにな
る。埋込みＤＲＡＭの分野では、現在の挑戦は、論理回
路およびＤＲＡＭ回路の利点を、可能な最大の程度に依
然として保ちながら、低コストの一体化プロセスを創案
することである。
【０００４】
【発明が解決しようとする課題】本発明の目的は、埋込
みＤＲＡＭアレイを有する論理回路を形成する一体化プ
ロセスを提供することである。
みＤＲＡＭアレイを有する論理回路を形成する一体化プ
ロセスを提供することである。
【０００５】
【課題を解決するための手段】本発明は、埋込みＤＲＡ
Ｍプロセスに関し、このプロセスは、キャパシタンスを
低減するために基板から分離されたソース／ドレイン領
域を有する論理トランジスタを与え、メモリセル内のキ
ャパシタをそれらのパス・トランジスタに接続するため
に、メモリアレイ内に埋込みストラップを与える工程
を、そのプロセスにおいて同時に用いる。
Ｍプロセスに関し、このプロセスは、キャパシタンスを
低減するために基板から分離されたソース／ドレイン領
域を有する論理トランジスタを与え、メモリセル内のキ
ャパシタをそれらのパス・トランジスタに接続するため
に、メモリアレイ内に埋込みストラップを与える工程
を、そのプロセスにおいて同時に用いる。
【０００６】
【発明の実施の形態】図１は、埋込みＤＲＡＭを含む論
理回路の一部の断面図である。図の左側には、符号１３
０で示される１個のトランジスタが、論理回路の論理部
を図式的に表している。図の右側には、１２０および１
１０で示される２個のゲート・スタック構造が、論理回
路の埋込みＤＲＡＭ部を図式的に表している。この段階
では、予備作業は、完了している。この予備作業は、
“基板の準備”と呼ばれており、スレショルド調整のた
めの注入，ウェル形成，浅いトレンチ分離領域（ＳＴ
Ｉ）のエッチングおよび平坦化を含んでいる。予備工程
では、酸化物５８が付着され平坦化されて、１組のアク
ティブ領域を定める。この分離工程の前または後に、１
組の深いトレンチが、基板１０にエッチングされて、Ｄ
ＲＡＭセルのキャパシタ５０を形成する。このキャパシ
タの構造は、普通のものであり、誘電体５２（二酸化シ
リコンＳｉＯ2 および／または窒化シリコンＳｉ3 Ｎ
4 ）がトレンチを裏打ちし、ポリシリコン中心電極５４
との絶縁を設ける。構造１１０と１２０との間に、５６
で示されるトレンチ・カラー酸化物の一部が存在する。
このトレンチ・カラー酸化物の一部は、例示的ＤＲＡＭ
セルのキャパシタ５０とパス・トランジスタ１２０との
間に、導電性ストラップを形成するために、取り除かれ
る。
理回路の一部の断面図である。図の左側には、符号１３
０で示される１個のトランジスタが、論理回路の論理部
を図式的に表している。図の右側には、１２０および１
１０で示される２個のゲート・スタック構造が、論理回
路の埋込みＤＲＡＭ部を図式的に表している。この段階
では、予備作業は、完了している。この予備作業は、
“基板の準備”と呼ばれており、スレショルド調整のた
めの注入，ウェル形成，浅いトレンチ分離領域（ＳＴ
Ｉ）のエッチングおよび平坦化を含んでいる。予備工程
では、酸化物５８が付着され平坦化されて、１組のアク
ティブ領域を定める。この分離工程の前または後に、１
組の深いトレンチが、基板１０にエッチングされて、Ｄ
ＲＡＭセルのキャパシタ５０を形成する。このキャパシ
タの構造は、普通のものであり、誘電体５２（二酸化シ
リコンＳｉＯ2 および／または窒化シリコンＳｉ3 Ｎ
4 ）がトレンチを裏打ちし、ポリシリコン中心電極５４
との絶縁を設ける。構造１１０と１２０との間に、５６
で示されるトレンチ・カラー酸化物の一部が存在する。
このトレンチ・カラー酸化物の一部は、例示的ＤＲＡＭ
セルのキャパシタ５０とパス・トランジスタ１２０との
間に、導電性ストラップを形成するために、取り除かれ
る。
【０００７】ゲート酸化物が成長されて、構造１１０，
１２０，１３０が形成されている。側壁スペーサ１１
６，１２６，１３６は、ハロー（ｈａｌｏ），エクステ
ンション（ｅｘｔｅｎｓｉｏｎ）および／またはＬＤＤ
（ｌｉｇｈｔ ｄｏｐｅｄ ｄｒａｉｎ）注入の後に、
形成される。パス・トランジスタ１２０は、ポリシリコ
ン・ゲート１２２，窒化物キャップ１２４，窒化物側壁
１２６を有する普通の構造を有している。他の構造の対
応要素は、同一の末尾の数字を有している。構造１１０
は、図の面内では、トランジスタではないが、図の面の
後ろの次の行にトランジスタを形成する。次の行は、通
常、この分野において、パッシング・ワードラインと呼
ばれている。というのは、ポリシリコン・ゲート１１２
が、また、ＤＲＡＭアレイのワードラインを形成するか
らである（ポリシリコン・ゲート１２２のように）。
１２０，１３０が形成されている。側壁スペーサ１１
６，１２６，１３６は、ハロー（ｈａｌｏ），エクステ
ンション（ｅｘｔｅｎｓｉｏｎ）および／またはＬＤＤ
（ｌｉｇｈｔ ｄｏｐｅｄ ｄｒａｉｎ）注入の後に、
形成される。パス・トランジスタ１２０は、ポリシリコ
ン・ゲート１２２，窒化物キャップ１２４，窒化物側壁
１２６を有する普通の構造を有している。他の構造の対
応要素は、同一の末尾の数字を有している。構造１１０
は、図の面内では、トランジスタではないが、図の面の
後ろの次の行にトランジスタを形成する。次の行は、通
常、この分野において、パッシング・ワードラインと呼
ばれている。というのは、ポリシリコン・ゲート１１２
が、また、ＤＲＡＭアレイのワードラインを形成するか
らである（ポリシリコン・ゲート１２２のように）。
【０００８】ゲート・スタック構造が形成された後、図
２に示すように、抵抗層２１０が設けられ、パターニン
グされて、トランジスタのソース領域およびドレイン領
域を露出させる開口を定める。全ＤＲＡＭアレイが露出
される。必要ならば、論理トランジスタの任意のいくつ
かを、抵抗層２１０で覆うことができる。時限エッチン
グは、基板のシリコン内に、１組のソース／ドレイン・
リセス１４２を開口する。このエッチングは、通常のＨ
Ｂｒ／Ｏ／Ｈｅ化学物質を用いて、シリコンをエッチン
グする。このエッチングは、キャップおよびスペーサの
窒化物、またはＳＴＩの酸化物（酸化物５６を含む）に
対して適切な選択性を有して行われる。このエッチング
の深さは、重要ではない（通常は、１５０ｎｍであ
る）。結果は、１組の露出されたソース／ドレイン・リ
セス１４２を有して、図２に示されている。
２に示すように、抵抗層２１０が設けられ、パターニン
グされて、トランジスタのソース領域およびドレイン領
域を露出させる開口を定める。全ＤＲＡＭアレイが露出
される。必要ならば、論理トランジスタの任意のいくつ
かを、抵抗層２１０で覆うことができる。時限エッチン
グは、基板のシリコン内に、１組のソース／ドレイン・
リセス１４２を開口する。このエッチングは、通常のＨ
Ｂｒ／Ｏ／Ｈｅ化学物質を用いて、シリコンをエッチン
グする。このエッチングは、キャップおよびスペーサの
窒化物、またはＳＴＩの酸化物（酸化物５６を含む）に
対して適切な選択性を有して行われる。このエッチング
の深さは、重要ではない（通常は、１５０ｎｍであ
る）。結果は、１組の露出されたソース／ドレイン・リ
セス１４２を有して、図２に示されている。
【０００９】図３において、抵抗層２１０が除去され
て、ＴＥＯＳ酸化物充てん材１５０が、リセス内に、お
よびゲート・スタックの上部にまで付着されて、続い
て、窒化物キャップ１１４，１２４，１３４を研磨停止
層として用いて、平坦化される。
て、ＴＥＯＳ酸化物充てん材１５０が、リセス内に、お
よびゲート・スタックの上部にまで付着されて、続い
て、窒化物キャップ１１４，１２４，１３４を研磨停止
層として用いて、平坦化される。
【００１０】次に、図４において、論理部内のＳＴＩを
保護する第２のマスク２１１により、ＴＥＯＳがエッチ
ング除去され、分離誘電体と呼ばれる１組のＴＥＯＳ層
１５２を、ソース／ドレイン・リセスの底部に残す。通
常のＣＦ4 またはＣＨＦ3 化学物質が、窒化物キャップ
およびスペーサへの影響を最小にして、ＴＥＯＳをエッ
チングする。このエッチングは、また、重要ではなく、
唯一の条件は、キャパシタ中心電極の先端部５４′を十
分に露出させて、良好なコンタクトを形成し、および分
離誘電体に十分な厚さを残して、ソース／ドレイン領域
と基板との間のキャパシタンスを抑制することである。
通常、分離誘電体の残りの厚さは、７０ｎｍである。そ
の結果は、図４に示されている。
保護する第２のマスク２１１により、ＴＥＯＳがエッチ
ング除去され、分離誘電体と呼ばれる１組のＴＥＯＳ層
１５２を、ソース／ドレイン・リセスの底部に残す。通
常のＣＦ4 またはＣＨＦ3 化学物質が、窒化物キャップ
およびスペーサへの影響を最小にして、ＴＥＯＳをエッ
チングする。このエッチングは、また、重要ではなく、
唯一の条件は、キャパシタ中心電極の先端部５４′を十
分に露出させて、良好なコンタクトを形成し、および分
離誘電体に十分な厚さを残して、ソース／ドレイン領域
と基板との間のキャパシタンスを抑制することである。
通常、分離誘電体の残りの厚さは、７０ｎｍである。そ
の結果は、図４に示されている。
【００１１】図５は、導電材料（ポリシリコン）の層を
付着し、キャップを研磨停止層として用いて平坦化し、
ポリシリコンを公称のウェハ表面に向かってエッチング
した結果を示す。ポリシリコン表面の実際の位置は、重
要ではない。通常のソース／ドレイン注入が行われ、こ
れは、トランジスタ１２０の右側に設けられたポリシリ
コン・ストラップ１６２に必要とされる導電率を与え
る。マスク２１１によって保護された酸化物１５０の残
りの部分は、ＳＴＩ５８上に追加の分離を与える。
付着し、キャップを研磨停止層として用いて平坦化し、
ポリシリコンを公称のウェハ表面に向かってエッチング
した結果を示す。ポリシリコン表面の実際の位置は、重
要ではない。通常のソース／ドレイン注入が行われ、こ
れは、トランジスタ１２０の右側に設けられたポリシリ
コン・ストラップ１６２に必要とされる導電率を与え
る。マスク２１１によって保護された酸化物１５０の残
りの部分は、ＳＴＩ５８上に追加の分離を与える。
【００１２】窒化物キャップ１１４，１２４，１３４が
剥離される。スペーサ１１６，１２６，１３６が、キャ
ップ剥離工程で損傷された場合に、必要ならば再形成さ
れる。露出シリコン（ポリシリコン）表面に、シリサイ
ドを任意に形成することができる。埋込みストラップ上
のシリサイドは、接合が分離されているが故に、保持時
間のロスに寄与しないということが、本発明の有利な特
徴である。
剥離される。スペーサ１１６，１２６，１３６が、キャ
ップ剥離工程で損傷された場合に、必要ならば再形成さ
れる。露出シリコン（ポリシリコン）表面に、シリサイ
ドを任意に形成することができる。埋込みストラップ上
のシリサイドは、接合が分離されているが故に、保持時
間のロスに寄与しないということが、本発明の有利な特
徴である。
【００１３】次に、誘電体付着および相互接続形成の通
常の一連のバックエンド（ｂａｃｋｅｎｄ）工程によ
り、多数のトランジスタを接続して、回路を完成させ
る。
常の一連のバックエンド（ｂａｃｋｅｎｄ）工程によ
り、多数のトランジスタを接続して、回路を完成させ
る。
【００１４】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）基板上面を有するシリコン基板上に、論理部と埋
込みＤＲＡＭ部とを有する集積回路を形成する方法であ
って、前記埋込みＤＲＡＭ部の１組のメモリセルに、１
組のトレンチ・キャパシタを形成する工程を含み、前記
１組のトレンチ・キャパシタの各々は、中心電極と、こ
の中心電極とこれに関連したパス・トランジスタとの間
に設けられた酸化物カラーとを有し、前記論理部および
前記埋込みＤＲＡＭ部において、１組の浅いトレンチ分
離領域（ＳＴＩ）を形成する工程と、前記論理部および
前記埋込みＤＲＡＭ部において、ゲート酸化物と，ゲー
ト電極と，側壁とを有する１組のトレンチ・ゲート・ス
タックを、前記シリコン基板上に同時に形成する工程
と、前記論理部および前記埋込みＤＲＡＭ部において、
前記トランジスタ・ゲートスタックの外側の前記シリコ
ン基板を、誘電体に対して選択的に同時にエッチングす
る工程とを含み、これにより前記シリコン基板内のソー
ス／ドレイン領域が、１組のソース／ドレイン・リセス
に形成され、前記論理部および前記埋込みＤＲＡＭ部に
おいて、前記トランジスタ・ゲートスタックの外側の前
記ソース／ドレイン・リセスの組を同時に充てんする工
程を含み、これにより前記シリコン基板の前記ソース／
ドレイン領域における前記ソース／ドレイン・リセスの
組は、分離誘電体で充てんされ、前記ソース／ドレイン
・リセスの組内の前記分離誘電体をリセスして、誘電体
の残留層が、前記ソース／ドレイン・リセスの組内に残
るようにする工程を含み、これにより前記中心電極を露
出させ、前記ソース／ドレイン・リセス内に、導電材料
の層を付着および形成する工程を含み、これにより、前
記論理部のトランジスタに、前記残留層によって前記基
板から分離されたソースおよびドレインを形成し、およ
び前記ＤＲＡＭ部のトランジスタに、トランジスタ本体
と前記中心電極との間の、導電ストラップを同時に形成
する、集積回路の形成方法。 （２）前記トランジスタ・ゲート・スタックは、窒化物
キャップにより覆われ、窒化物側壁を有するポリシリコ
ン・ゲートを備える、上記（１）に記載の集積回路の形
成方法。 （３）前記ソース／ドレイン・リセスを充てんする工程
の後であって、前記分離誘電体をリセスする工程の前
に、前記分離誘電体を、前記窒化物キャップを研磨停止
層として用いて、化学機械研磨によって平坦化する、上
記（２）に記載の集積回路の形成方法。 （４）前記分離誘電体をリセスする工程の際に、少なく
とも前記論理部において、ホトレジストの層が前記ＳＴ
Ｉを保護する、上記（１）に記載の集積回路の形成方
法。 （５）前記分離誘電体は、酸化物である、上記（１）な
いし（３）のいずれか１つに記載の集積回路の形成方
法。
の事項を開示する。 （１）基板上面を有するシリコン基板上に、論理部と埋
込みＤＲＡＭ部とを有する集積回路を形成する方法であ
って、前記埋込みＤＲＡＭ部の１組のメモリセルに、１
組のトレンチ・キャパシタを形成する工程を含み、前記
１組のトレンチ・キャパシタの各々は、中心電極と、こ
の中心電極とこれに関連したパス・トランジスタとの間
に設けられた酸化物カラーとを有し、前記論理部および
前記埋込みＤＲＡＭ部において、１組の浅いトレンチ分
離領域（ＳＴＩ）を形成する工程と、前記論理部および
前記埋込みＤＲＡＭ部において、ゲート酸化物と，ゲー
ト電極と，側壁とを有する１組のトレンチ・ゲート・ス
タックを、前記シリコン基板上に同時に形成する工程
と、前記論理部および前記埋込みＤＲＡＭ部において、
前記トランジスタ・ゲートスタックの外側の前記シリコ
ン基板を、誘電体に対して選択的に同時にエッチングす
る工程とを含み、これにより前記シリコン基板内のソー
ス／ドレイン領域が、１組のソース／ドレイン・リセス
に形成され、前記論理部および前記埋込みＤＲＡＭ部に
おいて、前記トランジスタ・ゲートスタックの外側の前
記ソース／ドレイン・リセスの組を同時に充てんする工
程を含み、これにより前記シリコン基板の前記ソース／
ドレイン領域における前記ソース／ドレイン・リセスの
組は、分離誘電体で充てんされ、前記ソース／ドレイン
・リセスの組内の前記分離誘電体をリセスして、誘電体
の残留層が、前記ソース／ドレイン・リセスの組内に残
るようにする工程を含み、これにより前記中心電極を露
出させ、前記ソース／ドレイン・リセス内に、導電材料
の層を付着および形成する工程を含み、これにより、前
記論理部のトランジスタに、前記残留層によって前記基
板から分離されたソースおよびドレインを形成し、およ
び前記ＤＲＡＭ部のトランジスタに、トランジスタ本体
と前記中心電極との間の、導電ストラップを同時に形成
する、集積回路の形成方法。 （２）前記トランジスタ・ゲート・スタックは、窒化物
キャップにより覆われ、窒化物側壁を有するポリシリコ
ン・ゲートを備える、上記（１）に記載の集積回路の形
成方法。 （３）前記ソース／ドレイン・リセスを充てんする工程
の後であって、前記分離誘電体をリセスする工程の前
に、前記分離誘電体を、前記窒化物キャップを研磨停止
層として用いて、化学機械研磨によって平坦化する、上
記（２）に記載の集積回路の形成方法。 （４）前記分離誘電体をリセスする工程の際に、少なく
とも前記論理部において、ホトレジストの層が前記ＳＴ
Ｉを保護する、上記（１）に記載の集積回路の形成方
法。 （５）前記分離誘電体は、酸化物である、上記（１）な
いし（３）のいずれか１つに記載の集積回路の形成方
法。
【図面の簡単な説明】
【図１】埋込ＤＲＡＭアレイの一部と論理トランジスタ
との断面図であって、プロセスの一工程を示す図であ
る。
との断面図であって、プロセスの一工程を示す図であ
る。
【図２】埋込ＤＲＡＭアレイの一部と論理トランジスタ
との断面図であって、図１に続くプロセスの一工程を示
す図である。
との断面図であって、図１に続くプロセスの一工程を示
す図である。
【図３】埋込ＤＲＡＭアレイの一部と論理トランジスタ
との断面図であって、図２に続くプロセスの一工程を示
す図である。
との断面図であって、図２に続くプロセスの一工程を示
す図である。
【図４】埋込ＤＲＡＭアレイの一部と論理トランジスタ
との断面図であって、図３に続くプロセスの一工程を示
す図である。
との断面図であって、図３に続くプロセスの一工程を示
す図である。
【図５】埋込ＤＲＡＭアレイの一部と論理トランジスタ
との断面図であって、図４に続くプロセスの一工程を示
す図である。
との断面図であって、図４に続くプロセスの一工程を示
す図である。
１０ 基板
５０ キャパシタ
５２ 誘電体
５６ トレンチ・カラー酸化物
５８ 酸化物
１１０，１２０ ゲート・スタック構造
１１４，１２４，１３４ 窒化物キャップ
１１６，１２６，１３６ 側壁スペーサ
１３０ トランジスタ
１４２ ソース／ドレイン・リセス
１５０ ＴＥＯＳ酸化物充てん材
１５２ 分離誘電体
２１０ 抵抗層
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/08 １０２Ｈ
29/423
29/49
(72)発明者 ニヴォ・ロヴェド
アメリカ合衆国 12540 ニューヨーク州
ラグランジュヴィル サンダンス ロー
ド １
(72)発明者 チャング・エイチ・ラム
アメリカ合衆国 05495 バーモント州
ウィリストン アスター レーン 61
(72)発明者 レベッカ ディー・ミー
アメリカ合衆国 12590 ニューヨーク州
ワッピンガーズ フォールズ ロビン
レーン 17
Ｆターム(参考） 4M104 BB01 CC05 EE02 EE05 EE09
EE15 EE17 FF27 GG09 GG14
GG16
5F048 AA09 AB01 AB03 AC01 AC10
BB01 BB05 BC11 DA09 DA25
5F083 AD01 AD17 GA27 JA35 NA01
PR06 PR40 PR43 PR44 PR45
PR53 PR54 PR55 ZA12
Claims (5)
- 【請求項１】基板上面を有するシリコン基板上に、論理
部と埋込みＤＲＡＭ部とを有する集積回路を形成する方
法であって、 前記埋込みＤＲＡＭ部の１組のメモリセルに、１組のト
レンチ・キャパシタを形成する工程を含み、前記１組の
トレンチ・キャパシタの各々は、中心電極と、この中心
電極とこれに関連したパス・トランジスタとの間に設け
られた酸化物カラーとを有し、 前記論理部および前記埋込みＤＲＡＭ部において、１組
の浅いトレンチ分離領域（ＳＴＩ）を形成する工程と、 前記論理部および前記埋込みＤＲＡＭ部において、ゲー
ト酸化物と，ゲート電極と，側壁とを有する１組のトレ
ンチ・ゲート・スタックを、前記シリコン基板上に同時
に形成する工程と、 前記論理部および前記埋込みＤＲＡＭ部において、前記
トランジスタ・ゲートスタックの外側の前記シリコン基
板を、誘電体に対して選択的に同時にエッチングする工
程とを含み、これにより前記シリコン基板内のソース／
ドレイン領域が、１組のソース／ドレイン・リセスに形
成され、 前記論理部および前記埋込みＤＲＡＭ部において、前記
トランジスタ・ゲートスタックの外側の前記ソース／ド
レイン・リセスの組を同時に充てんする工程を含み、こ
れにより前記シリコン基板の前記ソース／ドレイン領域
における前記ソース／ドレイン・リセスの組は、分離誘
電体で充てんされ、 前記ソース／ドレイン・リセスの組内の前記分離誘電体
をリセスして、誘電体の残留層が、前記ソース／ドレイ
ン・リセスの組内に残るようにする工程を含み、これに
より前記中心電極を露出させ、 前記ソース／ドレイン・リセス内に、導電材料の層を付
着および形成する工程を含み、これにより、前記論理部
のトランジスタに、前記残留層によって前記基板から分
離されたソースおよびドレインを形成し、および前記Ｄ
ＲＡＭ部のトランジスタに、トランジスタ本体と前記中
心電極との間の、導電ストラップを同時に形成する、集
積回路の形成方法。 - 【請求項２】前記トランジスタ・ゲート・スタックは、
窒化物キャップにより覆われ、窒化物側壁を有するポリ
シリコン・ゲートを備える、請求項１に記載の集積回路
の形成方法。 - 【請求項３】前記ソース／ドレイン・リセスを充てんす
る工程の後であって、前記分離誘電体をリセスする工程
の前に、前記分離誘電体を、前記窒化物キャップを研磨
停止層として用いて、化学機械研磨によって平坦化す
る、請求項２に記載の集積回路の形成方法。 - 【請求項４】前記分離誘電体をリセスする工程の際に、
少なくとも前記論理部において、ホトレジストの層が前
記ＳＴＩを保護する、請求項１に記載の集積回路の形成
方法。 - 【請求項５】前記分離誘電体は、酸化物である、請求項
１ないし３のいずれか１つに記載の集積回路の形成方
法。
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