JP2003060085A - 集積回路の形成方法 - Google Patents
集積回路の形成方法Info
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Abstract
な最大の程度に依然として保ちながら、埋込みDRAM
アレイを有する論理回路を形成する、低コストの一体化
プロセスを提供する。 【解決手段】 埋込みDRAMを有する論理回路は、メ
モリセル・キャパシタをパス・トランジスタで接続する
ストラップと、論理トランジスタのソースおよびドレイ
ンを、基板から分離する埋込み誘電体層とを、同時に形
成することによって、プロセスの一体化を実現する。
Description
レイを有する論理回路に関する。
DRAMアレイを有する集積回路の現在活発な分野で
は、論理トランジスタおよびプロセスと、DRAMトラ
ンジスタおよびプロセスとに対し、異なる処理工程を適
合させるために、多くの手法が検討されてきた。
代にわたって、洗練されてきた。その結果、2種類の回
路に対する処理工程が、分かれてきた。2つのプロセス
のすべての工程を並列に実行することは、両方の手法の
洗練さを保持するが、経済的に非実際的なコストにな
る。埋込みDRAMの分野では、現在の挑戦は、論理回
路およびDRAM回路の利点を、可能な最大の程度に依
然として保ちながら、低コストの一体化プロセスを創案
することである。
みDRAMアレイを有する論理回路を形成する一体化プ
ロセスを提供することである。
Mプロセスに関し、このプロセスは、キャパシタンスを
低減するために基板から分離されたソース/ドレイン領
域を有する論理トランジスタを与え、メモリセル内のキ
ャパシタをそれらのパス・トランジスタに接続するため
に、メモリアレイ内に埋込みストラップを与える工程
を、そのプロセスにおいて同時に用いる。
理回路の一部の断面図である。図の左側には、符号13
0で示される1個のトランジスタが、論理回路の論理部
を図式的に表している。図の右側には、120および1
10で示される2個のゲート・スタック構造が、論理回
路の埋込みDRAM部を図式的に表している。この段階
では、予備作業は、完了している。この予備作業は、
“基板の準備”と呼ばれており、スレショルド調整のた
めの注入,ウェル形成,浅いトレンチ分離領域(ST
I)のエッチングおよび平坦化を含んでいる。予備工程
では、酸化物58が付着され平坦化されて、1組のアク
ティブ領域を定める。この分離工程の前または後に、1
組の深いトレンチが、基板10にエッチングされて、D
RAMセルのキャパシタ50を形成する。このキャパシ
タの構造は、普通のものであり、誘電体52(二酸化シ
リコンSiO2 および/または窒化シリコンSi3 N
4 )がトレンチを裏打ちし、ポリシリコン中心電極54
との絶縁を設ける。構造110と120との間に、56
で示されるトレンチ・カラー酸化物の一部が存在する。
このトレンチ・カラー酸化物の一部は、例示的DRAM
セルのキャパシタ50とパス・トランジスタ120との
間に、導電性ストラップを形成するために、取り除かれ
る。
120,130が形成されている。側壁スペーサ11
6,126,136は、ハロー(halo),エクステ
ンション(extension)および/またはLDD
(light doped drain)注入の後に、
形成される。パス・トランジスタ120は、ポリシリコ
ン・ゲート122,窒化物キャップ124,窒化物側壁
126を有する普通の構造を有している。他の構造の対
応要素は、同一の末尾の数字を有している。構造110
は、図の面内では、トランジスタではないが、図の面の
後ろの次の行にトランジスタを形成する。次の行は、通
常、この分野において、パッシング・ワードラインと呼
ばれている。というのは、ポリシリコン・ゲート112
が、また、DRAMアレイのワードラインを形成するか
らである(ポリシリコン・ゲート122のように)。
2に示すように、抵抗層210が設けられ、パターニン
グされて、トランジスタのソース領域およびドレイン領
域を露出させる開口を定める。全DRAMアレイが露出
される。必要ならば、論理トランジスタの任意のいくつ
かを、抵抗層210で覆うことができる。時限エッチン
グは、基板のシリコン内に、1組のソース/ドレイン・
リセス142を開口する。このエッチングは、通常のH
Br/O/He化学物質を用いて、シリコンをエッチン
グする。このエッチングは、キャップおよびスペーサの
窒化物、またはSTIの酸化物(酸化物56を含む)に
対して適切な選択性を有して行われる。このエッチング
の深さは、重要ではない(通常は、150nmであ
る)。結果は、1組の露出されたソース/ドレイン・リ
セス142を有して、図2に示されている。
て、TEOS酸化物充てん材150が、リセス内に、お
よびゲート・スタックの上部にまで付着されて、続い
て、窒化物キャップ114,124,134を研磨停止
層として用いて、平坦化される。
保護する第2のマスク211により、TEOSがエッチ
ング除去され、分離誘電体と呼ばれる1組のTEOS層
152を、ソース/ドレイン・リセスの底部に残す。通
常のCF4 またはCHF3 化学物質が、窒化物キャップ
およびスペーサへの影響を最小にして、TEOSをエッ
チングする。このエッチングは、また、重要ではなく、
唯一の条件は、キャパシタ中心電極の先端部54′を十
分に露出させて、良好なコンタクトを形成し、および分
離誘電体に十分な厚さを残して、ソース/ドレイン領域
と基板との間のキャパシタンスを抑制することである。
通常、分離誘電体の残りの厚さは、70nmである。そ
の結果は、図4に示されている。
付着し、キャップを研磨停止層として用いて平坦化し、
ポリシリコンを公称のウェハ表面に向かってエッチング
した結果を示す。ポリシリコン表面の実際の位置は、重
要ではない。通常のソース/ドレイン注入が行われ、こ
れは、トランジスタ120の右側に設けられたポリシリ
コン・ストラップ162に必要とされる導電率を与え
る。マスク211によって保護された酸化物150の残
りの部分は、STI58上に追加の分離を与える。
剥離される。スペーサ116,126,136が、キャ
ップ剥離工程で損傷された場合に、必要ならば再形成さ
れる。露出シリコン(ポリシリコン)表面に、シリサイ
ドを任意に形成することができる。埋込みストラップ上
のシリサイドは、接合が分離されているが故に、保持時
間のロスに寄与しないということが、本発明の有利な特
徴である。
常の一連のバックエンド(backend)工程によ
り、多数のトランジスタを接続して、回路を完成させ
る。
の事項を開示する。 (1)基板上面を有するシリコン基板上に、論理部と埋
込みDRAM部とを有する集積回路を形成する方法であ
って、前記埋込みDRAM部の1組のメモリセルに、1
組のトレンチ・キャパシタを形成する工程を含み、前記
1組のトレンチ・キャパシタの各々は、中心電極と、こ
の中心電極とこれに関連したパス・トランジスタとの間
に設けられた酸化物カラーとを有し、前記論理部および
前記埋込みDRAM部において、1組の浅いトレンチ分
離領域(STI)を形成する工程と、前記論理部および
前記埋込みDRAM部において、ゲート酸化物と,ゲー
ト電極と,側壁とを有する1組のトレンチ・ゲート・ス
タックを、前記シリコン基板上に同時に形成する工程
と、前記論理部および前記埋込みDRAM部において、
前記トランジスタ・ゲートスタックの外側の前記シリコ
ン基板を、誘電体に対して選択的に同時にエッチングす
る工程とを含み、これにより前記シリコン基板内のソー
ス/ドレイン領域が、1組のソース/ドレイン・リセス
に形成され、前記論理部および前記埋込みDRAM部に
おいて、前記トランジスタ・ゲートスタックの外側の前
記ソース/ドレイン・リセスの組を同時に充てんする工
程を含み、これにより前記シリコン基板の前記ソース/
ドレイン領域における前記ソース/ドレイン・リセスの
組は、分離誘電体で充てんされ、前記ソース/ドレイン
・リセスの組内の前記分離誘電体をリセスして、誘電体
の残留層が、前記ソース/ドレイン・リセスの組内に残
るようにする工程を含み、これにより前記中心電極を露
出させ、前記ソース/ドレイン・リセス内に、導電材料
の層を付着および形成する工程を含み、これにより、前
記論理部のトランジスタに、前記残留層によって前記基
板から分離されたソースおよびドレインを形成し、およ
び前記DRAM部のトランジスタに、トランジスタ本体
と前記中心電極との間の、導電ストラップを同時に形成
する、集積回路の形成方法。 (2)前記トランジスタ・ゲート・スタックは、窒化物
キャップにより覆われ、窒化物側壁を有するポリシリコ
ン・ゲートを備える、上記(1)に記載の集積回路の形
成方法。 (3)前記ソース/ドレイン・リセスを充てんする工程
の後であって、前記分離誘電体をリセスする工程の前
に、前記分離誘電体を、前記窒化物キャップを研磨停止
層として用いて、化学機械研磨によって平坦化する、上
記(2)に記載の集積回路の形成方法。 (4)前記分離誘電体をリセスする工程の際に、少なく
とも前記論理部において、ホトレジストの層が前記ST
Iを保護する、上記(1)に記載の集積回路の形成方
法。 (5)前記分離誘電体は、酸化物である、上記(1)な
いし(3)のいずれか1つに記載の集積回路の形成方
法。
との断面図であって、プロセスの一工程を示す図であ
る。
との断面図であって、図1に続くプロセスの一工程を示
す図である。
との断面図であって、図2に続くプロセスの一工程を示
す図である。
との断面図であって、図3に続くプロセスの一工程を示
す図である。
との断面図であって、図4に続くプロセスの一工程を示
す図である。
Claims (5)
- 【請求項1】基板上面を有するシリコン基板上に、論理
部と埋込みDRAM部とを有する集積回路を形成する方
法であって、 前記埋込みDRAM部の1組のメモリセルに、1組のト
レンチ・キャパシタを形成する工程を含み、前記1組の
トレンチ・キャパシタの各々は、中心電極と、この中心
電極とこれに関連したパス・トランジスタとの間に設け
られた酸化物カラーとを有し、 前記論理部および前記埋込みDRAM部において、1組
の浅いトレンチ分離領域(STI)を形成する工程と、 前記論理部および前記埋込みDRAM部において、ゲー
ト酸化物と,ゲート電極と,側壁とを有する1組のトレ
ンチ・ゲート・スタックを、前記シリコン基板上に同時
に形成する工程と、 前記論理部および前記埋込みDRAM部において、前記
トランジスタ・ゲートスタックの外側の前記シリコン基
板を、誘電体に対して選択的に同時にエッチングする工
程とを含み、これにより前記シリコン基板内のソース/
ドレイン領域が、1組のソース/ドレイン・リセスに形
成され、 前記論理部および前記埋込みDRAM部において、前記
トランジスタ・ゲートスタックの外側の前記ソース/ド
レイン・リセスの組を同時に充てんする工程を含み、こ
れにより前記シリコン基板の前記ソース/ドレイン領域
における前記ソース/ドレイン・リセスの組は、分離誘
電体で充てんされ、 前記ソース/ドレイン・リセスの組内の前記分離誘電体
をリセスして、誘電体の残留層が、前記ソース/ドレイ
ン・リセスの組内に残るようにする工程を含み、これに
より前記中心電極を露出させ、 前記ソース/ドレイン・リセス内に、導電材料の層を付
着および形成する工程を含み、これにより、前記論理部
のトランジスタに、前記残留層によって前記基板から分
離されたソースおよびドレインを形成し、および前記D
RAM部のトランジスタに、トランジスタ本体と前記中
心電極との間の、導電ストラップを同時に形成する、集
積回路の形成方法。 - 【請求項2】前記トランジスタ・ゲート・スタックは、
窒化物キャップにより覆われ、窒化物側壁を有するポリ
シリコン・ゲートを備える、請求項1に記載の集積回路
の形成方法。 - 【請求項3】前記ソース/ドレイン・リセスを充てんす
る工程の後であって、前記分離誘電体をリセスする工程
の前に、前記分離誘電体を、前記窒化物キャップを研磨
停止層として用いて、化学機械研磨によって平坦化す
る、請求項2に記載の集積回路の形成方法。 - 【請求項4】前記分離誘電体をリセスする工程の際に、
少なくとも前記論理部において、ホトレジストの層が前
記STIを保護する、請求項1に記載の集積回路の形成
方法。 - 【請求項5】前記分離誘電体は、酸化物である、請求項
1ないし3のいずれか1つに記載の集積回路の形成方
法。
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