CN108695323B - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括鳍型有源图案中的源/漏区、与源/漏区相邻的栅结构以及源/漏区和栅结构上的绝缘层。共享接触插塞穿透绝缘层，并且包括连接到源/漏区的第一下部、连接到栅结构的第二下部以及连接到第一下部和第二下部的上表面的上部。插塞间隔物膜位于第一下部和第二下部中的至少一个与绝缘层之间，并且包括与绝缘层的材料不同的材料。

Description

半导体器件
相关申请的交叉引用
2017年4月3日提交的题为“半导体器件”的韩国专利申请No.10-2017-0042970的全部内容通过引用合并于此。
技术领域
本文描述的一个或多个实施例涉及半导体器件。
背景技术
努力制造更小、更高性能的电子器件一直是系统设计者的目标。实现这一目标的一种方法涉及在器件(例如，晶体管、逻辑电路、存储器等)之间使用共享(或集成)接触。例如，在静态随机存取存储器(SRAM)的情况下，共享接触可用于将SRAM单元的互补金属氧化物半导体(CMOS)中的栅电极连接到源/漏极。使用双蚀刻工艺来形成共享接触。然而，这种工艺可能会使得双蚀刻区域中的栅结构(例如，侧壁间隔物)损坏。
发明内容
根据一个或多个实施例，一种半导体器件包括：鳍型有源图案中的源/漏区；与源/漏区相邻的栅结构；源/漏区和栅结构上的绝缘层；穿透绝缘层的共享接触插塞，所述共享接触插塞包括连接到源/漏区的第一下部、连接到栅结构的第二下部以及连接到第一下部和第二下部的上表面的上部；以及插塞间隔物膜，在第一下部和第二下部中的至少一个与绝缘层之间，所述插塞间隔物膜包括与绝缘层的材料不同的材料。
根据一个或多个其他实施例，一种半导体器件包括：衬底，包括具有第一接触区域的第一器件和具有第二接触区域的第二器件；衬底上的绝缘层，覆盖第一器件和第二器件；穿透绝缘层的共享接触插塞，所述共享接触插塞包括分别连接到第一接触区域和第二接触区域且彼此间隔开的第一下部和第二下部以及连接到第一下部和第二下部的上表面的上部；插塞间隔物膜，围绕第一下部和第二下部中的至少一个的侧壁，并且由与绝缘层的材料不同的材料形成；以及导电阻挡膜，在共享接触插塞和绝缘层之间以与共享接触插塞的表面接触。
根据一个或多个实施例，一种半导体器件包括：衬底；在衬底上沿第一方向延伸的第一鳍型有源图案和第二鳍型有源图案；第一栅结构和第二栅结构，在衬底上沿与第一方向不同的第二方向延伸，所述第一栅结构和第二栅结构分别与第一鳍型有源图案和第二鳍型有源图案相交；第一鳍型有源图案中在第一栅结构的不同侧上的第一有源区域，用作第一源/漏区；第二鳍型有源图案中在第二栅结构的不同侧上的第二有源区域，用作第二源/漏区；衬底上的绝缘层，覆盖第一鳍型有源图案、第二鳍型有源图案、第一栅结构和第二栅结构；穿透绝缘层的共享接触插塞，所述共享接触插塞包括分别连接到第一有源区域和第二栅结构的第一下部和第二下部以及连接第一下部和第二下部的上表面的第一上部；以及插塞间隔物膜，在第一下部和第二下部中的至少一个与绝缘层之间，并且包括相对于绝缘层具有选择性蚀刻率的材料。
根据一个或多个其他实施例，一种半导体器件包括：鳍型有源图案中的第一源/漏区和第二源/漏区；第一源/漏区与第二源/漏区之间的栅结构；绝缘层，覆盖第一源/漏区、第二源/漏区和栅结构；穿透绝缘层的共享接触插塞，所述共享接触插塞包括分别连接到第一源/漏区和第二源/漏区的第一下部和第二下部、栅结构上的第三下部以及连接第一至第三下部的上表面的上部；以及插塞间隔物膜，在第一至第三下部中的至少一个与绝缘层之间，所述插塞间隔物膜包括与绝缘层的材料不同的材料。
根据一个或多个实施例，一种半导体器件包括：衬底；在衬底上沿第一方向延伸的第一鳍型有源图案和第二鳍型有源图案；第一栅结构和第二栅结构，在衬底上沿与第一方向不同的第二方向延伸，所述第一栅结构和第二栅结构分别与第一鳍型有源图案和第二鳍型有源图案相交；第一鳍型有源图案中在第一栅结构的不同侧上的第一有源区域，用作第一源/漏区；第二鳍型有源图案中在第二栅结构的不同侧上的第二有源区域，用作第二源/漏区；第三栅结构，沿第二方向延伸并且在第一有源区域和第二有源区域之间；绝缘层，在衬底上并且覆盖第一鳍型有源图案、第二鳍型有源图案和第一至第三栅结构；穿透绝缘层的共享接触插塞，所述共享接触插塞包括分别连接到第一有源区域和第二有源区域的第一下部和第二下部、第三栅结构上的第三下部以及连接第一至第三下部的上表面的上部；以及插塞间隔物膜，形成为包围第一至第三下部中的至少一个的侧壁，所述插塞间隔物膜包括相对于绝缘层的材料具有选择性蚀刻率的材料。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得清楚，附图中：
图1A示出了半导体器件的实施例，图1B示出了用于形成半导体器件的接触孔的工艺的实施例；
图2A示出了半导体器件的另一实施例，图2B示出了用于形成图2A的半导体器件的接触孔的工艺的实施例；
图3和图4示出了半导体器件的等效电路和布局的实施例；
图5A至5C分别示出了图4中部分I、II和III的实施例；
图6和7分别示出了沿着图4中的线A-A和B-B截取的实施例；
图8示出了图6中的部分IV的实施例；
图9示出了半导体器件的另一实施例；
图10至图19示出了用于制造半导体器件的方法的实施例中的一些阶段；
图20A至图20D示出了用于制造半导体器件的方法的另一实施例中的一些阶段；
图21A至图21C示出了用于制造半导体器件的方法的另一实施例中的一些阶段；
图22示出了半导体器件的布局实施例；
图23示出了沿着图22中的剖面线C-C截取的实施例；
图24示出了半导体器件的另一实施例；
图25示出了半导体器件的另一布局实施例；
图26和27分别示出了沿着图25中的线D-D和E-E的实施例；以及
图28示出了电子设备的实施例。
具体实施方式
图1A示出了半导体器件10的实施例，半导体器件10可以包括具有第一接触区域21a的第一器件D1和具有第二接触区域21b的第二器件D2。半导体器件10可以是各种半导体器件，包括但不限于逻辑电路和存储器。第一器件D1和第二器件D2可以是例如晶体管或其他电路部件。
第一接触区域21a和第二接触区域21b可以位于不同的高度上。例如，第一接触区域21a可以位于比第二接触区域21b低的高度上。在晶体管的情况下，第一接触区域21a可以是源/漏区，并且第二接触区域21b可以是栅(参见图6至9的示例实施例)。
半导体器件10可以包括封装第一器件D1和第二器件D2的绝缘层20，并且可以包括共同连接到第一接触区域21a和第二接触区域21b的共享接触插塞C。示例实施例中采用的共享接触插塞C可以包括第一下部C1和第二下部C2，并且可以包括之上的上部CS。第一下部C1和第二下部C2可以彼此间隔开以分别连接到第一接触区域21a和第二接触区域21b。上部CS可以连接第一下部C1和第二下部C2的表面。
这样，第一下部C1、第二下部C2和上部CS可以整体形成以提供单个共享接触。每个接触孔的蚀刻区域可以重叠，从而防止由双蚀刻工艺引起的过蚀刻。
半导体器件10还可以包括使用与绝缘层20不同的材料形成的插塞间隔物膜25。半导体器件10还可以包括共享接触插塞C与绝缘层20之间的导电阻挡膜26。在示例实施例中，插塞间隔物膜25可以围绕第一下部C1的侧壁。可以使用插塞间隔物膜25形成期望的接触孔结构。
图1B示出了用于形成接触孔以形成图1A的共享接触插塞C的方法的实施例。如图1B所示，第一接触孔H1和第二接触孔H2可以形成为彼此间隔开(由虚线标记)，以便连接到第一接触区域21a和第二接触区域21b。第一接触孔H1和第二接触孔H2的暴露表面可以使用扩大接触孔的工艺(箭头标记)来蚀刻。在此工艺中，第一接触孔H1与第二接触孔H2之间的隔板或分隔壁PT可被去除，从而提供与上部CS对应的空间。扩大接触孔的工艺可以使用例如在形成导电阻挡膜26之前的清洁工艺以便蚀刻绝缘层20来实现，或者可以通过引入附加的蚀刻工艺来实现。
插塞间隔物膜25可以包括相对于绝缘层20的材料具有相对高的选择性蚀刻率的材料。例如，插塞间隔物膜25可以包括氮化硅，并且绝缘层20可以包括氧化硅。因此，在扩大接触孔的工艺中，插塞间隔物膜25可以防止第一接触孔H1的下部区域(例如，第一下部C1)被蚀刻。
插塞间隔物膜25的上端可以比第二接触区域21b高。与第一下部C1和第二下部C2相对应的空间可以通过插塞间隔物膜25被稳定地分离。如图1B所示，在扩大接触孔的工艺之后，隔板PT可能被过蚀刻，使得插塞间隔物膜25的上部(OE)可能被部分暴露。
第一接触孔H1和第二接触孔H2可以彼此间隔开，然后可以使用选择性扩大工艺使用插塞间隔物膜25仅将第一接触孔H1和第二接触孔H2的上部区域连接。结果，可以在没有双蚀刻区域的情况下形成期望的共享接触插塞C。
要共享的接触区域可以在不同的高度上，并且可以仅在一个接触孔中使用间隔物膜。在另一示例实施例中，可以共享相同高度上的接触区域和/或可以将间隔物膜应用于两个接触孔。
图2A示出了半导体器件10′的另一实施例，半导体器件10′可以包括具有第一接触区域21a′的第一器件D1′和具有第二接触区域21b′的第二器件D2＇。第一接触区域21a′和第二接触区域21b′可以在相同高度上。
示例实施例中采用的共享接触插塞C′可以包括第一下部C1′、第二下部C2＇以及之上的上部CS＇。第一下部C1′和第二下部C2＇的侧表面可以被第一插塞间隔物膜25a和第二插塞间隔物膜25b围绕。第一插塞间隔物膜25a和第二插塞间隔物膜25b的上端可以基本在相同高度上。例如，第一插塞间隔物膜25a和第二插塞间隔物膜25b可以使用相同的工艺形成。
图2B示出了用于形成图2A中的共享接触插塞C′的方法的实施例。可以通过将第一接触孔H1′和第二接触孔H2＇形成为彼此间隔开，提供单个接触孔空间。使用第一插塞间隔物膜25a和第二插塞间隔物膜25b仅选择性地扩展第一接触孔H1′和第二接触孔H2＇的上部区域，以便去除隔板PT＇。在去除隔板PT＇的工艺中，绝缘层20在第一接触孔H1′和第二接触孔H2＇之间被过蚀刻的部分可以低于第一插塞间隔物膜25a和第二插塞隔离物膜25b。在另一实施例中，例如，取决于蚀刻条件，隔板PT＇可以以不同的方式被去除。例如，绝缘层20在要被共享的接触孔之间的部分可以位于基本等于或高于插塞间隔物膜的上端的高度上。
根据示例实施例的半导体器件可以应用于诸如静态随机存取存储器(SRAM)之类的器件。
图3示出了半导体器件的等效电路实施例，图4示出了图3中的半导体器件的布局实施例。半导体器件可以是例如SRAM的单个单元。参考图3和4，半导体器件可以包括并联连接在电源节点Vcc和接地节点Vss之间的第一反相器INV1和第二反相器INV2。半导体器件还可以包括分别连接到第一反相器INV1和第二反相器INV2的输出节点的第一传输晶体管PS1和第二传输晶体管PS2。
第一传输晶体管PS1和第二传输晶体管PS2可以分别连接到位线BL和互补位线/BL。第一传输晶体管PS1和第二传输晶体管PS2的栅极可以连接到字线WL。
第一反相器INV1可以包括串联连接的第一上拉晶体管PU1和第一下拉晶体管PD1。第二反相器INV2可以包括串联连接的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和第二上拉晶体管PU2可以是p型金属氧化物半导体(PMOS)晶体管，第一下拉晶体管PD1和第二下拉晶体管PD2可以是n型金属氧化物半导体(NMOS)晶体管。
为了形成单个锁存电路，第一反相器INV1的输入节点可以连接到第二反相器INV2的输出节点，并且第二反相器INV2的输入节点连接到第一反相器INV1的输出节点。
参考图4，与图3中所示的等效电路相对应的布局包括彼此间隔开的第一鳍型有源图案110、第二鳍型有源图案120、第三鳍型有源图案130和第四鳍型有源图案140，上述鳍型有源图案沿第一方向(例如，图4中的X1方向)延伸，并被设置为每个晶体管的有源区域。
第一栅结构150、第二栅结构160、第三栅结构170和第四栅结构180可沿不同于第一方向(例如图4中的Y1方向，基本上垂直于第一方向)的第二方向延伸。第一栅结构150至第四栅结构180可以与第一鳍型有源图案110至第四鳍型有源图案140相交。
第一栅结构150可以在第二方向上延伸以与第一鳍型有源图案110和第三鳍型有源图案130相交，并且与第二鳍型有源图案120的端部重叠。第二栅结构160可以在第二方向上延伸以与第二鳍型有源图案120和第四鳍型有源图案140相交，并且与第一鳍型有源图案110的端部重叠。
第三栅结构170和第四栅结构180可以在第二方向上延伸以分别与第三鳍型有源图案130和第四鳍型有源图案140相交。如此，第一鳍型有源图案110至第四鳍型有源图案140可以具有第一鳍型有源图案110至第四鳍型有源图案140与第一栅结构150至第四栅结构180相交的相交部分。作为源/漏区的有源区域可以形成在每个相交部分的两侧(或相对侧)，以形成图1的等效电路中所示的晶体管。
第一上拉晶体管PU1和第二上拉晶体管PU2中的每一个可以由第一栅结构150和第二栅结构160与第一鳍型有源图案110和第二鳍型有源图案120相交的区域及其周边限定。
另外，第一下拉晶体管PD1和第二下拉晶体管PD2中的每一个可以由第一栅结构150和第二栅结构160与第三鳍型有源图案130和第四鳍型有源图案140相交的区域及其周边限定。第一传输晶体管PS1和第二传输晶体管PS2可以由第三栅结构170和第四栅结构180与第三鳍型有源图案130和第四鳍型有源图案140相交的区域及其周边限定。形成SRAM单元的晶体管可具有图5A至5C所示的结构。
图5A至5C示出了图4的部分I、II和III的实施例。图5A示出了第一上拉晶体管PU1，图5B示出了第一下拉晶体管PD1，而图5C示出了第一传输晶体管PS1。为了便于解释，图5A至5C仅示出鳍型有源图案和栅结构。存在图6和7中所示的层间绝缘层210和接触插塞230和235，但是未在此示出。
参考图5A，第一上拉晶体管PU1可以包括从衬底101突出的第一鳍型有源图案110。第一鳍型有源图案110可以包括第一鳍型有源图案110与第一栅结构150相交的相交部分，并且可以包括作为源/漏区设置在相交部分的相对侧上的有源区域190a。
参考图5B和图5C，第一下拉晶体管PD1和第一传输晶体管PS1中的每一个可以包括从衬底101突出的第三鳍型有源图案130。第三鳍型有源图案130可以包括第三鳍型有源图案130与第一栅结构150和第三栅结构170相交的相交部分，并且可以包括作为源/漏区设置在相交部分的相对侧上的有源区域190b。在第三鳍型有源图案130中，第一栅结构150和第三栅结构170之间的部分可以被设置为由第一下拉晶体管PD1和第一传输晶体管PS1共享的有源区域190b。
衬底101可以使用例如体硅或绝缘体上硅(Si)(SOI)来形成。在一个实施例中，衬底101可以被提供为硅衬底，或者可以包括不同的材料，例如但不限于硅锗(SiGe)、锑化铟(InSb)、碲化铅(PbTe)、砷化铟(InAs)、磷化铟(InP)、砷化镓(GaAs)或锑化镓(GaSb)。在一个实施例中，衬底101可以是在基底衬底上的外延层。
如图5A至5C所示，场绝缘层105可以封装第一鳍型有源图案110和第三鳍型有源图案130中的每一个的一部分侧壁。因此，第一鳍型有源图案110的至少一部分上表面和第三鳍型有源图案130的至少一部分上表面可以突出超过场绝缘层105的上表面。如图5A至5C所示，第一鳍型有源图案110和第三鳍型有源图案130从场绝缘层105露出，并且可以在第一方向(X1方向)上延伸。场绝缘层105可以包括例如氧化物膜、氮化物膜、氮氧化物膜或其组合。
第一鳍型有源图案110和第三鳍型有源图案130可以被设置为衬底101的一部分，或者可以包括从衬底101生长的外延层。在一个示例中，第一鳍型有源图案110和第三鳍型有源图案130可以包括硅(Si)或锗(Ge)或其他半导体材料。在另一示例中，第一鳍型有源图案110和第三鳍型有源图案130可以包括化合物半导体，例如IV-IV族化合物半导体或III-V族化合物半导体。在IV-IV族化合物半导体的情况下，第一鳍型有源图案110和第三鳍型有源图案130可以被提供为二元化合物和三元化合物，包括碳(C)、Si、Ge和锡(Sn)中的至少两种，或者二元化合物和三元化合物掺杂有IV族元素的化合物。
在示例实施例中，第一上拉晶体管PU1和第二上拉晶体管PU2可以是p型金属氧化物半导体FET(MOSFET)。第一下拉晶体管PD1、第二下拉晶体管PD2、第一传输晶体管PSl和第二传输晶体管PS2可以是n型MOSFET。在衬底101中，第一鳍型有源图案110和第二鳍型有源图案120可以被设置为p型区域。第三鳍型有源图案130和第四鳍型有源图案140可以被设置为n型区域。
有源区域190a和190b可以以这样的方式获得：在第一鳍型有源图案110和第三鳍型有源图案130中，第一栅结构150和第三栅结构170的相对侧被凹进以变得相对较低，并且再生长外延层。有源区域190a和190b可以是源/漏区，并且可以包括上表面位于比第一鳍型有源图案110和第三鳍型有源图案130的上表面高的高度上的提升源/漏(RSD)。图5A中所示的第一上拉晶体管PU1的有源区域190a的横截面可以具有例如五边形形状或其他形状。图5B和5C所示的第一下拉晶体管PD1和第一传输晶体管PS1的有源区域190b的横截面可以具有例如六边形形状、带有相对宽角度的多边形形状或其他形状。
第一上拉晶体管PU1的有源区域190a可以以这样的方式形成：再生长具有相对高晶格常数的SiGe外延层。在已经选择性外延生长的SiGe层中，Ge含量可以根据生长方向而变化。图5B和5C所示的第一下拉晶体管PD1和第一传输晶体管PS1的有源区域190b可以以这样的方式形成：再生长具有相对低晶格常数的碳化硅(SiC)或Si外延层。
参考图5A至图5C，第一栅结构150可以被设置为第一上拉晶体管PU1和第一下拉晶体管PD1的栅极。第三栅结构170可以被设置为第一传输晶体管PS1的栅极。
第一栅结构150可以包括栅绝缘层152、栅电极154和侧壁间隔物156，而第三栅结构170可以包括栅绝缘层172、栅电极174和侧壁间隔物176。
第一上拉晶体管PU1、第一下拉晶体管PD1和第一传输晶体管PS1可以包括栅极缘层152和172。栅绝缘层152可以在第一鳍型有源图案110和栅电极154之间，并且可以沿着第一鳍型有源图案110的上表面和侧壁形成。栅绝缘层172可以在第三鳍型有源图案130和栅电极174之间，并且可以沿着第三鳍型有源图案130的上表面和侧壁形成。
第一上拉晶体管PU1和第一下拉晶体管PD1的栅绝缘层152可以沿着第一栅结构150连接。第三栅结构170的栅绝缘层172可以使用与第一栅结构150的栅绝缘层152的材料不同的材料形成。
栅绝缘层152和172中的每一个可以包括介电常数高于氧化硅膜的高k电介质材料。例如，栅绝缘层152和172中的每一个可以包括以下的一种或多种：氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。
形成第一上拉晶体管PU1和第一下拉晶体管PD1中的每一个的栅电极154可以包括控制功函数的第一金属层154a和填充空间的第二金属层154b。形成第一传输晶体管PS1的栅电极174可以包括控制功函数的第一金属层174a和填充空间的第二金属层174b。在示例实施例中，栅电极154和174被图示为具有两层结构，但是在其他实施例中可以具有其他多层结构，例如，栅电极154和174可以使用具有两层或更高结构的金属层来形成。
第一上拉晶体管PU1和第一下拉晶体管PD1的栅电极154可以形成为沿着第一栅结构150连接。第三栅结构170的栅电极174可以使用与第一栅结构150的栅电极154不同的材料形成。例如，第一金属层154a和174a中的每一个可以包括氮化钛(TiN)、氮化钽(TaN)、碳化钛(TiC)和碳化钽(TaC)中的至少一种。第二金属层154b和174b中的每一个可以包括钨(W)或铝(A1)。在另一示例中，栅电极154和174中的每一个可以使用Si、SiGe或不是金属的其他材料形成。栅电极154和174可以使用例如替换工艺或其他工艺来形成。
第一上拉晶体管PU1、第一下拉晶体管PD1和第一传输晶体管PS1可以包括侧壁间隔物156和176。侧壁间隔物156和176中的每一个可以形成在栅电极154和174的侧壁上。例如，侧壁间隔物156和176可以包括SiN、SiON、SiO2、SiOCN及其组合中的至少一种。侧壁间隔物156和176被示出为具有单层结构，但是在其他实施例中可以具有多层结构。
以类似于上述情况的方式，第二鳍型有源图案120可以与第二栅结构160相交，并且可以包括作为源/漏区设置在第二栅结构160的相对侧上的有源区域。因此，第二上拉晶体管PU2可以由第二栅结构160与第二鳍型有源图案120相交的区域及其周边限定。
第四鳍型有源图案140可以与第二栅结构160和第四极结构180中的每一个相交，并且可以包括作为源/漏区设置在其相对侧上的有源区域。因此，第二下拉晶体管PD2可以由第二栅结构160与第四鳍型有源图案140相交的区域及其周边限定。第二传输晶体管PS2可以由第四栅结构180与第四鳍型有源图案140相交的区域及其周边限定。
第二上拉晶体管PU2、第二下拉晶体管PD2、第二传输晶体管PS2可以分别对应于第一上拉晶体管PU1、第一下拉晶体管PD1和第一传输晶体管PS1，并且可以参考图5A至5C的描述来理解。
可以形成第一布线191，以将第一鳍型有源图案110连接到第一栅结构150与第三栅结构170之间的第三鳍型有源图案130。以类似于上述情况的方式，可以形成第二布线192，以将第二鳍型有源图案120连接到第二栅结构160与第四栅结构180之间的第四鳍型有源图案140。
如图4所示，可以形成多个接触(230和235，以下称为接触插塞)以连接器件。接触235之间可以包括共享接触230。根据示例实施例，SRAM单元可以包括两个共享接触230。两个共享接触230之一可以在第一鳍型有源图案110与第二栅结构160相交的端部的周边上，并且可以同时将第一布线191与第一鳍型有源图案110的有源区域(即，源/漏区)以及第二栅结构160连接在一起。两个共享接触230中的另一个可以在第二鳍型有源图案120与第一栅结构150相交的端部的周边上，并且可以同时将第二布线192与第二鳍型有源图案120的有源区域(即，源/漏区)以及第一栅结构150连接在一起。
将参考图6至图8详细描述示例实施例中采用的共享接触230。
图6和7分别示出了沿着图4中的线A-A和B-B截取的横截面实施例。参考图5A至5C中的特征可以理解具有相同编号的特征。
参考图6，第一栅结构150和第二栅结构160可以与第一鳍型有源图案110的不同部分相交。第一栅结构150、与第一栅结构150相交的第一鳍型有源图案110以及第一鳍型有源图案110的相对侧上的有源区域_190a可以使用第一上拉晶体管PU1形成(参见图4)。类似于第一栅结构，第二栅结构160可以包括栅绝缘层162、栅电极164和侧壁间隔物166。栅电极164可以包括控制功函数的第一金属层164a以及填充空间的第二金属层164b。
不同晶体管(例如，第二上拉晶体管和/或第二下拉晶体管)的第二栅结构160可以延伸到与第一上拉晶体管PU1的有源区域190a(即，源/漏区)相邻的区域。在示例实施例中，第二栅结构160可以延伸到第一鳍型有源图案110的端部。如图4所示，第一栅结构150可以通过与第三鳍型有源图案130、第一鳍型有源图案110和第二鳍型有源图案120相交而延伸。
参考图6和图7，绝缘层210可以包括在第一栅结构150和第二栅结构160之间的栅间绝缘层210a，并且可以包括在第一栅结构150、第二栅结构160和栅间绝缘层210a上的层间绝缘层210b。具体地，栅间绝缘层210a和层间绝缘层210b不限于此，并且可以包括例如氧化硅膜。在示例实施例中，栅间绝缘层210a和层间绝缘层210b中的至少一个可以使用正硅酸乙酯(TEOS)膜形成。在其它示例实施例中，栅间绝缘层210a和层间绝缘层210b中的至少一个可以被提供为具有超低介电常数(例如，约2.2至约2.4)的超低K(ULK)膜，例如，选自SiOC膜或SiCOH膜的膜。
如图6所示，接触插塞230和235可以包括第一接触插塞235和共享(第二)接触插塞230。
第一接触插塞235可以沿与衬底101的上表面(例如，X1-Y1平面)垂直的第三方向(例如，Z1方向)从有源区域190a的凹部的内部延伸。基于X1-Y1平面，第一接触插塞235的横截面可以是圆形、椭圆形、多边形或其它形状。
共享接触插塞230可以形成为共同连接到提供第一上拉晶体管PU1的源/漏区的有源区域190a和不同晶体管的第二栅电极164。以类似于第一接触插塞235的方式，共享接触插塞230可以形成为在基本垂直于衬底101的上表面的第三方向(Z1方向)上穿透绝缘层210。
接触塞230和235可以例如使用钨(W)、铜(Cu)、Al、其合金或其组合来形成。有源区域190a可以具有凹部，并且接触插塞230和235连接到有源区域190a和有源区域190a的凹部。可以在凹部中形成金属硅化物层222，由此保证有源区域190a与接触插塞230和235之间相对低的接触电阻。金属硅化物层222可以位于有源区域190a与接触插塞230和235(或导电阻挡膜226)之间。
金属硅化物层222可以以这样的方式形成：金属层与设置为源/漏区的有源区域190a的半导体材料(例如，Si、SiGe、Ge等)反应。在示例实施例中，金属硅化物层222可以具有由例如MSixDy表示的经验式，其中M是金属，D是成分与M和Si不同的元素，0＜x≤3，0≤y≤1。金属M可以是例如钛(Ti)、钴(Co)、镍(Ni)、钽(Ta)、铂(Pt)或其组合。元素D可以是例如Ge、C、氩(Ar)、氪(Kr)、氙(Xe)或其组合。金属硅化物层222可以是例如硅化钛。
在示例实施例中，接触插塞230和235的底表面和侧壁可以被导电阻挡膜226包围。导电阻挡膜226可以使用例如导电金属氮化物层来形成。导电阻挡膜226可以使用TiN、TaN、氮化铝(AlN)、氮化钨(WN)或其组合或其他材料形成。
示例实施例中采用的共享接触插塞230可以被分成第一下部CA1和第二下部CB1以及上部CS。第一下部CA1可以连接到设置为源/漏区的有源区域190a。第二下部CB1可以连接到第二栅结构160的栅电极。上部CS可以连接到第一下部CA1和第二下部CB1的上表面中的每一个。
插塞间隔物膜225可以围绕第一下部CA1。以与上述情况类似的方式，也可以在第一接触插塞235的侧壁上形成插塞间隔物膜225。插塞间隔物膜225可以在第一下部CA1和绝缘层210之间，并且可以使用与绝缘层210不同的材料形成。插塞间隔物膜225可以使用相对于绝缘层210具有选择蚀刻率的材料形成。插塞间隔物膜225可以包括例如氮化硅。绝缘层210可以包括例如氧化硅。
在根据示例实施例的共享接触插塞230中，第一下部CA1和第二下部CB1以及上部CS可以基于插塞间隔物膜225的上端的高度来划分。共享接触插塞230可以以第一下部CA1和第二下部CB1的接触孔被分开形成的方式来获得。接触孔可以选择性地扩展，使得两个分开的接触孔的仅上部区域被连接(例如参见图14和15)。
如示例实施例所示，第二栅结构160可以包括延伸到与不同晶体管PU1的源/漏区(有源区域190a)相邻的延伸区域(例如，接触区域)。第二下部CB1可以连接到第二栅结构160的延伸区域。如图6所示，第一下部CA1可以与第二栅结构160的侧壁间隔物166相邻。
在示例实施例中，绝缘层210的剩余部分可以从与插塞间隔物膜225的上部相邻的区域L中去除。于是，第一下部CA1和第二下部CB1之间绝缘层210的剩余部分的上表面可以处于比插塞间隔物膜225的顶端低的高度处。
图8示出了图6的部分IV即共享接触插塞230的实施例的放大横截面图。如图8所示，台阶S可以存在于第一下部CA1的侧表面和上部CS的侧表面之间。在台阶S的情况下，在上述“选择性扩大工艺”中，第一下部CA1的轮廓由插塞间隔物膜225保持，而其上部区域可以使用附加的蚀刻形成。
如图6和图8所示，在第一下部CA1和第二下部CB1的排列方向上截取的横截面中，上部CS的宽度W2可以大于被限定为第一下部CA1和第二下部CB1的外形的宽度W1的最大值。
插塞间隔物膜225的上端可以处于比第二栅结构160的上表面高的高度。插塞间隔物膜225的上端与第二栅结构160的上表面之间的高度差h可以是至少10nm。它们之间的高度差h可以例如在10nm至30nm的范围内。
第一下部CA1和第二下部CB1可以容易地以设置插塞间隔物膜225的方式分开。另外，绝缘层210的一部分可以保留在上部CS的下方。由于在其结构中实际上不存在双蚀刻区域，所以可以减少或防止由于过蚀刻导致的对侧壁间隔物166的损坏。
如图8所示，绝缘层210可以包括位于上部CS下方、第一下部CA1与第二下部CB1之间的绝缘层剩余部分210′。绝缘层剩余部分210′可以保护侧壁间隔物166在形成接触孔的工艺中不被损坏。
如上所述，在示例实施例中，在扩大接触孔的工艺中(即，当接触孔被选择性地扩大(例如，在形成阻挡层之前进行清洁)时)，第二下部CB1可以被扩大以连接到插塞间隔物膜225的区域。
如图8所示，绝缘层210的剩余部分210′的主要区域可以在第二栅结构160与第一下部CA1之间。
参考图6和图8，可以在绝缘层210上形成低介电层245，并且可以在低介电层245中形成布线191。例如，低介电层245可以是氧化硅膜、氮氧化硅膜、SiOC膜、SiCOH膜或其组合。布线191可以使用大马士革工艺形成，并且可以包括例如Cu或Cu合金。如示例实施例所示，蚀刻停止层241可以位于绝缘层210和低介电层245之间。蚀刻停止层241不仅可起到停止蚀刻的作用，还可防止形成布线191的金属(例如Cu)扩散到其下方的区域。蚀刻停止层241可以包括A1N或其他材料。
在示例实施例中采用的共享接触插塞230的情况下，仅描述了设置在第一鳍型有源图案110上的共享接触插塞。然而，如图3和图4所示，由于单个SRAM单元被设计为包括两个共享接触插塞，因此可以以与上述情况类似的方式形成设置在第二鳍型有源图案120上的附加的共享接触插塞。
另外，附加的共享接触插塞可以以与上述示例实施例类似的方式在与衬底101的上表面大致垂直的方向上形成，以便穿透绝缘层210。附加的共享接触插塞可以包括分别连接到第二鳍型有源图案120的源/漏区和第一栅结构150的第一下部和第二下部，并且可以包括连接到第一下部和第二下部的上表面中的每一个的第一上部。
图9示出了半导体器件的另一实施例，其可以与图6的实施例类似，除了绝缘层的剩余部分210″以及第二栅结构160与第一鳍型有源图案110相交的位置。
在示例实施例中，由于第一栅结构150和第二栅结构160可以具有相对窄的间隔，所以共享接触插塞230的第一下部CA1可以形成为基本上连接到第一栅结构150和第二栅结构160的侧壁间隔物156和166。因此，绝缘层210可以基本上不存在于第二栅结构160与第一下部CA1之间。另外，以与上述示例实施例不同的方式，在示例实施例中，在与插塞间隔物膜225的上部相邻的区域L’中，第一下部CA1与第二下部CB1之间的绝缘层剩余部分210”可以被较少地蚀刻以保留在侧壁间隔物166的上部。
如图9所示，绝缘层210的剩余部分210”可以具有不对称的结构。在沿第一下部CA1和第二下部CB1的排列方向截取的横截面中，与第一下部CA1接触的侧壁P1和与第二下部CB1接触的侧壁P2具有不对称的结构。
如上所示，当选择性地扩大接触孔时，第二下部CB1的侧壁P2被损坏，而与第一下部CA1接触的侧壁P1被插塞间隔物膜225保护。因此，与第二下部CB1接触的侧壁P2可以具有比第一下部CA1的侧壁P1更缓的斜率。如此，取决于接触孔扩大工艺的条件，绝缘层210的剩余部分210”可以具有各种形式。
另外，以与上述示例实施例相同的方式，第二栅结构160可以不与第一鳍型有源图案110的端部相交。如图9所示，第二栅结构160可以延伸到与将要共享接触的源/漏区相邻设置的不同部分相交。
图10至图19示出了用于制造半导体器件的方法的实施例的一些阶段。参考图10，可以在绝缘层210上形成包括第一开口O1的第一掩模219。第一掩模219可以使用例如旋涂硬掩模(SOH)形成。第一开口O1可以用来限定针对有源区域即源/漏区的第一接触孔Ha。所需的第一接触孔Ha在图10中由虚线标记。
参考图11，可以采用第一掩模219，使用蚀刻工艺来形成第一接触孔Ha，并且可以形成用于插塞间隔物膜的材料层225″。第一接触孔Ha可以包括在有源区域190a中具有特定深度的凹部。绝缘层的一部分210a＇可以保留在第一接触孔Ha和第二栅结构160之间。材料层225″可以沉积在其中形成有第一接触孔Ha的绝缘层210的整个表面上。绝缘层210可以包括例如氧化硅。材料层225″可以包括例如氮化硅。
随后，如图12所示，为了对材料层225″执行第一图案化工艺，可以在其整个表面上沉积掩模材料(例如，SOH)以进行回蚀，从而通过使掩模材料部分地保留在第一接触孔Ha中而可以形成填充掩模图案223。在上述工艺中，只有材料层225″在绝缘层210的上表面上和第一接触孔Ha的上部区域中的部分可以被暴露。
在这种情况下，填充掩模图案223的上表面可以被限定为将在随后的工艺中形成的插塞间隔物膜的上端的高度。填充掩模图案223的上表面可以至少比第二栅结构160的上表面高。两个高度之间的差h可以在预定范围内，例如10nm或更高。
例如，如图13所示，可以使用填充掩模图案223去除材料层225″的暴露部分，从而获得其上端具有预定高度的插塞间隔物膜225′。
随后，如图14所示，第一接触孔Ha中的填充掩模图案223可以被去除。然后，可以选择性地去除插塞间隔物膜225’在第一接触孔Ha的底表面BT上的部分。使用上述工艺，可以在第一接触孔Ha的内侧壁上形成具有预定特性的插塞间隔物膜225。
随后，如图15所示，可以在绝缘层210上形成包括第二开口O2的第二掩模229。可以以与第一掩模219类似的方式使用例如SOH形成第二掩模229。第二开口O2可以用来限定针对栅电极164的第二接触孔Hb。所需的第二接触孔Hb在图15中由虚线标记。
因为第二接触孔Hb与第一接触孔Ha不重叠，所以如图16所示，不会由形成第二接触孔Hb的蚀刻工艺产生而产生双蚀刻区域。例如，可以在第一接触孔Ha和第二接触孔Hb之间形成从绝缘层210获得的隔板。第一接触孔Ha和第二接触孔Hb之间的隔板的厚度t可以足以在随后的工艺中被选择性地去除。隔板的厚度t可以在预定范围内，例如50nm或更小或者10nm至20nm。
由于第一接触孔Ha和第二接触孔Hb没有形成为重叠，所以可以有效地保护侧壁间隔物166或其他结构免受双蚀刻工艺导致的损坏。
随后，可以执行接触孔扩大工艺。例如，可以使用在形成导电阻挡层之前执行的预清洁工艺来实现这种扩大。在一个实施例中，可以将选择性地去除绝缘层210的蚀刻剂添加到在预清洁工艺中使用的清洁流体中。结果，可以同时清洁第一接触孔Ha和第二接触孔Hb的内部，并且可以扩大第一接触孔Ha和第二接触孔Hb(沿着图16中的箭头的方向)。使用扩大接触孔的工艺可以保证上层(将在后续工艺中形成)中的布线和有效接触。
在预清洁工艺之后，如图17所示，第一接触孔Ha和第二接触孔Hb可以被部分或整体扩大。
在第二接触孔Hb＇中，对整个暴露的表面执行了附加的蚀刻，从而整体上扩大该孔。另一方面，第一接触孔Ha可以仅在其上部区域Ha＇中部分地扩大。因为在根据示例实施例的预清洁工艺中，插塞间隔物膜225相对于绝缘层210具有相对高的选择性蚀刻率，所以第一接触孔中形成有插塞间隔物膜225的下部区域可以不被蚀刻。
第一接触孔Ha和第二接触孔Hb之间的隔板的部分G可以由于其暴露于第一接触孔Ha和第二接触孔Hb的相对侧壁同时被蚀刻而容易地被去除。如图17所示，隔板的部分G可以被去除，由此形成孔结构，在该孔结构中第一接触孔Ha和第二接触孔Hb的上部区域连接。
在示例实施例中，绝缘层210的剩余部分可以从邻近插塞间隔物膜225上部的区域L去除。这暴露了第二接触孔Hb邻近插塞间隔物膜225的一部分表面。如图17所示，第一下部CA1和第二下部CB1之间的绝缘层剩余部分210′可以形成为低于插塞间隔物膜225的上端。
随后，如图18所示，可以在有源区域190a的凹部中形成金属层222＇。而且，可以形成覆盖共享接触孔Hc和单接触孔Hs的内表面的导电阻挡膜226。金属层222＇可以包括例如用于金属硅化物的金属。例如，金属可以是Ti、Co、Ni、Ta、Pt或其组合。金属层222＇可以使用例如物理气相沉积(PVD)工艺来形成。
导电阻挡膜226可以形成为共形地覆盖共享接触孔Hc和单接触孔Hs的整个内表面。可以使用例如PVD工艺、化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺来执行上述工艺。导电阻挡膜226可以使用TiN、TaN、AlN、WN或其组合或其他材料形成。
随后，如图19所示，可以使用金属层222＇来形成金属硅化物膜222。此外，导电材料可以填充在共享接触孔Hc和单接触孔Hs中，从而形成共享接触插塞230和单接触插塞235。金属硅化物膜222可以以金属层222＇被热处理以与有源区域190a的半导体材料反应的方式获得。在热处理工艺中，可以使用激光退火工艺。导电材料可以使用例如W、Cu、Al、其合金或其组合来形成。
在示例实施例中采用的共享接触插塞230可以分成下部CA1和CB1以及上部CS。根据示例实施例，基于插塞间隔物膜225的上端的高度，共享接触插塞230可以包括第一下部CA1、第二下部CB1和上部CS。第一下部CA1可以连接到作为源/漏区的有源区域190a。第二下部CB1可以连接到第二栅结构160。上部CS可以整体形成在第一下部CA1和第二下部CB1的上表面上以共享两个接触。
在示例实施例中，可以形成插塞间隔物膜225以围绕第一下部CA1。插塞间隔物膜225可以形成在第一下部CA1与绝缘层210之间，并且可以相对于绝缘层210具有选择性蚀刻率，从而即使在将第一接触孔Ha连接到第二接触孔Hb的扩大工艺(例如，预清洁工艺)中(参见图17)也维持初始轮廓。
已经描述了仅在用于源/漏区的接触插塞(接触区域的高度相对低)的情况下应用插塞间隔物膜的示例。在一个实施例中，可以将插塞间隔物膜应用到要共享的全部两个接触孔(例如，图20A至20D)或其他接触孔(例如，图21A至21C)。
图20A至20D是用于制造半导体器件的方法的另一实施例的一些阶段的横截面图。该实施例示出了其中将插塞间隔物膜应用于要共享的全部两个接触孔的示例。将参考图10至图19的工艺来提供每个部件和工艺的描述。
参考图20A，可以在绝缘层210的整个表面上沉积用于插塞间隔物膜的材料层225″。此外，可以分别在第一接触孔Ha和第二接触孔Hb中形成用于执行材料层225″的第一图案化的第一填充掩模图案223a和第二填充掩模图案223b。第一填充掩模图案223a和第二填充掩模图案223b可以例如使用相同的回蚀工艺同时形成。第一填充掩模图案223a和第二填充掩模图案223b的上端可以形成为比栅结构160高出高度h。
随后，可以使用第一接触孔Ha和第二接触孔Hb中的填充掩模图案223a和223b来选择性地去除材料层225″的暴露部分。可以去除填充掩模图案223a和223b，并且可以选择性地去除材料层225”在第一接触孔Ha和第二接触孔Hb的底表面上的部分。结果，如图20B所示，具有预定特性的插塞间隔物膜225a和225b可以形成在第一接触孔Ha和第二接触孔Hb的内侧壁上。
随后，可以执行扩大接触孔的工艺。例如，可以使用在形成导电阻挡层之前执行的预清洁工艺来扩大第一接触孔Ha和第二接触孔Hb。如图20C所示，第一接触孔Ha和第二接触孔Hb的内部可以被清洁，同时第一接触孔Ha和第二接触孔Hb可以被扩大。使用扩大接触孔的工艺可以保证在后续工艺中要形成的上层布线和有效接触。此外，可以去除第一接触孔Ha与第二接触孔Hb之间的隔板的一部分。因此，可以形成其中第一接触孔Ha连接到第二接触孔Hb的上部区域Hc。
在示例实施例中，第一接触孔Ha和第二接触孔Hb之间的绝缘层的剩余部分210a＇可以被额外蚀刻。栅结构上的绝缘层的剩余部分210b＇可以低于第一插塞间隔物膜225a和第二插塞间隔物膜225b的上端。
在扩大接触孔的工艺之后，第一接触孔Ha和第二接触孔Hb的内侧壁可以在插塞间隔物膜225a和225b的上端上包括台阶S1和S2。例如，第一接触孔Ha和第二接触孔Hb可以具有上部区域Hc相比于其下部区域被扩大的形状。
随后，参考图20D，可以使用形成金属硅化物层222、导电阻挡膜226和接触插塞的工艺(例如，参见图18和19)来形成期望的共享接触插塞230a。共享接触插塞230a可以包括第一下部CA1、通过引入额外的第二插塞间隔物膜225b从而形状与上述示例实施例的形状不同的第二下部CB1′和上部CS′。
图21A至图21C示出了用于制造半导体器件的方法的另一实施例的一些阶段。在示例实施例中，将插塞间隔物膜施加到要共享的接触孔之中的另一个接触孔(例如，栅极接触)。将参考图10至19的工艺来提供每个部件和工艺的详细描述。
参考图21A，可以仅在第二接触孔Hb中形成插塞间隔物膜225b。如在上述示例实施例中那样，可以使用填充掩模图案、选择性蚀刻工艺或其他工艺来形成插塞间隔物膜225b。
随后，如图21B所示，可以使用扩大接触孔的工艺(例如，在形成导电阻挡层之前的清洁工艺)，扩大第一接触孔Ha和第二接触孔Hb。在示例实施例中，可以使用插塞间隔物膜225b仅扩大第二接触孔Hb的上部区域Hb＇，同时可以将第一接触孔Ha整体扩大，导致扩大的孔Ha＇。结果，可以在去除隔板之后形成其中扩大的第一接触孔Ha＇连接到第二接触孔Hb的上部区域Hc。
另外，在示例实施例中，第一接触孔Ha和第二接触孔Hb之间的绝缘层的剩余部分210a＇可以具有与上述示例实施例的形状不同的形状。栅结构160上的剩余绝缘膜的剩余部分210b＇被示出为处于与第二插塞间隔物膜225b的上端的高度基本上相同的高度，但是在一个实施例中可以低于其上端。
随后，参考图21C，可以使用形成金属硅化物层222、导电阻挡膜226和接触插塞的工艺(例如，参见图18和19)来形成期望的共享接触插塞230b。共享接触插塞230b可以包括由于引入额外的第二插塞间隔物膜225b从而形状与上述示例实施例的形状不同的第一下部CA1、第二下部CB1′和上部CS＇。
在上述示例实施例中，提供了一种方法，其中要共享的接触孔被形成为彼此间隔开，使得不存在双蚀刻区域。此外，提供了一种方法，其中通过仅选择性地扩大接触孔的上部区域来连接接触孔。该方法不仅可以应用于诸如SRAM的存储器件，而且还可以应用于诸如但不限于图22至图26所示的逻辑器件的各种其他器件。
图22示出了半导体器件300A的另一实施例，图23示出了沿着图22的线C-C截取的横截面图。参考图22和23，半导体器件300A可以包括在衬底101上沿第一方向(例如，X1方向)延伸的第一鳍型有源图案310和第二鳍型有源图案320。第一栅结构GL1和第二栅结构GL2可以沿与第一方向不同的第二方向(例如，Y1方向)延伸，并且分别与第一鳍型有源图案310和第二鳍型有源图案320相交。
在第一鳍型有源图案310中，第一有源区域190a可以形成在第一栅结构GL1的相对侧。与上述情况类似，在第二鳍型有源图案320中，第二有源区域190b可以形成在第二栅结构GL2的相对侧。第一有源区域190a和第二有源区域190b可以被设置为源/漏区。第一晶体管和第二晶体管可以由第一鳍型有源图案310和第二鳍型有源图案320与第一栅结构GL1和第二栅结构GL2相交的区域及其周边(例如，第一有源区域和第二有源区域)限定。
第三栅结构350可以在第一有源区域190a和第二有源区域190b之间，例如在第一接触330A1和第二接触330A2之间。第三栅结构350可以在第二方向上延伸。
在示例实施例中，第三栅结构350可以被设置为包括虚设结构355而不是栅电极164的虚设栅结构。另外，与第一栅结构GL1和第二栅结构GL2类似，第三栅结构350可以包括设置在其相对侧上的侧壁间隔物166、栅绝缘膜162和绝缘盖层168。
第一晶体管和第二晶体管的第一接触330A1和第二接触330A2可以通过第三栅结构350上的第三接触330B连接。如图23所示，在示例元件中，共享接触插塞330可包括对应于第一接触330A1和第二接触330A2的下部区域的第一下部CA1和第二下部CA2、对应于第三接触330B的下部区域的第三下部CB以及连接第一下部CA1、第二下部CA2和第三下部CB的上表面的上部CS。第一下部CA1和第二下部CA2可以与第三栅结构350的侧壁间隔物166相邻。
在示例实施例中，第一下部CA1、第二下部CA2和第三下部CB可以包括分别围绕其侧壁的第一和第二插塞间隔物膜225a和225b。在另一示例实施例中，可以仅在第一下部CA1和第二下部CA2中设置插塞间隔物膜，或者可以仅在第三下部CB中设置插塞间隔物膜。
在示例实施例中，共享接触插塞330的侧壁可以在插塞间隔物的上端上包括台阶。第一插塞间隔物膜225a和第二插塞间隔物膜225b的上端可以在比第三栅结构350的上表面高的高度上。另外，绝缘层210可以包括位于上部CS下方，第一下部CA1、第二下部CA2与第三下部CB之间的部分。
这样，由于在示例实施例中可以形成用于要共享的接触330A1和330A2的相应接触孔，并且接触孔的上部区域被选择性地扩大以仅连接分开的接触孔的上部区域(例如CS)，所以共享接触插塞330可以形成为没有双蚀刻区域。
图24示出沿着图22中所示的线C-C截取的横截面的示例实施例。在半导体器件330A＇的情况下，第三栅结构GL3可以不设置为虚设栅结构，而是以与其他栅结构GL1和GL2类似的方式设置为电极结构。
如图24所示，在示例实施例中，共享接触插塞330′可以包括对应于第一接触和第二接触(图22的330A1和330A2)的下部区域的第一下部CA1和第二下部CA2、对应于第三接触(图22的330B)的下部区域的第三下部CB’以及连接第一下部CA1、第二下部CA2和第三下部CB＇的上表面的上部CS。在示例实施例中，与上述示例实施例不同，第三栅结构GL3可以具有与第一栅结构GL1和第二栅结构GL2类似的电极结构。第三下部CB＇可以连接到第三栅结构GL3的栅电极164a和164b。
上述示例实施例示出了单个共享接触将一个接触连接到另一个接触的结构。在一个实施例中，接触可以连接到导电线，如图25至27所示。
图25是半导体器件300B的另一实施例，图26和27分别示出了沿着图25中的线D-D和E-E截取的横截面实施例。
参考图25、26和27，半导体器件300B可以包括在衬底101上沿第一方向(例如，X1方向)延伸的三个鳍型有源图案110以及沿第二方向(例如，Y1方向)延伸的第一栅结构GL1和第二栅结构GL2，每一个栅结构与鳍型有源图案110相交。
在示例实施例中，鳍型有源图案110可以包括用于每个源/漏的有源区域190，并且有源区域190可以与第一栅结构GL1和第二栅结构GL2一起被限定为晶体管。在示例实施例中，有源区域190可以具有从三个鳍再生长的外延层汇合的形状。
如图25所示，连接到晶体管阵列的有源区域的接触CA1和CA2中的接触CA2可以连接到另一导电线390。例如，导电线390可以被设置为诸如VDD的导电线。
如图26所示，接触CA2可以连接到有源区域190，并且可以延伸为与器件隔离区域150＇上的导电线390相邻。接触CA2可以在其下部区域中包括第一插塞间隔物膜225a。接触CA2中没有形成第一插塞间隔物膜225a的上部区域可以被扩大，从而台阶S可以在第一插塞间隔物膜225a的上端上。
如图27所示，导电线390也可以连接成与接触CA2相邻，并且可以在其下部区域包括第二插塞间隔物膜225b。导电线390中没有形成第二插塞间隔物膜225b的上部区域可以被扩大以连接到接触CA2。根据至少一个实施例，提供了一种将接触连接到导电线以及用于多个接触的共享接触的方法，其可以用于连接两个导电结构而不产生双蚀刻区域。
在图28所示的部件中，可以为计算机设备1000提供端口1050以与视频卡、声卡、存储卡、通用串行总线(USB)设备等进行通信。计算机设备1000可以包括智能电话、平板PC、智能可穿戴设备、台式计算机、膝上型计算机或其他类型的电子设备。
处理器1040可以执行特定操作、命令、任务等。处理器1040可以被提供为中央处理单元(CPU)或微处理器单元(MCU)，并且可以通过总线1060与存储器1030、输入/输出(I/O)设备1020、图像传感器1010以及连接到端口1050的其他设备通信。
存储器1030可以被提供为存储介质，存储计算机设备1000的操作所需的数据或者多媒体数据。存储器1030可以被提供为根据示例实施例的半导体器件，并且可以包括诸如SRAM之类的存储器或者固态驱动器(SSD)、硬盘驱动器(HDD)和光盘驱动器(ODD)中的至少一种，包括内存。I/O设备1020可以包括提供给用户的诸如键盘、鼠标和触摸屏之类的输入设备以及诸如显示器和音频输出单元之类的输出设备。
图像传感器1010可以包括具有多个晶体管的传感器电路，并且传感器电路可以被实现为根据示例实施例的半导体器件10。另外，诸如处理器1040之类的其他部件可以包括具有根据示例实施例的共享接触的半导体器件。
根据前述实施例中的一个或多个，共享接触可以在没有双蚀刻区域的情况下形成。各个分开的接触孔可以形成在要共享的多个区域中，并且分开的接触孔的上部区域可以选择性地扩大，使得分开的接触孔的仅上部区域连接。因此，可以防止由于过蚀刻而导致的对栅结构(例如，侧壁间隔物)的损坏，并且可以以紧凑的方式形成共享接触。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们应当仅以一般的描述性意义来使用和解释，而不是为了限制的目的。在一些情况下，如本领域技术人员在提交本申请时将清楚的那样，除非另有说明，否则结合具体实施例描述的特征、特性和/或元件可以单独地使用，或与结合其他实施例描述的特征、特性和/或元件相组合使用。因此，在不脱离权利要求中阐述的实施例的精神和范围的情况下可以进行形式和细节上的各种改变。

Claims (25)

1.一种半导体器件，包括：
鳍型有源图案中的源/漏区；
与源/漏区相邻的栅结构；
源/漏区和栅结构上的绝缘层；
穿透绝缘层的共享接触插塞，所述共享接触插塞包括连接到源/漏区的第一下部、连接到栅结构的第二下部以及连接到第一下部和第二下部的上表面的上部；以及
插塞间隔物膜，在第一下部和第二下部中的至少一个与绝缘层之间，所述插塞间隔物膜包括与绝缘层的材料不同的材料，所述插塞间隔物膜的一部分将所述共享接触插塞的所述第一下部与所述第二下部分离。
2.根据权利要求1所述的半导体器件，其中，插塞间隔物膜的上端位于比栅结构的上表面高的高度上。
3.根据权利要求2所述的半导体器件，其中，插塞间隔物膜的上端与栅结构的上表面之间的高度差为至少10nm。
4.根据权利要求1所述的半导体器件，其中，绝缘层包括第一下部和第二下部之间的位于所述上部下方的部分。
5.根据权利要求4所述的半导体器件，其中，第一下部和第二下部之间的绝缘层的所述部分低于插塞间隔物膜的上端。
6.根据权利要求4所述的半导体器件，其中，绝缘层包括栅结构与第一下部之间的部分。
7.根据权利要求1所述的半导体器件，其中，插塞间隔物膜仅在第一下部和绝缘层之间。
8.根据权利要求7所述的半导体器件，其中：
共享接触插塞在第一下部的侧表面和所述上部的侧表面之间具有台阶，以及
第二下部的侧表面连续地连接到所述上部的侧表面。
9.根据权利要求1所述的半导体器件，其中，插塞间隔物膜包括：
在第一下部和绝缘层之间的第一插塞间隔物膜，以及
在第二下部和绝缘层之间的第二插塞间隔物膜。
10.根据权利要求1所述的半导体器件，其中：
栅结构包括栅电极和在栅电极的不同侧上的侧壁间隔物，以及
第一下部邻近栅结构的侧壁间隔物。
11.根据权利要求1所述的半导体器件，其中：
栅结构包括在鳍型有源图案上的延伸区域，以及
第二下部连接到栅结构的延伸区域。
12.根据权利要求1所述的半导体器件，还包括：
在共享接触插塞和绝缘层之间并且与共享接触插塞的表面接触的导电阻挡膜。
13.根据权利要求1所述的半导体器件，还包括：
第一晶体管器件；以及
第二晶体管器件，
其中源/漏区构成第一晶体管器件的一部分，并且其中栅结构构成第二晶体管器件的一部分。
14.一种半导体器件，包括：
鳍型有源图案中的源/漏区；
与源/漏区相邻的栅结构；
源/漏区和栅结构上的绝缘层；
穿透绝缘层的共享接触插塞，所述共享接触插塞包括连接到源/漏区的第一下部、连接到栅结构的第二下部以及连接到第一下部和第二下部的上表面的上部；以及
插塞间隔物膜，在第一下部和第二下部中的至少一个与绝缘层之间，所述插塞间隔物膜包括与绝缘层的材料不同的材料，
其中，所述共享接触插塞的侧表面包括所述插塞间隔物膜所覆盖的下部区域和所述插塞间隔物膜的上端没有覆盖的上部区域，
其中，所述共享接触插塞的侧表面在所述下部区域和所述上部区域之间具有台阶。
15.根据权利要求14所述的半导体器件，其中，
在沿第一下部和第二下部的排列方向截取的横截面中，所述上部的宽度大于与第一下部和第二下部对应的外形的最大宽度。
16.一种半导体器件，包括：
衬底，包括具有第一接触区域的第一器件和具有第二接触区域的第二器件；
衬底上的绝缘层，覆盖第一器件和第二器件；
穿透绝缘层的共享接触插塞，所述共享接触插塞包括分别连接到第一接触区域和第二接触区域且彼此间隔开的第一下部和第二下部以及连接到第一下部和第二下部的上表面的上部；
插塞间隔物膜，围绕第一下部和第二下部中的至少一个的侧壁，并且由与绝缘层的材料不同的材料形成，所述插塞间隔物膜的一部分将所述共享接触插塞的所述第一下部与所述第二下部分离；以及
导电阻挡膜，在共享接触插塞和绝缘层之间以与共享接触插塞的表面接触。
17.根据权利要求16所述的半导体器件，其中：
第一接触区域位于比第二接触区域低的高度上，以及
插塞间隔物膜围绕第一下部的侧壁。
18.根据权利要求17所述的半导体器件，其中：
插塞间隔物膜的上端高于第二接触区域，以及
绝缘层在第一下部和第二下部之间的部分低于插塞间隔物膜的上端。
19.根据权利要求18所述的半导体器件，其中，插塞间隔物膜包括：
围绕第一下部的侧壁的第一插塞间隔物膜，以及
围绕第二下部的侧壁的第二插塞间隔物膜。
20.一种半导体器件，包括：
衬底；
在衬底上沿第一方向延伸的第一鳍型有源图案和第二鳍型有源图案；
在衬底上沿与第一方向不同的第二方向延伸的第一栅结构和第二栅结构，所述第一栅结构和第二栅结构分别与第一鳍型有源图案和第二鳍型有源图案相交；
第一鳍型有源图案中在第一栅结构的不同侧上的第一有源区域，用作第一源/漏区；
第二鳍型有源图案中在第二栅结构的不同侧上的第二有源区域，用作第二源/漏区；
衬底上的绝缘层，覆盖第一鳍型有源图案、第二鳍型有源图案、第一栅结构和第二栅结构；
穿透绝缘层的共享接触插塞，所述共享接触插塞包括分别连接到第一有源区域和第二栅结构的第一下部和第二下部以及连接第一下部和第二下部的上表面的第一上部；以及
插塞间隔物膜，在第一下部和第二下部中的至少一个与绝缘层之间，并且包括相对于绝缘层具有选择性蚀刻率的材料，所述插塞间隔物膜的一部分将所述共享接触插塞的所述第一下部与所述第二下部分离。
21.根据权利要求20所述的半导体器件，还包括：
穿透绝缘层的附加共享接触插塞，所述附加共享接触插塞包括分别连接到第二有源区域和第一栅结构的第三下部和第四下部以及连接第三下部和第四下部的上表面的第二上部；以及
附加插塞间隔物膜，在第三下部和第四下部中的至少一个与绝缘层之间，并且包括相对于绝缘层具有选择性蚀刻率的材料。
22.一种半导体器件，包括：
鳍型有源图案中的第一源/漏区和第二源/漏区；
第一源/漏区与第二源/漏区之间的栅结构；
绝缘层，覆盖第一源/漏区、第二源/漏区和栅结构；
穿透绝缘层的共享接触插塞，所述共享接触插塞包括分别连接到第一源/漏区和第二源/漏区的第一下部和第二下部、栅结构上的第三下部以及连接第一至第三下部的上表面的上部；以及
插塞间隔物膜，在第一至第三下部中的至少一个与绝缘层之间，所述插塞间隔物膜包括与绝缘层的材料不同的材料，所述插塞间隔物膜的一部分将所述共享接触插塞的所述第一下部与所述第二下部分离。
23.根据权利要求22所述的半导体器件，其中，栅结构是虚设栅结构。
24.根据权利要求22所述的半导体器件，其中：
栅结构包括栅电极，以及
第三下部电连接到栅电极。
25.一种半导体器件，包括：
衬底；
在衬底上沿第一方向延伸的第一鳍型有源图案和第二鳍型有源图案；
在衬底上沿与第一方向不同的第二方向延伸的第一栅结构和第二栅结构，所述第一栅结构和第二栅结构分别与第一鳍型有源图案和第二鳍型有源图案相交；
第一鳍型有源图案中在第一栅结构的不同侧上的第一有源区域，用作第一源/漏区；
第二鳍型有源图案中在第二栅结构的不同侧上的第二有源区域，用作第二源/漏区；
第三栅结构，沿第二方向延伸并且在第一有源区域和第二有源区域之间；
绝缘层，在衬底上并且覆盖第一鳍型有源图案、第二鳍型有源图案和第一至第三栅结构；
穿透绝缘层的共享接触插塞，所述共享接触插塞包括分别连接到第一有源区域和第二有源区域的第一下部和第二下部、第三栅结构上的第三下部以及连接第一至第三下部的上表面的上部；以及
插塞间隔物膜，形成为包围第一至第三下部中的至少一个的侧壁，所述插塞间隔物膜包括相对于绝缘层的材料具有选择性蚀刻率的材料。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10998228B2 (en) * 2014-06-12 2021-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned interconnect with protection layer
KR102285271B1 (ko) * 2017-04-03 2021-08-03 삼성전자주식회사 반도체 장치
EP3514833B1 (en) * 2018-01-22 2022-05-11 GLOBALFOUNDRIES U.S. Inc. A semiconductor device and a method
US10651178B2 (en) * 2018-02-14 2020-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Compact electrical connection that can be used to form an SRAM cell and method of making the same
US10580779B2 (en) * 2018-02-23 2020-03-03 Globalfoundries Inc. Vertical transistor static random access memory cell
US10861859B2 (en) * 2018-06-29 2020-12-08 Taiwan Semiconductor Manufacturing Company Ltd. Memory cells with butted contacts and method of forming same
US10510600B1 (en) 2018-07-11 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Shared contact structure and methods for forming the same
US11139212B2 (en) * 2018-09-28 2021-10-05 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method for making
US11424160B2 (en) * 2019-02-13 2022-08-23 Intel Corporation Self-aligned local interconnects
US11127684B2 (en) * 2019-10-18 2021-09-21 Taiwan Semiconductor Manufacturing Co., Ltd. Low-resistance interconnect structures
US11393718B2 (en) * 2020-01-30 2022-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for forming the same
US11189525B2 (en) * 2020-02-21 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Via-first process for connecting a contact and a gate electrode
TWI755714B (zh) * 2020-04-21 2022-02-21 力晶積成電子製造股份有限公司 靜態隨機存取記憶體元件及其製造方法
KR20220030456A (ko) * 2020-09-01 2022-03-11 삼성전자주식회사 반도체 장치
KR20220030455A (ko) * 2020-09-01 2022-03-11 삼성전자주식회사 반도체 장치
US20220238373A1 (en) 2021-01-27 2022-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Gate contact structure
US12029024B2 (en) 2021-04-05 2024-07-02 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of fabricating the same
US11854940B2 (en) * 2021-04-15 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having self-aligned interconnect structure and method of making
US11894437B2 (en) * 2021-05-14 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid conductive structures
CN115394844B (zh) * 2022-10-26 2023-04-07 合肥晶合集成电路股份有限公司 半导体器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102468175A (zh) * 2010-11-18 2012-05-23 中芯国际集成电路制造(上海)有限公司 晶体管的制作方法
CN103383964A (zh) * 2012-05-03 2013-11-06 台湾积体电路制造股份有限公司 用于FinFET的结构

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000188340A (ja) 1998-12-21 2000-07-04 Mitsubishi Electric Corp スタティック型半導体記憶装置およびその製造方法
KR20080082426A (ko) 2007-03-07 2008-09-11 삼성전자주식회사 스태틱 메모리 소자
JP2008235793A (ja) 2007-03-23 2008-10-02 Toshiba Corp 半導体装置およびその製造方法
JP2009111200A (ja) 2007-10-31 2009-05-21 Panasonic Corp 半導体装置及びその製造方法
JP2010010590A (ja) * 2008-06-30 2010-01-14 Toshiba Corp 半導体装置およびその製造方法
JP2011018692A (ja) 2009-07-07 2011-01-27 Fujitsu Semiconductor Ltd 半導体装置とその製造方法
KR20130074296A (ko) 2011-12-26 2013-07-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9349812B2 (en) * 2013-05-27 2016-05-24 United Microelectronics Corp. Semiconductor device with self-aligned contact and method of manufacturing the same
US9773696B2 (en) * 2014-01-24 2017-09-26 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9634115B2 (en) * 2014-06-11 2017-04-25 Globalfoundries Inc. Methods of forming a protection layer on a semiconductor device and the resulting device
KR102340329B1 (ko) * 2015-03-25 2021-12-21 삼성전자주식회사 반도체 소자
US9685340B2 (en) * 2015-06-29 2017-06-20 International Business Machines Corporation Stable contact on one-sided gate tie-down structure
US10002789B2 (en) * 2016-03-24 2018-06-19 International Business Machines Corporation High performance middle of line interconnects
US9812400B1 (en) * 2016-05-13 2017-11-07 Globalfoundries Inc Contact line having insulating spacer therein and method of forming same
US9837539B1 (en) * 2016-11-29 2017-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming
TWI722073B (zh) * 2016-12-13 2021-03-21 聯華電子股份有限公司 半導體元件及其製作方法
KR102285271B1 (ko) * 2017-04-03 2021-08-03 삼성전자주식회사 반도체 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102468175A (zh) * 2010-11-18 2012-05-23 中芯国际集成电路制造(上海)有限公司 晶体管的制作方法
CN103383964A (zh) * 2012-05-03 2013-11-06 台湾积体电路制造股份有限公司 用于FinFET的结构

Also Published As

Publication number Publication date
US20190267459A1 (en) 2019-08-29
KR20180112278A (ko) 2018-10-12
US10347726B2 (en) 2019-07-09
US10998411B2 (en) 2021-05-04
US11901422B2 (en) 2024-02-13
US20210257470A1 (en) 2021-08-19
KR102285271B1 (ko) 2021-08-03
CN108695323A (zh) 2018-10-23
US20180286957A1 (en) 2018-10-04

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