JP5363536B2 - 他の素子の処理の間のメモリセルの活性層の保護 - Google Patents
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- 238000012545 processing Methods 0.000 title description 4
- 238000000034 method Methods 0.000 claims description 43
- 239000004020 conductor Substances 0.000 claims description 34
- 238000004140 cleaning Methods 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 230000001681 protective effect Effects 0.000 claims description 8
- 239000010410 layer Substances 0.000 description 77
- 239000010949 copper Substances 0.000 description 41
- 229910052802 copper Inorganic materials 0.000 description 36
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 35
- 229910052751 metal Inorganic materials 0.000 description 31
- 239000002184 metal Substances 0.000 description 31
- 238000007796 conventional method Methods 0.000 description 13
- 239000010936 titanium Substances 0.000 description 10
- 229910052719 titanium Inorganic materials 0.000 description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 8
- 238000005530 etching Methods 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- JPVYNHNXODAKFH-UHFFFAOYSA-N Cu2+ Chemical compound [Cu+2] JPVYNHNXODAKFH-UHFFFAOYSA-N 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 238000013459 approach Methods 0.000 description 3
- 229910001431 copper ion Inorganic materials 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 238000000992 sputter etching Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000010574 gas phase reaction Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007872 degassing Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 230000005283 ground state Effects 0.000 description 1
- 230000016507 interphase Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000005987 sulfurization reaction Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
- H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H10N70/821—Device geometry
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Description
発明の背景
１．技術分野
本発明は、一般的にメモリ技術に関し、より特定的には、たとえば、銅ビアのような他の素子に施される処理ステップの間のメモリセルの活性層の保護に関するものである。
１．技術分野
本発明は、一般的にメモリ技術に関し、より特定的には、たとえば、銅ビアのような他の素子に施される処理ステップの間のメモリセルの活性層の保護に関するものである。
２．背景技術
一般に、コンピュータおよび他の電子装置に関連したメモリ装置が、その動作のための情報を蓄積し維持するために用いられている。典型的には、そのような装置は、メモリセルのアレイを含み、その中では、それぞれのメモリセルは、その情報のプログラミング、消去、および読出のためにアクセスされ得る。それぞれのメモリセルは、「０」および「１」とも呼ばれる「オフ」状態または「オン」状態で情報を維持している。
一般に、コンピュータおよび他の電子装置に関連したメモリ装置が、その動作のための情報を蓄積し維持するために用いられている。典型的には、そのような装置は、メモリセルのアレイを含み、その中では、それぞれのメモリセルは、その情報のプログラミング、消去、および読出のためにアクセスされ得る。それぞれのメモリセルは、「０」および「１」とも呼ばれる「オフ」状態または「オン」状態で情報を維持している。
そのような電子装置が開発され改善され続けているので、蓄積され維持されることを要求される情報の量は増加し続けている。図１は、それらのニーズに適合するために有利な特性を備えたメモリセル３０の１つのタイプを示している。メモリセル３０は、たとえば、電極３２、電極３２上のＣｕ2Ｓのような超イオン層３４、Ｃｕ2Ｓ層３４の上のＣｕ2
Ｏまたはさまざまなポリマーのような活性層３６、および活性層３６上の電極３８を含んでいる。まず、メモリセル３０がプログラムされていないと仮定し、メモリセル３０をプログラムするために、電極３２が接地状態に保持されながら、負電圧が電極３８に印加される。その結果、電位ＶPG（「プログラミング」電位）が、電極３２から電極３８への方向において、電位が高い側から電位が低い側へメモリセル３０を横切って印加される。この電位によれば、銅イオンは、十分に、超イオン層３４から電極３８に向かってかつ活性層３６の中に引付けられ得る。それにより、活性層３６（および全体メモリセル３０）は低抵抗または導電性状態になる。そのような電位の除去に関して、プログラミングステップの間に活性層の中に引付けられる銅イオンはその中で残存し、その結果、活性層３６（およびメモリセル３０）は導電性または低抵抗状態のままである。
Ｏまたはさまざまなポリマーのような活性層３６、および活性層３６上の電極３８を含んでいる。まず、メモリセル３０がプログラムされていないと仮定し、メモリセル３０をプログラムするために、電極３２が接地状態に保持されながら、負電圧が電極３８に印加される。その結果、電位ＶPG（「プログラミング」電位）が、電極３２から電極３８への方向において、電位が高い側から電位が低い側へメモリセル３０を横切って印加される。この電位によれば、銅イオンは、十分に、超イオン層３４から電極３８に向かってかつ活性層３６の中に引付けられ得る。それにより、活性層３６（および全体メモリセル３０）は低抵抗または導電性状態になる。そのような電位の除去に関して、プログラミングステップの間に活性層の中に引付けられる銅イオンはその中で残存し、その結果、活性層３６（およびメモリセル３０）は導電性または低抵抗状態のままである。
メモリセルを消去するために、電極３２が接地状態になっている間に正電圧が電極３８に印加される。その結果、電位Ｖerが、逆方向において、電位が高い側から電位が低い側へメモリセルを横切ってメモリセル３０に印加される。その電位によれば、電流が逆方向にメモリセルを通って流れ、銅イオンは、活性層３６から電極３２に向かってかつ超イオン層３４内へ十分にはじき出され得る。次に、それにより、活性層３６（および全体メモリセル３０）は、高抵抗すなわち実質的に非導電性状態になる。この状態は、メモリセルから電位を除去し続ける。
メモリセル３０の状態を読出すときには、電位Ｖrが電位Ｖpgと同じ方向において高い
側から低い側へメモリセル３０を横切って印加される。この電位は、プログラミング（上記参照）のためにメモリセル３０を横切って印加される電位Ｖpgよりも小さい。このような状況において、メモリセル３０がプログラミングされると、メモリセル３０は、容易に電流を流し、それによって、メモリセル３０がプログラムされた状態にあることを示す。メモリセル３０がプログラムされていなければ、メモリセル３０は電流を流さず、それによって、メモリセル３０が消去された状態であることを示す。
側から低い側へメモリセル３０を横切って印加される。この電位は、プログラミング（上記参照）のためにメモリセル３０を横切って印加される電位Ｖpgよりも小さい。このような状況において、メモリセル３０がプログラミングされると、メモリセル３０は、容易に電流を流し、それによって、メモリセル３０がプログラムされた状態にあることを示す。メモリセル３０がプログラムされていなければ、メモリセル３０は電流を流さず、それによって、メモリセル３０が消去された状態であることを示す。
図２〜図１４は、電子構造の中における導電体または導電性プラグを伴ったようなメモリセルを形成するためのプロセスを示している。まず、図２を参照して、誘電体層５０が
たとえば銅のような導電性金属層５２を覆うようにかつ接触するように形成される。金属層５２は、示されるように、金属線５２Ａおよび５２Ｂにパターニングされている。標準的なリソグラフィ技術を用いて、ビア開口５４および５６が、金属線５２Ａおよび５２Ｂを覆うように誘電体内にかつ誘電体を貫通するように形成されており、それぞれ金属線５２Ａおよび５２Ｂに連通している（図３）。次に（図４）、開口５４および５６がそれぞれの開口５４および５６内に銅体５８および６０を形成するように導電性材料（たとえば銅）で満たされる。それにより、銅体５８および５６は金属層５２のそれぞれの金属線５２Ａおよび５２Ｂに接触する。
たとえば銅のような導電性金属層５２を覆うようにかつ接触するように形成される。金属層５２は、示されるように、金属線５２Ａおよび５２Ｂにパターニングされている。標準的なリソグラフィ技術を用いて、ビア開口５４および５６が、金属線５２Ａおよび５２Ｂを覆うように誘電体内にかつ誘電体を貫通するように形成されており、それぞれ金属線５２Ａおよび５２Ｂに連通している（図３）。次に（図４）、開口５４および５６がそれぞれの開口５４および５６内に銅体５８および６０を形成するように導電性材料（たとえば銅）で満たされる。それにより、銅体５８および５６は金属層５２のそれぞれの金属線５２Ａおよび５２Ｂに接触する。
たとえば、シリコンナイトライドのようなハードマスク６２が結果として生じる構造の上表面を覆うようにかつ接触するように、すなわち、何らかの適切な方法によって銅体５８および６０ならびに誘電体層５０を覆うように形成される（図５）。標準的なリソグラフィ技術を用いて、ハードマスクの一部が銅体５８を覆うように残存するハードマスク６４を与えるが、露出した銅体６０を残存させるように除去される（図６）。次に、図７を参照して、銅体６０の上表面が開口５６内に凹部６６を形成するようにエッチングされるが、銅体５８がエッチング工程に間中ずっとハードマスク６４によってエッチングから保護される。
タンタルを含む層６８は、結果として生じる構造を覆うようにかつそれらに接触するように堆積される（図８）。すなわち、タンタルを含む層６８は、露出した誘電体５０の部分、ハードマスク部分６４、および銅体６０を覆うようにかつそれらに接触するように堆積され、先のステップで形成された凹部６６に充填される。その後、研磨工程が凹部６６内のその部分７０を除くタンタルを含む層６８のすべてを除去しかつハードマスク６４を除去するように施される。その結果、銅体６０および銅体６０に接しかつ銅体６０を覆うキャップ７０を含む導電体７２を形成するように銅体６０を覆うキャップ７０が残存し、全体構造が平坦化される（図９）。銅体５８それ自身は、導電体を構成する。
図１０および図１１を参照して、メモリ構造７４が銅体５８を覆うように形成される。その促進のために、非活性層７６（図１０）、たとえばＣｕ2Ｓ2が、硫化技術、気相反応、注入、堆積、または他の適切な技術を用いて形成されてもよい。これによれば、銅体５８上に非活性層７６が得られる。図１１に示されるように、有機材料または無機材料であり得る活性層７８が、たとえば、スピンオン技術、化学気相成長などのような適切な何らかの技術によって非活性層７６に接触しかつ非活性層７６を覆うように形成される。
空気に接触することによって導電体７２上に形成された自然酸化物８２を除去するように、導電体７２および活性層７８を接続する前に、クリーニングステップ８０が施される（図１２）。これは、その構造に接しかつその構造を覆うように形成された導電層が導電体７２に適切なオーミック接触を与えることを確保するためになされる。酸化物の除去のステップはアルゴンスパッタエッチングによって達成されてもよく、導電体７２の露出したキャップ７０から酸化物８２を強制的に除去するものであればよい。次に、たとえばアルミニウムのような導電性金属層８４が結果構造上にかつ結果構造を覆うように設けられる（図１３）。金属線８４Ａおよび８４Ｂ内に（標準的なリソグラフィ技術を用いて）パターニングされる。金属線８４Ａは、活性層７８上に活性層７８およびメモリ構造７４を覆うように形成されており、金属線８４Ｂは、導電体７２上に導電体７２を覆うように形成されている（図１４）。そのため、図示された説明されたステップは全体的な電子構造８６を形成する。導電体５８、非活性層７６、活性層７８、および金属線８４Ａは、既に示されかつ述べられたようにメモリセルを構成し、導電体７２は、金属線５２Ｂと金属線８４Ｂとの間の相間接続部を構成する。
図示され説明されたようなクリーニングステップは導電層８４と導電体７２との間の適切なオーミック接触を形成するために必要と見られてきた。しかしながら、酸化物８２の相対的に激しい物理的な衝撃を含めて、導電体７２から酸化物を除去するプロセスは、露出したメモリ構造７２の活性層７８に対して施される。この攻撃的なクリーニング処理は、酸化物を除去するという点においては効果的であるけれども、露出した活性層７８をも損傷させてしまい、完成したメモリセルの特性を劣化させたり、その動作を不能にしてしまったりする。
そのため、必要とされることは、メモリ構造に対して損傷を与えることを防止しながら選択された導電体から表面酸化物を適切に除去するためのアプローチである。
発明の開示
広く述べられたように、本発明は、電子装置を製造する方法であり、その方法は、導電層を設けるステップと、その導電層を覆うように誘電体層を設けるステップと、その誘電体層を貫通する第１および第２の開口を設けるステップと、その第１および第２の開口にそれぞれ第１および第２の導電体を設けるステップと、第１の導電体を覆うようにメモリ構造を設けるステップと、そのメモリ構造を覆うように保護要素を設けるステップと、第２の導電体上で処理を施すステップとを備えている。本発明の他の局面においては、電子構造は、その中で第１および第２の開口を有する誘電体層と、第１および第２の開口内のそれぞれの第１および第２の導電層と、第１の誘電体を覆うようにメモリ構造とを備え、そして、（ａ）第１の非活性層と、（ｂ）非活性層上の活性層と、メモリ構造を覆うが第２の導電体を覆わないチタンおよび／またはチタンナイトライドを備える保護要素とを備えている。
広く述べられたように、本発明は、電子装置を製造する方法であり、その方法は、導電層を設けるステップと、その導電層を覆うように誘電体層を設けるステップと、その誘電体層を貫通する第１および第２の開口を設けるステップと、その第１および第２の開口にそれぞれ第１および第２の導電体を設けるステップと、第１の導電体を覆うようにメモリ構造を設けるステップと、そのメモリ構造を覆うように保護要素を設けるステップと、第２の導電体上で処理を施すステップとを備えている。本発明の他の局面においては、電子構造は、その中で第１および第２の開口を有する誘電体層と、第１および第２の開口内のそれぞれの第１および第２の導電層と、第１の誘電体を覆うようにメモリ構造とを備え、そして、（ａ）第１の非活性層と、（ｂ）非活性層上の活性層と、メモリ構造を覆うが第２の導電体を覆わないチタンおよび／またはチタンナイトライドを備える保護要素とを備えている。
本発明は、添付された図面とともに以下の詳細な説明を考慮することによって最もよく理解される。次の説明から当業者にとても明らかなように、発明を実施するためのベストモードの単純な図解によって発明の実施の形態が詳細に述べられている。さまざまな自明の局面をも可能であり、図面の範囲から逸脱することがなければであるけれども、理解されるように、本発明は、他の実施の形態が可能であり、その詳細は変更され得る。したがって、図面および詳細な説明は、本来的にイラストであるとみなされ、そのようなものに限定されない。
発明の特質であると思われる新規な特徴は、添付された特許請求の範囲に記載されている。しかしながら、より好ましい使用態様と同様に発明それ自身およびそのさらなる目的および利点は、添付される図面に関連して読まれるときに描写された実施の形態の次の詳細な説明の参照によって最もよく理解されであろう。
発明を実施するための最良の形態
発明を実施するために発明者によって現在意図されているベストモードを説明している本発明の特定の実施の形態がここで詳細に説明される。
発明を実施するために発明者によって現在意図されているベストモードを説明している本発明の特定の実施の形態がここで詳細に説明される。
図１５〜図２９は、電子構造の導電体または導電性プラグを伴ったメモリセルを形成するための本プロセスを示している。図１５〜図２４は、図２〜図１１を参照して上に示されかつ説明されたものと同様のステップを示している。すなわち、誘電体層１００は、たとえば銅のような導電性金属層１０２を覆うようにかつ導電性金属層１０２に接して形成されている。金属層１０２は、示されるように、金属線１０２Ａおよび１０２Ｂにパターニングされている（図１５）。標準的なリソグラフィ技術を用いて、ビア開口１０４および１０６がそれぞれの金属線１０２Ａおよび１０２Ｂを覆うように誘電体層１００内に誘電体層１００を貫通するように形成され、金属線１０２Ａおよび１０２Ｂにそれぞれ連通している（図１６）。次に（図１７）、開口１０４および１０６が導電性材料（たとえば銅）でそれぞれの開口１０４および１０６内に銅体１０８および１１０を形成するように充填され、銅体１０８および１１０が層１０２のそれぞれの金属線１０２Ａおよび１０２Ｂに接触する。
たとえば、シリコンナイトライドのようなハードマスク１１２が、結果として生じる構造の上表面を覆うようにかつその上表面に接触するように、すなわち何らかの適切な方法によって、銅体１０８および１１０ならびに誘電体１００の上表面を覆うように形成される（図１８）。標準的なリソグラフィ技術を用いて、ハードマスク１１２の一部が銅体１０８を覆うように残存するハードマスク部１１４を形成するが、銅体１１８を露出させるように除去される（図１９）。次に、図２０を参照して、エッチングステップが開口１０６内に凹部１１６を形成するように銅体１１０の上表面上に施される。銅体１０８は、エッチングステップの間中、ハードマスク１１４によってエッチングから保護されている。
タンタルを含む層１１８が結果として生じる構造を覆うようにかつ結果として生じる構造に接するように堆積され（図２１）、すなわち、露出した誘電体１００の一部、ハードマスク部１１４、および銅体１１０を覆うように堆積され、以前のステップで形成された凹部１１６内に充填される。その後、凹部１１６内のその部分１２０を除く層１１８のすべてを除去するようにかつハードマスク１１４を除去するように施される。それにより、銅体１１０を含む導電体１２２を形成するように銅体１１０を覆うキャップ１２０が残存する。そのキャップ１２０は、銅体１１０に接しかつ銅体１１０を覆い、すべての構造が平坦化されている（図２２）。銅体１０８それ自身は、導電体を構成する。誘電体１００および導電体１０８および１２２は、基礎構造１２４を作り上げる。
図２３および図２４を参照して、メモリ構造１２６は、銅体１０８を覆うように形成される。その促進において、非活性層１２８（図２３）、たとえばＣｕ2Ｓが、硫化技術、
気相反応、注入、堆積または他の適切な技術を用いて形成されてもよい。これによれば、銅体１０８の上にかつ銅体１０８を覆うように非活性層１２８が形成される。図２４に示されるように、有機材料または無機材料である非活性層１３０が、たとえばスピンオン技術、化学気相成長などを含む適切な何らかの技術によって非活性層１２８に接触しかつ非活性層１２８を覆うように形成される。
気相反応、注入、堆積または他の適切な技術を用いて形成されてもよい。これによれば、銅体１０８の上にかつ銅体１０８を覆うように非活性層１２８が形成される。図２４に示されるように、有機材料または無機材料である非活性層１３０が、たとえばスピンオン技術、化学気相成長などを含む適切な何らかの技術によって非活性層１２８に接触しかつ非活性層１２８を覆うように形成される。
次に、図２５を参照して、この時点で前述されたような酸化物除去またはクリーニングステップを施す代わりに、チタンおよび／またはチタンナイトライドのようなチタンを含む金属層１３２が、結果として生じる構造を覆うように設けられる。バリアチタン／チタンナイトライド金属膜の形成は、次のように施される。物理蒸着（ＰＶＤ）がＵＨＶまたはＮ2雰囲気中でチタンターゲットからスパッタリングによって施される。この技術のために半導体産業で典型的に使用される処理ツールは、自己イオンプラズマ（ＳＩＰ）または中空陰極マグネトロン（ＨＣＭ）源のいずれかを用いる。クラスタツール構成は、真空を破壊しなければ、ウェハ焼成脱気、事前堆積ＡＲスパッタエッチング、および金属スパッタデポジションのために可能である。好ましい処理シーケンスは、低下した温度下（〜１５０Ｃ、４５ｓｅｃ）で基板を脱気し、デポジットチャンバに移送し、予熱し（〜１５０Ｃ、１０ｓｅｃ、Ａｒ６５ｓｃｃｍ）、チタンを堆積し（〜１５０Ｃ、３８ｓｅｃ、Ａｒ６５ｓｃｃｍ、ＤＣパワー５００Ｗ）、チタンナイトライドを堆積し（〜１５０Ｃ、２９ｓｅｃ、Ａｒ８５ｓｃｃｍ／Ｎ２、９０ｓｃｃｍ、ＤＣパワー７６００Ｗ）、排出し（〜１５０Ｃ、５ｓｅｃ）および冷却する。このプロセスは、典型的には、Ｔｉ（１５０オングストローム）／ＴｉＮ（６００オングストローム）からなる２層膜を作り出す。シーケンスの中で意図的にＡＲ事前堆積スパッタエッチングを実行せずにかつウェハを低い温
度に維持することによって、ウェハ表面に露出した活性層が保持される。
度に維持することによって、ウェハ表面に露出した活性層が保持される。
フォトレジストパターニング技術を用いて、チタンを含む金属層の一部が除去され、チタンを含む素子１３４が活性層１３０を覆いかつ活性層１３０に接触するように残存する（図２６）。その後、保護層１３４が活性層１３０を覆っている状態で酸化物除去すなわち上述したようなクリーニングステップが施される（図２７）。すなわち、たとえばアルゴンスパッタエッチング１３６が施される。それにより、物理的かつ強制的に、導電体１２２の露出したキャップ１２０および露出した保護層１３４から酸化物１３８を除去する。層１３４は、この衝撃から活性層１３０を保護する。その結果、導電体１２２および層１３４の適切なクリーニングが実行されている間に、活性層１３０を損傷させずに、後に塗布される導電層への適切なオーミック接触を確保することができる。
その後、予め示されかつ述べられたように、導電性金属層１４０、たとえばアルミニウムを含む層（たとえばＴｉ／ＴｉＮ／Ａｌ（０．５％Ｃｕ）／ＴｉＮ積層構造）が、結果として生じる構造に接触してかつ結果として生じる構造を覆うように設けられる（図２８）、（標準的なリソグラフィ技術を用いて）金属線１４０Ａおよび１４０Ｂにパターニングされる。金属線１４０Ａは、保護層１３４に接触しておりかつ保護層１３４を覆っており、さらにメモリ構造１２６を覆っている。金属線１４０Ｂは、導電体１２２に接触しておりかつ導電体１２２を覆っている（図２９）。そのため、上に示されかつ述べられたようなステップは、全体の電子構造１４２を形成する。導電体１０８、非活性層１２８、活性層１３０、および層１３４は、予め示されかつ述べられたようなメモリセルを構成する。導電体１２２は、金属線１０２Ｂと金属線１４０Ｂとの間の接続部を構成する。
本発明は、基礎構造（１２４）を設けるステップと、前記基礎構造（１２４）の一部を覆うようにメモリ構造（１２６）を設けるステップと、前記メモリ構造（１２６）を覆うように保護要素（１３４）を設けるステップと、前記保護要素の下ではない領域内の前記基礎構造（１２４）上に処理を施すステップとを備えている。
また、本発明は、前記保護要素（１３４）が導電性材料を備えていてもよい。
また、本発明は、前記基礎構造（１２４）上の処理がクリーニングプロセスを備えている、請求項２に記載の電子構造の製造方法。
また、本発明は、前記基礎構造（１２４）上の処理がクリーニングプロセスを備えている、請求項２に記載の電子構造の製造方法。
また、本発明は、前記メモリ構造（１２６）が、第１メモリ構造層（１２８）と、前記第１メモリ構造層（１２８）上の第２活性メモリ構造層（１３０）とを備えていてもよい。
酸化物を導電体から除去するステップがメモリセルのいずれの部分をも損傷させることなしに達成されるアプローチがここに与えられていることが分かる。このアプローチは、その目的を達成するためにシンプルかつ非常に効果的である。
本発明の実施の形態の前述の記載は、発明のイラスト化および詳述のためになされてきた。本発明は、開示された厳密な形態に徹底されるものであったり限定されるものであったりすることは意図されていない。他の変更または変形が上述の教示に鑑みて可能である。
実施の形態は、本発明およびその実際の用途の原理を最もよく描くために選ばれ述べられているが、それによって、意図される特定の仕様に適合するようにさまざまな実施の形態または変更を伴って発明を当業者が利用することができる。そのようなすべての変更または変形は、公平で、法的で、かつ公正に資格づけられた幅に従って解釈されるときに添付の特許請求の範囲によって決定されるような発明の範囲内にある。
１００ 誘電体、１０２ 導電層、１０４ 第１の開口、１０６ 第２の開口、１０８ 第１の導電体、１１０ 第２の導電体、１２６ メモリ構造、１３４ 保護要素。
Claims (7)
- その中に第１および第２の開口（１０４，１０６）を有する層（１００）を設けるステップと、
前記第１および第２の開口（１０４，１０６）内にそれぞれ第１および第２体（１０８，１１０）を設けるステップと、
前記第１体（１０８）を覆うようにメモリ構造（１２６）を設けるステップと、
前記メモリ構造（１２６）をクリーニング処理の衝撃から保護するために、当該メモリ構造（１２６）の全表面を覆うように保護要素（１３４）を設けるステップと、
前記保護要素（１３４）が前記メモリ構造（１２６）の全表面を覆う状態で前記第２体（１１０）上で前記クリーニング処理を施すステップとを備えた、電子構造の製造方法。 - 前記メモリ構造（１２６）が、第１メモリ構造層（１２８）と第２メモリ構造層（１３０）とを備えた、請求項１に記載の電子構造の製造方法。
- 前記第１メモリ構造層（１２８）が前記第１体（１０８）上にあり、前記第２メモリ構造層（１３０）が前記第１メモリ構造層（１２８）上にある、請求項２に記載の電子構造の製造方法。
- 前記第１メモリ構造層（１２８）が非活性層であり、前記第２メモリ構造層（１３０）が活性層である、請求項２または３に記載の電子構造の製造方法。
- 前記保護要素（１３４）が導電性材料を備えた、請求項１〜４のいずれかに記載の電子構造の製造方法。
- 前記第１および第２体（１０８，１１０）のそれぞれが導電性材料を備えた、請求項１〜５のいずれかに記載の電子構造の製造方法。
- 前記保護要素（１３４）は、前記層（１００）に露出した前記メモリ構造（１２６）の全表面を覆う、請求項１〜６いずれかに記載の電子構造の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/987,262 US7220642B2 (en) | 2004-11-12 | 2004-11-12 | Protection of active layers of memory cells during processing of other elements |
| US10/987,262 | 2004-11-12 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007541329A Division JP5032330B2 (ja) | 2004-11-12 | 2005-11-10 | 電子装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011233916A JP2011233916A (ja) | 2011-11-17 |
| JP5363536B2 true JP5363536B2 (ja) | 2013-12-11 |
Family
ID=36202492
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007541329A Expired - Fee Related JP5032330B2 (ja) | 2004-11-12 | 2005-11-10 | 電子装置の製造方法 |
| JP2011150816A Expired - Fee Related JP5363536B2 (ja) | 2004-11-12 | 2011-07-07 | 他の素子の処理の間のメモリセルの活性層の保護 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007541329A Expired - Fee Related JP5032330B2 (ja) | 2004-11-12 | 2005-11-10 | 電子装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7220642B2 (ja) |
| JP (2) | JP5032330B2 (ja) |
| KR (1) | KR100912516B1 (ja) |
| CN (1) | CN101057345A (ja) |
| TW (1) | TW200623334A (ja) |
| WO (1) | WO2006053163A2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005244031A (ja) * | 2004-02-27 | 2005-09-08 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US7232765B1 (en) * | 2004-11-12 | 2007-06-19 | Spansion Llc | Utilization of a Ta-containing cap over copper to facilitate concurrent formation of copper vias and memory element structures |
| JP4552745B2 (ja) * | 2005-05-10 | 2010-09-29 | ソニー株式会社 | 記憶素子及びその製造方法 |
| JP4552752B2 (ja) * | 2005-05-16 | 2010-09-29 | ソニー株式会社 | 記憶素子の製造方法、記憶装置の製造方法 |
| US8232175B2 (en) * | 2006-09-14 | 2012-07-31 | Spansion Llc | Damascene metal-insulator-metal (MIM) device with improved scaleability |
| JP2008108860A (ja) * | 2006-10-25 | 2008-05-08 | Elpida Memory Inc | 半導体装置の製造方法 |
| JP5385553B2 (ja) * | 2008-06-13 | 2014-01-08 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US9685608B2 (en) * | 2012-04-13 | 2017-06-20 | Crossbar, Inc. | Reduced diffusion in metal electrode for two-terminal memory |
| KR102577389B1 (ko) | 2017-06-09 | 2023-09-15 | 바스프 코포레이션 | 촉매 물품 및 배기가스 처리 시스템 |
| WO2018224651A2 (en) | 2017-06-09 | 2018-12-13 | Basf Se | Catalytic article and exhaust gas treatment systems |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2953369B2 (ja) * | 1996-01-17 | 1999-09-27 | 日本電気株式会社 | 半導体装置の構造およびその製造方法 |
| US6313035B1 (en) * | 1996-05-31 | 2001-11-06 | Micron Technology, Inc. | Chemical vapor deposition using organometallic precursors |
| TW484228B (en) * | 1999-08-31 | 2002-04-21 | Toshiba Corp | Non-volatile semiconductor memory device and the manufacturing method thereof |
| US6461963B1 (en) * | 2000-08-30 | 2002-10-08 | Micron Technology, Inc. | Utilization of disappearing silicon hard mask for fabrication of semiconductor structures |
| US6420232B1 (en) * | 2000-11-14 | 2002-07-16 | Silicon-Based Technology Corp. | Methods of fabricating a scalable split-gate flash memory device having embedded triple-sides erase cathodes |
| US6759282B2 (en) * | 2001-06-12 | 2004-07-06 | International Business Machines Corporation | Method and structure for buried circuits and devices |
| US6717215B2 (en) | 2001-06-21 | 2004-04-06 | Hewlett-Packard Development Company, L.P. | Memory structures |
| US6858481B2 (en) * | 2001-08-13 | 2005-02-22 | Advanced Micro Devices, Inc. | Memory device with active and passive layers |
| JP2003115576A (ja) * | 2001-10-03 | 2003-04-18 | Matsushita Electric Ind Co Ltd | 電子デバイスの製造方法 |
| JP2004119698A (ja) * | 2002-09-26 | 2004-04-15 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US6870183B2 (en) | 2002-11-04 | 2005-03-22 | Advanced Micro Devices, Inc. | Stacked organic memory devices and methods of operating and fabricating |
| US6798068B2 (en) * | 2002-11-26 | 2004-09-28 | Advanced Micro Devices, Inc. | MOCVD formation of Cu2S |
| KR100506816B1 (ko) * | 2003-01-06 | 2005-08-09 | 삼성전자주식회사 | 반도체 장치 커패시터의 하부 전극 및 이를 형성하기 위한방법 |
| JP2004241672A (ja) * | 2003-02-07 | 2004-08-26 | Sony Corp | 磁気記憶装置 |
| JP4618989B2 (ja) * | 2003-02-18 | 2011-01-26 | 三菱電機株式会社 | 磁気記憶半導体装置 |
| US6858442B2 (en) * | 2003-02-25 | 2005-02-22 | Infineon Technologies Aktiengesellschaft | Ferroelectric memory integrated circuit with improved reliability |
| US6958273B2 (en) * | 2003-03-21 | 2005-10-25 | Silicon Storage Technology, Inc. | Self-aligned method of forming a semiconductor memory array of floating gate memory cells with buried floating gate, pointed floating gate and pointed channel region, and a memory array made thereby |
| JP2004311513A (ja) * | 2003-04-02 | 2004-11-04 | Mitsubishi Electric Corp | 磁気記憶装置およびその製造方法 |
| US6720232B1 (en) | 2003-04-10 | 2004-04-13 | Taiwan Semiconductor Manufacturing Company | Method of fabricating an embedded DRAM for metal-insulator-metal (MIM) capacitor structure |
| US6787458B1 (en) | 2003-07-07 | 2004-09-07 | Advanced Micro Devices, Inc. | Polymer memory device formed in via opening |
| US7223693B2 (en) * | 2003-12-12 | 2007-05-29 | Samsung Electronics Co., Ltd. | Methods for fabricating memory devices using sacrificial layers and memory devices fabricated by same |
| US7115458B2 (en) * | 2004-09-02 | 2006-10-03 | Micron Technology, Inc. | Gate coupling in floating-gate memory cells |
| US7144744B2 (en) * | 2004-10-27 | 2006-12-05 | Freescale Semiconductor, Inc. | Magnetoresistive random access memory device structures and methods for fabricating the same |
-
2004
- 2004-11-12 US US10/987,262 patent/US7220642B2/en active Active
-
2005
- 2005-11-10 WO PCT/US2005/040826 patent/WO2006053163A2/en active Application Filing
- 2005-11-10 TW TW094139371A patent/TW200623334A/zh unknown
- 2005-11-10 CN CNA2005800389288A patent/CN101057345A/zh active Pending
- 2005-11-10 KR KR1020077010970A patent/KR100912516B1/ko not_active IP Right Cessation
- 2005-11-10 JP JP2007541329A patent/JP5032330B2/ja not_active Expired - Fee Related
-
2011
- 2011-07-07 JP JP2011150816A patent/JP5363536B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP5032330B2 (ja) | 2012-09-26 |
| JP2008520105A (ja) | 2008-06-12 |
| US7220642B2 (en) | 2007-05-22 |
| US20060102887A1 (en) | 2006-05-18 |
| TW200623334A (en) | 2006-07-01 |
| KR100912516B1 (ko) | 2009-08-18 |
| WO2006053163A2 (en) | 2006-05-18 |
| JP2011233916A (ja) | 2011-11-17 |
| CN101057345A (zh) | 2007-10-17 |
| WO2006053163A3 (en) | 2006-08-03 |
| KR20070063598A (ko) | 2007-06-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20120830 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130522 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130524 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130821 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130905 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |