JP5863302B2 - 二端子抵抗性スイッチングデバイス構造及びその製造方法 - Google Patents

二端子抵抗性スイッチングデバイス構造及びその製造方法 Download PDF

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Description

本発明は、一般に二端子デバイスに関連する。より詳しくは、本実施形態は、二端子スイッチングデバイスのための方法及び構造を提供する。二端子スイッチングデバイスは、ランダムアクセス及び高速スイッチング特性を有する不揮発性抵抗性スイッチングメモリーとして使用可能である。
半導体デバイスの成功は、トランジスターの小型化プロセスによって促進されてきた。しかしながら、フィールド効果トランジスター(FET)のサイズが100nm未満に近づくにつれ、適切なデバイス動作を妨げる問題（例：ショートチャネル効果）が生じ始めた。さらに、このような100nm以下のデバイスサイズは、サブスレショルドでのスロープの非スケーリングに繋がり、ワット損を増大させる。トランジスターベースのメモリー（例：フラッシュとして一般に知られているもの）は、１０年以内にスケーリングに終わりが近づくと一般に信じられている。フラッシュメモリーは、不揮発性メモリーデバイスの一つのタイプである。
他の不揮発性ランダムアクセスメモリー(RAM)デバイス（例：強誘電RAM(FeRAM)、磁気抵抗RAM(MRAM)、有機RAM(ORAM)、及び相変化RAM(PCRAM)などは、次世代のメモリーデバイスとして開発されてきた。これらのデバイスは、メモリーセルを形成するためにシリコンベースのデバイスと結合するための新たな材料及びデバイス構造を必要とする場合が多く、１又は複数のキーとなる属性が欠けている。例えば、Fe-RAM及びMRAMデバイスは、高速スイッチング特性及び良好なプログラミング耐性を有するが、その製造は、CMOS互換ではなく、サイズが通常大きい。ジュール加熱を用いたPCRAMデバイス用のスイッチングは、本質的に電力消費が大きい。有機RAMすなわちORAMは、大量のシリコンベースの製造との互換性がなく、デバイス信頼性が通常は低い。
以上より、改善された半導体メモリーデバイス及び技術が望まれている。
本発明は、一般に二端子デバイスに関連する。より詳しくは、本実施形態は、二端子スイッチングデバイスのための方法及び構造を提供する。二端子スイッチングデバイスは、不揮発性抵抗性スイッチングメモリーデバイスに適用されてきた。しかし、本発明は、より広い適用範囲を有しうることを認識すべきである。
特定の実施形態では、二端子スイッチングデバイスを形成するための方法が提供される。この方法は、基板を提供すること及び基板の表面領域に重なる第１誘電体材料を形成することを含む。下部配線材料は、誘電体材料に重なるように堆積される。この方法は、下部配線材料に重なるコンタクト材料を堆積すること及びコンタクト材料を含む下部配線材料に重なるスイッチング材料を堆積することを含む。ある実施形態では、コンタクト材料は、任意的である。この方法は、スイッチング材料に重なるマスキング層を形成する。特定の実施形態では、この方法は、下部配線材料、コンタクト材料、及びスイッチング材料に対して、マスキング層を使用して第１エッチングプロセスを行って、第１構造を形成する。第１構造は、下部配線構造及びスイッチング素子を含む。第１構造は、上部表面領域及びサイド領域を有する。特定の実施形態では、上部表面領域は、スイッチング素子の上部領域を含む。この方法は、少なくとも、スイッチング素子の露出された上部領域を含む第１構造に重なり且つ第１誘電体材料の露出部分に重なる第２誘電体材料を堆積することを含む。この方法は、第２誘電体材料のうち第１構造に重なる部分を維持しながら、少なくとも第１構造に重なる第２誘電体材料表面を平坦化することを含む。開口領域は、第２誘電体層の一部に形成され第１構造の上部表面領域の一部を露出させる。この方法は、次に、開口領域に重なる導電性材料を堆積する。導電性材料は、特定の実施形態では、スイッチング素子と直接接触する。上部配線材料は、少なくとも導電性材料に重なるように形成され、第２エッチングプロセスは、少なくとも上部配線構造を形成するように用いられる。特定の実施形態では、第１構造のサイド領域は、第２エッチングプロセスからの汚染物導電性材料がないスイッチング素子の第１サイド領域を含む。
代替的な実施形態では、二端子スイッチングデバイスを形成するための方法が提供される。この方法は、基板を提供すること及び基板の表面領域に重なる第１誘電体材料を形成することを含む。下部配線材料は、誘電体材料に重なるように堆積される。この方法は、下部配線材料に重なるコンタクト材料を堆積すること及びコンタクト材料を含む下部配線材料に重なるスイッチング材料を堆積することを含む。ある実施形態では、コンタクト材料は、任意的である。この方法は、スイッチング材料に重なるマスキング層を形成する。
特定の実施形態では、この方法は、下部配線材料、コンタクト材料、及びスイッチング材料に対してマスキング層を使用して第１エッチングプロセスを行って第１構造を形成する。第１構造は、下部配線構造及びスイッチング素子を含む。第１構造は、上部表面領域及びサイド領域を有する。特定の実施形態では、上部表面領域は、スイッチング素子の上部領域を含む。この方法は、少なくとも、スイッチング素子の露出された上部領域を含む第１構造及び第１誘電体材料の露出部分に重なる第２誘電体材料を堆積することを含む。この方法は、第２誘電体材料のうち第１構造に重なる部分を維持しながら、少なくとも第１構造に重なる第２誘電体材料表面を平坦化することを含む。開口領域は、第２誘電体層の一部に形成され第１構造の上部表面領域の一部を露出させる。
この方法は、特定の実施形態では、開口領域を含む第２誘電体材料に重なり且つスイッチング素子と直接接触する導電性材料を堆積する。この方法は、導電性材料に重なる第１密着層を堆積すること及び第１密着層及び導電性材料に対して第２パターン及びエッチングプロセスを行うことを含む。第２パターン及びエッチングプロセスは、少なくとも開口領域において少なくとも導電性材料及び密着層を維持しながら、導電性材料の一部及び第１密着層の一部を除去して第２誘電体材料の表面領域を露出させる。上部配線材料は、第１密着層に重なり且つ第２誘電体層の露出部分に重なるように形成される。特定の実施形態では、上部配線材料に対して第２パターニング及びエッチングプロセスを行って上部配線構造を形成する。特定の実施形態では、第１構造のサイド領域は、少なくとも第２パターン及びエッチングプロセスからの汚染物導電性材料がない第１スイッチング素子のサイド領域を含み、上部配線構造と下部配線構造の間にショートが起こらない。
本発明によって多くの利点を得ることができる。単なる例として、本方法は、上部電極として金属を使用してスイッチングデバイスを製造するための方法及び構造を提供する。上側電極のエッチングの間にスイッチング材料の側壁を露出させないことによって、この方法は、欠陥（例：上部電極と下部電極の間のショート）がないデバイス構造を提供し、これによってデバイス性能及びデバイス収率を改善する。
図1は、クロスバー配置に配置された二端子スイッチングデバイスを示す単純化した図である。
図2は、スイッチングデバイスの電極間のショートを示す単純化した図である。
図3-16は、本発明の一実施形態による、二端子スイッチングデバイスを形成する方法を示す単純化した図である。
図17-19は、本発明の一実施形態による、二端子スイッチングデバイスを形成する代替的な方法を示す単純化した図である。
図20-21は、本発明の一実施形態による、二端子スイッチングデバイスを形成するさらに別の方法を示す単純化した図である。
図22-23は、本発明の一実施形態による、二端子スイッチングデバイスを形成する方法を示す単純化した図である。
本発明は、一般に二端子デバイスに関連する。より詳しくは、本実施形態は、二端子スイッチングデバイスのための方法及び構造を提供する。二端子スイッチングデバイスは、ランダムアクセス、高速スイッチングを提供する不揮発性抵抗性スイッチングメモリーデバイスで使用可能であり、非常に小さいサイズにすることができる。しかし、本発明は、はるかに広い適用範囲を有しうることを認識すべきである。
抵抗性スイッチングを使用するスイッチングデバイスに対して、選択された材料が電極又は配線構造のそれぞれに対して用いられる。例えば、ニッケル酸化物-ベースの抵抗性スイッチングデバイスに対しては、デバイスに対してオーミックコンタクトを提供し、且つスイッチング材料との化学反応を防ぐために貴金属（例：白金）が用いられる。ある固体電解質ベースの(例えば、GeSe)スイッチングデバイス又はアモルファスシリコンベースのスイッチングデバイスは、スイッチング性能を高めるために電極材料又はコンタクト材料の少なくとも１つとして銀を用いる。これらの金属材料は、現在のCMOS製造では一般には用いられない。特に、その不活性性質のために、これらの材料の化学エッチングが特に困難又は不可能であり、ナノ-スケールデバイスの製造が難しい。
図1は、クロスバー配置での抵抗性スイッチングデバイスの単純化した図である。但し、他の空間配置も可能である。抵抗性スイッチングデバイス100は、上部配線構造102、下部配線構造104、及び上部配線構造と下部配線構造の間に挟まれた交点領域に構成されたスイッチング層106を含む。例えば、上部配線構造は、少なくとも銀、金、白金、パラジウム又は他の金属材料を含み、スイッチング層は、実施形態によってはカルコゲナイド材料（例：金属酸化物材料又はアモルファスシリコン材料）を含んでもよい。
図2は、部分的に形成されたデバイス202を示す。部分的に形成されたデバイスは、下部配線構造208、スイッチング素子210 及び上部金属配線構造204を含む。部分的に形成されたデバイスは、上部配線材料204とスイッチング層210の同時エッチングによって形成される。上部配線構造は、あるスイッチングデバイス用の不活性金属からなり、物理エッチング（例：スパッタエッチング）である。このエッチングステップは、図示のように、スイッチング層の側壁上に堆積された汚染物導電性材料206の形成を引き起こし得る。汚染物導電性材料は、上部配線構造又は下部配線構造又は両方からエッチングされた材料に由来し、上部配線構造204と下部配線構造208の間に電気ショートを引き起こし、デバイス性能及び収率を低下させる。
従って、本発明は、スイッチングデバイスを形成するための方法及び構造、特に、配線構造の一つ又は配線構造の両方として少なくとも貴金属を使用した抵抗性スイッチングデバイスを提供する。しかし、本発明による実施形態が他のデバイスに適用可能であることは認識されるであろう。
図3-16は、本発明の一実施形態による、スイッチングデバイスを製造する方法を示す。この方法は、表面領域304を含む基板302を提供することを含む。この基板は、半導体基板（例：シリコンウェハーなど）であってもよい。ある実施形態では、この基板は、その上に形成された１又は複数のデバイスを含んでもよい。この１又は複数のデバイスは、実施形態によっては、CMOSデバイスなどを含んでもよい。図4に示すように、この方法は、基板の表面領域に重なる第１誘電体材料402を形成することを含む。第１誘電体材料は、シリコン酸化物又はシリコン窒化物、又は異なる誘電体膜の組み合わせを含む適切な誘電体膜スタックであってもよい。第１誘電体材料は、技術（例：プラズマCVDを含む化学堆積、スピンコーティング、これらの技術の組み合わせ、など）を使用して形成可能である。
図5を参照すると、この方法は、第１誘電体材料に重なる第１密着層502を堆積する。第１密着層は、タングステン窒化物、チタン、窒化チタン、タンタル又はタンタル窒化物又はこれらの膜の任意の組み合わせなどであってもよい。第１密着層は、化学堆積（例：化学気相堆積又は原子層堆積など）を使用して形成可能である。他の用途では、用途によっては、物理気相堆積（例：スパッタリング）が使用可能である。図6に示すように、下部配線材料602は、第１密着層に重なるように形成される。下部配線構造材料は、実施形態によっては、銅、タングステン、アルミニウムなどの適切な金属材料であってもよい。下部配線材料は、技術（例：物理気相堆積プロセス、例えば、スパッタリング、又はエバポレーション）を使用して堆積可能である。下部配線材料は、化学気相堆積、又は電気化学方法（例：液体媒体からの電気メッキ又は無電解メッキ）、又は組み合わせを含む適切な堆積技術を使用しても堆積可能である。第１密着層は、特定の実施形態では第１配線材料と第１誘電体材料用の接着層を提供する。
図7に示すように、スイッチングデバイスを形成する方法は、下部配線構造材料に重なる第２密着層702を堆積することを含む。第２密着層は、例えば、次に形成されるスイッチング層材料又はコンタクト材料と下部配線構造材料の化学反応を防ぐためのバリヤー層又はブロッキング層であってもよい。第２密着層は、実施形態によってはチタン、窒化チタン、タンタル、タンタル窒化物、タングステン、タングステン窒化物などであってもよい。
図8を参照すると、この方法は、特定の実施形態では第２密着層に重なるコンタクト材料802を形成することを含む。このコンタクト材料は、ドープされた半導体材料（例：ドープされた多結晶シリコン（以下、特定の実施形態ではポリシリコン材料と称する。））であってもよい。ポリシリコン材料は、特定の実施形態では下部配線材料とアモルファスシリコンスイッチング材料の間のコンタクト層として用いられる。好ましい実施形態では、ドープされたポリシリコン材料は、不純物（例：ボロンなど）を使用してp+ドープされる。特定の実施形態では、ボロンは、約10E18〜10E21cm-3の範囲の濃度を有する。ある実施形態では、ポリシリコン材料は、スイッチングデバイスの性能を高めるためにさらに処理されてもよい。例えば、欠陥又はナノ金属材料がスイッチングデバイスの性能を高めるためにドープされたポリシリコン材料の表面領域に形成可能である。特定の実施形態では、ポリシリコン材料は、アモルファスシリコンスイッチング材料のスイッチング性を制御及び改善することを可能にする。他のスイッチング材料（例：金属酸化物など）に対しては、他のコンタクト材料が使用可能であり、又はコンタクト層は、なくてもよい。もちろん、当業者は、他のバリエーション、修正、及び代替を認識するであろう。
特定の実施形態では、この方法は、図9に示すように、コンタクト材料に重なるスイッチング材料902を形成する。このスイッチング材料は、アンドープのアモルファスシリコン材料であってもよい。アンドープのアモルファスシリコン材料は、実施形態によっては化学気相堆積法又は物理気相堆積法を使用して堆積可能である。化学堆積法は、シラン、ジシラン、適切なクロロシラン、又はガスを含む適切なシリコンを前駆体として使用する化学気相堆積プロセスを含んでもよい。特定の実施形態では、アンドープのアモルファスシリコン材料は、プラズマCVD(PECVD)プロセス又は低圧CVD(LPCVD)プロセスを使用して堆積してもよい。アモルファスシリコン材料用の堆積温度は、約200℃〜約450℃、好ましくは約350℃〜約400℃の範囲にすることができる。実施形態によっては、アモルファスシリコン材料は、約50Å〜約1000Åの範囲の厚さで提供されてもよい。好ましい実施形態では、アモルファスシリコン材料は、約100Å〜約500Åの範囲の厚さで提供される。
図10を参照すると、この方法は、スイッチング材料に重なるマスキング層1002を形成することを含む。このマスキング層は、実施形態によっては、適切な有機フォトレジスト材料、又は無機ハードマスク、又はこの２つの組み合わせであってもよい。このハードマスクは、用途によっては、誘電体材料（例：シリコン酸化物又はシリコン窒化物など）から形成可能である。このハードマスクは、実施形態によっては、金属ハードマスクであってもよい。
特定の実施形態では、この方法は、図11に示すように、マスキング層をマスクとして使用して、スイッチング材料、コンタクト材料、及び下部配線構造材料に対して第１エッチングプロセスを行い、第１構造1102を形成する。第１エッチングプロセスは、第１誘電体材料の一部を選択的に除去して、第１誘電体材料の上部表面領域1108を露出させる。第１構造は、特定の実施形態では、少なくとも、下部配線構造1104、及びスイッチング素子1106を含む。このスイッチング素子は、少なくとも第１サイド領域1110を含む。用いたハードマスクによっては、エッチング後のハードマスクの残りの部分は、除去してもよい。別の実施形態では、シリコン酸化物を使用したハードマスク及びシリコン酸化物材料を使用した第２誘電体層の場合、ハードマスクは、特定の実施形態では、エッチング後にそのままにしてもよい。
図12を参照すると、この方法は、第１構造に重なり且つ第１誘電体層の露出部分に重なる第２誘電体層を堆積することを含む。第２誘電体層は、実施形態によっては、シリコン酸化物材料又はシリコン窒化物材料又は組み合わせを含んでもよい。特定の実施形態では、第２誘電体層は、TEOS(オルトケイ酸テトラエチル)を前駆体として使用するプラズマCVDプロセスを使用して堆積されたシリコン酸化物であってもよい。シリコン酸化物材料は、スピンオンガラス(SOG)技術とそれに続く適切な硬化プロセスを使用して形成してもよい。又はスピンオンガラス及び化学気相堆積の組み合わせが用途によっては使用可能である。
特定の実施形態では、この方法は、図13に示すように、平坦化プロセスを用いて平坦化された誘電体表面1302を形成する。これは、特定の実施形態では、第２誘電体材料の化学機械研磨、又は非等方性化学エッチング又はブランケットエッチングによって達成してもよい。図示のように、特定の実施形態では、第２誘電体材料の一部1304は、スイッチング素子の上部領域の上に重なって維持される。特定の実施形態では、この方法は、図14に示すように、第２誘電体材料の一部に開口領域1402を形成してスイッチング素子の上部領域の一部を露出させることを含む。この開口領域は、特定の実施形態では、第２パターニング及びエッチングプロセスを使用することによって形成される。例えば誘電体材料としての二酸化シリコンに対しては、エッチングプロセスは、ドライエッチング（例：エッチングガスとしてCF4、SF6、又はNF3を使用するフッ素-ベースのエッチング）であってもよい。適切なウェットエッチング技術（例：HF-ベースのエッチング）も実施形態によっては使用可能である。
特定の実施形態では、この方法は、スイッチング素子の露出された上部領域を含む開口領域に重なる導電性材料1502を堆積する。図示のように、この導電性材料は、特定の実施形態では、開口領域に実質的に沿った形状であり、スイッチング素子に接触する。特定の実施形態では、アモルファスシリコンスイッチング材料については、導電性材料は、銀材料を含んでもよい。銀材料は、物理気相堆積プロセス（例：スパッタリング又はエバポレーション）を使用して堆積可能である。この銀材料は、用途によっては、化学堆積プロセス（例：化学気相堆積）、電気化学方法（例：電気メッキ、又は無電解メッキ）又は組み合わせ）を使用して形成してもよい。この方法は、図15に示すように、導電性材料に重なる第３密着層1504を堆積する。第３密着層は、特定の実施形態では、導電性材料、例えば、銀材料を酸化から保護するためのバリヤー層として機能し得る。第３密着層1504は、導電性材料1502と次の層の間の拡散バリヤーとして役立つことができ、導電性材料と次の層の間の電気コンタクトを形成する。第３密着層1504は、実施形態によっては、チタン、窒化チタン、タンタル又はタンタル窒化物、タングステン、又はタングステン窒化物であってもよい。用途によっては、第３密着層1504は、化学堆積（例：原子層堆積、化学気相堆積、など）、又は物理堆積（例：スパッタリング）を使用して形成可能である。
図16を参照すると、この方法は、バリヤー層に重なる上部配線材料1602を形成する。上部配線材料は、実施形態によっては、タングステン、アルミニウム、銅、などであってもよい。上部配線構造材料は、技術（例：物理気相堆積プロセス（例：スパッタリング、エバポレーションなど））を使用して堆積してもよい。上部配線構造材料は、実施形態によっては、化学堆積（例：化学気相堆積）を使用して、又は電気メッキ及び無電解メッキを含む電気化学的に堆積してもよい。
特定の実施形態では、この方法は、バリヤー層及び導電性材料と共に上部配線材料に対して第２パターン及びエッチングプロセスを行ってスイッチングデバイス用の上部配線構造を形成することを含む。特定の実施形態では、上部配線構造及び下部配線構造は、空間的に角度を設けて配置される。ある実施形態では、第１配線構造及び第２配線構造は、空間的に直交させて配置される。スイッチング素子及び下部配線構造を含む第１構造は、上部配線材料のエッチングの間に誘電体材料内に埋め込まれているので、第１構造のサイド領域は、特定の実施形態では、堆積された材料（例：少なくとも上部配線材料及び導電性材料のエッチングから生じた汚染物導電性材料）から保護される。上部配線構造及び下部配線構造の間のショートは、このように回避される。
特定の実施形態では、導電性材料は、適切な電圧が上部配線構造又は下部配線構造へ印加されたときにスイッチング材料内にフィラメント構造を含む複数の導電性材料粒子を形成して、スイッチング材料の抵抗特性を変化させる。導電性材料として銀材料、スイッチング材料としてアモルファスシリコンを例とすると、上部配線構造へ正電圧を印加すると、複数の銀粒子がアモルファスシリコン材料の欠陥領域に形成される。複数の銀粒子は、長さを有する銀フィラメント構造を含んでもよい。銀フィラメント構造の長さは、適切な電圧を印加して、変化させることができる。このように、アモルファスシリコン材料の抵抗を変化させることは、デバイスの抵抗性スイッチングを可能にする。このようなデバイス構造は、2007年10月19日に出願された米国出願No.11/875,541で説明されている。この出願人は、本願と同一人に譲渡されており、その全体がここに参照取り込みされる。
実施形態によっては、図17a、17b、18、及び19に示すように、他のバリエーションであってもよい。例えば、図15のように導電性材料1502及び第３密着層1504を堆積した後、この方法は、パターン及びエッチングプロセスを実行して導電性材料1502の第１部分及び第３バリヤー層1504の第１部分を除去し、第２誘電体材料の表面領域1702を露出させることができる。図示のように、導電性材料の第２部分及び第３バリヤー層の第２部分は、図17a及び図17bに示すように、少なくとも開口領域において維持される。導電性材料の第２部分は、スイッチング素子に接触したままである。この方法は、次に、図18に示すように、第２誘電体材料の露出された表面領域に重なり且つ開口領域においては第３密着層に重なる第４バリヤー層1802を堆積する。
図19を参照する。代替的な方法は、第４密着層に重なる上部配線材料1902を堆積し、パターン及びエッチングプロセスを実行して、上部配線構造を形成する。特定の実施形態では、上部配線構造及び下部配線構造は、特定の実施形態では、角度を設けて空間的に配置され、クロスバー配置を形成する。
実施形態によっては、図20-21に示すようにさらに別のバリエーションであってもよい。例えば、図12で中間形成された構造を取り上げると、図20に示すように、第２誘電体層1202は、平坦化され、スイッチング素子の表面領域2004を露出させ、実質的に平坦化された第２誘電体表面2002を形成する。導電性材料2102は、図21に示すように、スイッチング素子及び平坦化された第２誘電体表面に重なるように堆積される。図示のように、導電性材料は、スイッチング素子に接触する。第３密着層2104は、導電性材料に重なるように形成され、上部配線材料2106は、密着層2104に重なるように堆積される。この方法は、導電性材料、第３密着層、及び上部配線材料に対してパターン及びエッチングプロセスを行い、上部配線構造を形成する。特定の実施形態では、上部配線構造は、下部配線構造に対して角度を設けて空間的に配置される。特定の実施形態では、アモルファスシリコン材料を使用するスイッチング素子に対しては、導電性材料として銀材料が使用可能である。第３密着層は、チタン、窒化チタン、タンタル、タンタル窒化物、タングステン窒化物などであってもよい。
さらに、用途によっては、図22及び23に示すように、他のバリエーションであってもよい。例えば、図22に示すように、図14での開口領域1402は、導電性材料2202で充填して、プラグ状構造を形成してもよい。図示のように、導電性材料2202は、スイッチング素子に接触する。図23に示すように、密着層2302は、導電性材料に重なるように形成され、上部配線材料2304は、密着層に重なるように形成される。特定の実施形態では、この方法は、次に、パターン及びエッチングプロセスを実行して、下部配線構造に対して角度を設けて上部配線構造を形成する。特定の実施形態では、上部配線構造は、下部配線構造に対して直交するように空間的に配置される。
従って、本発明による実施形態は、上部配線構造と下部配線構造の間のショートがないスイッチングデバイスを形成するための方法を提供する。本方法は、上部配線材料及び下部配線材料としてAg/アモルファスシリコン/p+ポリシリコン配置及びタングステン材料を有するデバイス構造に適用された。本方法は、不活性金属又は貴金属を用いたデバイスの製造に適用してもよいことを認識すべきである。このようなデバイスの例は、スイッチング材料として金属酸化物を使用するスイッチングデバイスを含んでもよく、上部配線材料又は下部配線材料の少なくとも１つが金属酸化物スイッチング材料と化学反応しないように不活性である。上部不活性配線材料のエッチングは、物理エッチングを使用して実現できる。上部配線材料又は下部配線材料などからエッチングされた導電体材料のスイッチング素子のサイド領域上への再堆積は、上部電極と下部電極の間のショートを形成し、デバイス性能及び収率に影響を与える場合がある。
ここで説明した例及び実施形態は、例示の目的のみであり、これを踏まえると種々の修正又は代替が当業者に提案され、この出願の精神及び範囲及び添付の請求項の範囲内に含まれることは理解されるであろう。

Claims (13)

  1. 二端子スイッチングデバイスを形成するための方法であって、
    前記基板の表面領域に重なる第１誘電体材料を形成することと、
    前記誘電体材料に重なる下部配線材料を堆積することと、
    前記下部配線材料に重なるコンタクト材料を堆積することと、
    前記コンタクト材料に重なるスイッチング材料を堆積することと、
    前記スイッチング材料に重なるマスキング層を形成し、前記スイッチング材料の一部分を露出させることと、
    前記マスキング層を使用した第１エッチングプロセスによって、前記下部配線材料、前記コンタクト材料、及び前記スイッチング材料に対してエッチングを行い、上部表面領域及び第１サイド領域を有する第１構造を形成することを備え、第１構造は、少なくとも下部配線構造及び前記スイッチング素子を含み、スイッチング素子は、第２サイド領域を有し、前記上部表面領域は、前記スイッチング素子の露出領域を含み、
    少なくとも、前記スイッチング素子の前記露出領域を含む第１構造に重なり且つ第１誘電体材料の露出部分に重なる第２誘電体材料を堆積することと、
    前記第２誘電体材料の一部が前記スイッチング素子の上部領域の上に重なって維持されるように、平坦化プロセスによって前記第２誘電体材料を処理して平坦化することと、
    第２誘電体材料の一部に開口領域を形成してスイッチング素子の上部領域の一部を露出させることと、
    第２誘電体材料、前記開口領域、及び前記スイッチング素子の上部領域の一部に重なる導電性材料を堆積することを備え、前記導電性材料は、前記スイッチング素子と接触し、
    少なくとも前記導電性材料に重なる上部配線材料を堆積することと、
    第２エッチングプロセスによって前記上部配線材料に対してエッチングを行って上部配線構造を形成することを備え、
    前記スイッチング素子の第２サイド領域を含む前記第１構造の第１サイド領域が、汚染物導電性材料がないよう維持される、方法。
  2. 請求項１の方法であって、
    前記上部配線構造及び下部配線構造は、クロスバー配置で空間的に配置されている、方法。
  3. 請求項１又は請求項２の方法であって、
    前記上部配線材料は、第１密着材料又は第１バリヤー材料をさらに備え、
    第１密着材料又は第１バリヤー材料は、チタン、窒化チタン、タンタル、タンタル窒化物、又はタングステン窒化物を含む、方法。
  4. 請求項１〜請求項３の何れかに記載の方法であって、
    前記下部配線材料は、第２密着材料又は第２バリヤー材料をさらに備え、前記第２密着材料又は第２バリヤー材料は、チタン、窒化チタン、タンタル、タンタル窒化物、又はタングステン窒化物を含む、方法。
  5. 請求項１〜請求項４の何れかに記載の方法であって、
    前記基板は、その上に製造された１又は複数のCMOSデバイスを含み、前記二端子スイッチングデバイスは、１又は複数のCMOSデバイスに作動的に結合されている、方法。
  6. 請求項１〜請求項５の何れかに記載の方法であって、
    前記コンタクト材料は、ポリシリコン材料を備える、方法。
  7. 請求項６の方法であって、
    前記ポリシリコン材料は、約10E17〜10E21cm -3 の範囲の濃度を有するボロンを使用してp+ドープされる、方法。
  8. 請求項６又は請求項７の方法であって、
    前記ポリシリコン材料は、約50Å〜約2000Åの範囲の厚さを有する、方法。
  9. 請求項６又は請求項７の方法であって、
    前記ポリシリコン材料は、約100Å〜約500Åの範囲の厚さを有する、方法
  10. 請求項１の方法であって、
    前記スイッチング材料は、アモルファスシリコン材料である、方法。
  11. 請求項１〜請求項１０の何れかに記載の方法であって、
    前記導電性材料は、金属（例：金、白金、銀、パラジウム、ニッケル、又は銅（これらの任意の組み合わせを含む））を備える、方法。
  12. 請求項１１の方法であって、
    前記導電性材料は、約50Å〜約2000Åの範囲の厚さを有する銀を含む、方法。
  13. 請求項１１の方法であって、
    前記導電性材料は、約100Å〜約500Åの範囲の厚さを有する銀を含む、方法。
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