KR20160061966A - 멤리스터 및 멤리스터의 제조 방법 - Google Patents

멤리스터 및 멤리스터의 제조 방법 Download PDF

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수에마 리
시티 람
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휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피
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Abstract

일 예의 멤리스터는 하부 전극과, 하부 전극 상에 배치된 스위칭 가능한 물질과, 스위칭 가능한 물질 상에 배치되는 층간 유전체를 형성하는 경화된 네거티브 또는 포지티브 레지스트를 포함한다. 층간 유전체에서 개방 영역이 형성된다. 개방 영역은 스위칭 가능한 물질의 표면을 노출한다. 개방 영역에서 스위칭 가능한 물질의 노출된 표면과 접촉하는 상부 전극이 배치된다.

Description

멤리스터 및 멤리스터의 제조 방법{MEMRISTOR AND METHODS FOR MAKING THE SAME}
나노미터 크기의 크로스드 와이어(crossed-wire) 스위칭 디바이스는 반복적으로 스위칭될 수 있다고 보고되었다. 하나의 예는 크로스드 와이어 양단의 전류와 전압의 시간 적분 값들 간의 관계를 유지하는 수동 회로 소자의 한가지 형태인 멤리스터(memristor)이다. 크로스드 와이어 스위칭 디바이스는 크로스바 회로를 구성하는데 사용되었으며, 동적/스냅스(dynamic/synaptic) 로직을 갖는 초고밀도 비휘발성 메모리 및 시스템을 생성하는 유망한 경로를 제공한다. (로직 회로의 컴포넌트이면서 로직과 메모리 사이에서 통신 용도로 사용되는) 래치는 크로스드 와이어 스위치들을 직렬 연결하여 제조되었다. 로직 패밀리는 전적으로 스위치들의 크로스바 어레이로부터 구성되었거나 스위치 및 트랜지스터로 구성된 하이브리드 구조로서 구성되었다. 이러한 로직 패밀리는 CMOS 회로의 컴퓨팅 효율을 극적으로 증가시키는 잠재성이 있다.
본 개시의 예의 특징 및 장점은 다음의 상세한 설명 및 도면을 참조하여 자명해질 것이며, 도면에서 같은 참조 부호는 아마도 동일하지 않지만 유사한 컴포넌트에 대응한다. 간략성을 기하기 위하여, 이전에 그 기능이 설명된 참조 부호 또는 특징은 이들이 출현하는 다른 도면과 관련하여 설명될 수 있거나 설명되지 않을 수 있다.
도 1은 네거티브 톤 레지스트(negative tone resist)를 이용하는 일 예의 멤리스터를 제조하는 방법의 일 예를 예시하는 흐름도이다.
도 2(a) 및 도 2(b)는 일 예의 멤리스터를 제조하는 전자빔 리소그래피, 레이저 리소그래피, 또는 이온 빔 리소그래피를 활용하여, 도 1의 방법의 예를 함께 예시하는 횡단면도의 개략도이다.
도 3(a) 및 도 3(b)는 일 예의 멤리스터를 제조하는 포토리소그래피를 활용하여, 도 1의 방법의 다른 예를 함께 예시하는 횡단면도의 개략도이다.
도 4(a) 내지 도 4(d)는 일 예의 멤리스터를 제조하는 나노임프린트(nanoimprint) 리소그래피를 활용하여, 도 1의 방법의 또 다른 예를 함께 예시하는 횡단면도의 개략도이다.
도 5(a) 내지 도 5(c)는 다른 예의 멤리스터를 제조하는 도 1의 방법의 예를 함께 예시하는 횡단면도의 개략도이다.
도 6(a) 및 도 6(b)는 일 예의 전자 디바이스를 제조하는 방법의 일 예를 함께 예시하는 횡단면도의 개략도이다.
도 7은 포지티브 톤 레지스트를 이용하여 일 예의 멤리스터를 제조하는 방법의 일 예를 예시하는 흐름도이다.
도 8은 본 개시의 일 예에 따른 멤리스터의 일부 개략적인(semi-schematic) 사시도이다.
도 9는 본 개시의 일 예에 따른 크로스바 어레이의 개략적인 사시도이다.
본 출원에서 개시된 방법의 예는 멤리스터와 같은 전자 디바이스의 제조 공정을 제공한다. 방법의 일 예는 유리하게 네거티브 레지스트(즉, 네거티브 톤 레지스트(negative tone resist))의 동시적인 패터닝 및 처리를 포함한다. 이러한 단일의 단계는 결과적으로 생성된 멤리스터에서 층간 유전체(interlayer dielectric, ILD)가 포함되게 하며 또한 비트 영역(들)을 생성한다. 이 방법의 다른 예는 유리하게 포지티브 레지스트(즉, 포지티브 톤 레지스트)의 두 단계 패터닝 및 처리를 포함한다. 이러한 두 단계 공정은 결과적으로 생성된 멤리스터에서 층간 유전체(interlayer dielectric, ILD)가 포함되게 하며 또한 비트 영역(들)을 생성한다. 본 출원에서 개시된 방법은 희생 물질을 이용한 비트 패터닝, 희생 물질 주변의 층간 유전체 물질의 성장 또는 증착, 희생 물질을 제거함으로써 비트의 개방 또는 노출 등과 같은 다른 공정에서 공통적인 개별 단계를 제거함으로써 멤리스터 제조 공정을 간소화한다.
본 출원에서 사용되는 바와 같은, 용어 "네거티브 레지스트"는 전자 빔, 이온 빔, 자외선(ultraviolet, UV) 광, 및/또는 열에 노출되면 중합하고 교차 결합하는 임의의 물질을 말한다. 이러한 하나 이상의 자극에 노출되는 네거티브 레지스트의 영역은 교차 결합되고 중합되며, 그래서 노출되지 않은 네거티브 레지스트의 영역보다 (예를 들어, 용해에 의해) 제거하기가 더 어렵다. 네거티브 레지스트의 특정한 예는 아래에서 논의될 것이다.
또한, 본 출원에서 사용된 바와 같은, 용어 "포지티브 레지스트"는 UV 광에 노출될 때 포토레지스트 현상제에 용해되는 물질을 말한다. 노출되지 않은 포토레지스트의 부분은 포토레지스트 현상제에 용해되지 않은 채로 남으며, 현상 이후에 하드 베이킹되어(hard baked) 층간 유전체를 형성할 수 있다.
뿐만 아니라, 용어 "~상에 배치된" 또는 "~상에 증착된" 등은 본 출원에서 폭 넓게 각종의 갈라져 연결된 구성 및 조립 기술을 망라하는 것으로 정의된다. 이러한 구성 및 기술은 (1) 아무런 컴포넌트도 사이에 없는 하나의 컴포넌트와 다른 하나의 컴포넌트 간의 직접 연결(예를 들면, 전극 표면과 직접 접촉하는 네거티브 레지스트), 및 (2) 하나 이상의 컴포넌트가 사이에 있는 하나의 컴포넌트와 다른 하나의 컴포넌트 간의 연결(예를 들면, 전극 표면과 직접 접촉하는 스위칭 층 상에 배치된 네거티브 레지스트)를 포함하지만, 이것으로 한정되지는 않는다. 일부 사례에서, 다른 컴포넌트 상에 배치된 또는 증착된 하나의 컴포넌트는 (이들 사이에 하나 이상의 부가적인 컴포넌트가 존재함에도 불구하고) 하나의 컴포넌트는 어떻게든 다른 컴포넌트와 동작적으로 연통한다.
이제 도 1을 참조하면, 방법(100)의 일 예가 도시된다. 일반적으로, 방법(100)은 참조 부호(102)에서 보는 바와 같이, 전극 상에 배치되는 스위칭 층 상에 네거티브 레지스트를 증착하는 단계와, 참조 부호(104)에서 보는 바와 같이 네거티브 레지스트를 리소그래피 공정에 선택적으로 노출시킴으로써 동시적으로 층간 유전체를 형성하고 층간 유전체에서 개방 영역을 패터닝하는 단계를 포함한다. 참조 부호(104)에서 보는 단계에서, 네거티브 레지스트의 노출된 영역은 층간 유전체를 형성하도록 경화된다는 것을 알아야 한다. 방법(100)은 또한 참조 부호(106)에서 보는 바와 같이, 층간 유전체 내 개방 영역에서 스위칭 층의 표면을 노출하는 단계를 포함한다. 참조 부호(108)에서 서술된 바와 같이, 개방 영역에서 스위칭 층의 표면 상에 다른 전극이 형성된다. 층간 유전체는 참조 부호(110)에서 보는 바와 같이, 멤리스터에서 남아 있게 된다.
도 1에서 도시된 방법은 각종의 기술과 물질을 사용하여 구현될 수 있으며, 일부 예는 도 2(a) 및 도 2(b), 도 3(a) 및 도 3(b), 도 4(a) 내지 도 4(d), 도 5(a) 내지 도 5(c) 및 도 6(a) 및 도 6(b)를 참조하여 더 자세히 설명된다. 도 2(a) 및 도 2(b), 도 3(a) 및 도 3(b), 도 4(a) 내지 도 4(d), 및 도 5(a) 내지 도 5(c)는 각기 멤리스터를 형성하는 방법의 상이한 예를 도시하며, 도 6(a) 및 도 6(b)는 콘택 패드를 개방하기 위한 방법의 예를 도시한다. 도 2(a) 및 도 2(b), 도 3(a) 및 도 3(b), 도 4(a) 내지 도 4(d), 도 5(a) 내지 도 5(c) 및 도 6(a) 및 도 6(b)는 네거티브 레지스트를 사용하는 방법(100)을 논의한다. 포지티브 레지스트는 또한 멤리스터를 형성하는데 사용될 수 있다는 것을 알아야 한다. 아래에서 논의되는 도 7은 포지티브 레지스트를 활용하여 멤리스터를 제조하는 방법의 또 다른 예를 예시한다.
이제 도 2(a) 및 도 2(b)를 참조하면, 방법의 일 예는 레이저, 전자 빔(e-빔) 또는 이온 빔 리소그래피가 사용되어 동시적으로 층간 유전체를 형성하고 개방 영역을 패터닝하는 것으로 도시된다. 도 2(a)에서, 전극(12)은 그의 표면(S12) 상에 형성된 스위칭 물질/층(14) 및 스위칭 물질/층(14) 상에 형성된 네거티브 레지스트(16)를 갖는 것으로 도시된다.
전극(12)은 임의의 적합한 전도성 물질(예를 들면, 금, 백금, 텅스텐, 알루미늄, 구리, 티타늄 질화물, 탄탈륨 질화물 등)으로 형성될 수 있으며, (예를 들면, 약 5 nm 부터 약 100 nm까지를 범위로 하는) 임의의 적합한 두께를 가질 수 있다. 전극(12)(및 아래에서 논의되고 도 8에서 도시되는 전극(22))은 단일 컴포넌트 조성물을 가진 단일 층, 복수의 컴포넌트 조성물을 가진 단일 층, 또는 각 층에서 상이한 물질을 가진 다층 구조체일 수 있다. 전극(12)은 포토리소그래피, 전자 빔 리소그래피, 임프린트 리소그래피, 열 또는 전자 빔 증착, 스퍼터링, 또는 원자 층 증착(atomic layer deposition, ALD) 등과 같은 임의의 적합한 기술을 이용하여 제조될 수 있다. 전극(12)이 사각형의 횡단면으로 도시되어 있지만, 전극(12)은 원형, 타원형 또는 다른 더 많은 복잡한 횡단면을 또한 가질 수 있다는 것을 알아야 한다. 전극(12)은 또한 상이한 폭 또는 직경 및 종횡비 또는 이심률을 가질 수 있다.
스위칭 물질(14)은 인가된 전류에 따라서 낮은 저항 상태와 높은 저항 상태 사이에서 스위칭할 수 있는 임의의 물질일 수 있다.
일 예에서, 스위칭 물질(14)은 결함(예를 들면, 각기 산소 공공(oxygen vacancy), 질화물 공공, 또는 황화물 공공)을 가진 산화물, 질화물 또는 황화물로 구성된다. 이러한 물질의 예는 TiO2 및 TiO2 -x (여기서 0 < x < 2), Ta2O5 및 Ta2O5 -x (여기서 0 < x < 5), NiO2 및 NiO2 -x (여기서 0 < x< 2), GaN 및 GaN1 -x (여기서 0 < x < 1), ZrO2 및 ZrO2 -x (여기서 0 < x < 2), HfO2 및 HfO2 -x (여기서 0 < x < 2), 또는 SrTiO3 및 SrTiO3 -x (여기서 0 < x < 3), 또는 Cu2S 및 CuS2 -x (여기서 0 < x < 1), 또는 구리 황화물을 포함하며, 여기서 풍부한 공공 없는 부분에서 구리(Cu) 대 황(S)의 비율은 0.5부터 2까지(즉 CuS2부터 Cu2S까지)의 범위일 수 있고 풍부한 공공 부분에서 구리(Cu) 대 황(S)의 비율은 CuS2 -x (여기서 0 < x< 2)부터 Cu2Sx(여기서 0 < x < 1) 까지를 범위로 할 수 있다. 결함은 일반적으로 전극(12) 근처의 계면(interface)에서 또는 반대편 계면에서 도입되거나 형성된다(즉, 스위칭 물질(14)의 일부분은 공공이 풍부하다(예를 들면, TiO2 -x)). 이러한 인터페이스 중 다른 인터페이스는 실질적으로 결함이 없다(즉, 스위칭 물질(14)의 다른 한 부분은 내부적으로 결함이 거의 없거나 전혀 없으며, 이와 같이 104 ohm-cm보다 큰 저항을 갖는다(예를 들면, TiO2)). 이러한 형태의 스위칭 물질(14)을 포함하는 최종 디바이스(그 예는 도 8에서 참조 부호(10)로서 도시됨)에서, 온(ON) 스위칭 (예를 들어, 낮은 저항 상태로의 스위칭)에 적합한 전압이 인가되면, 결함은 어느 쪽이든 실질적으로 결함이 없는 계면을 향해 표류하며, 그럼으로써 스위칭 물질(14)을 가로 질러 국부적인 전도성 채널을 형성한다. 오프(OFF) 스위칭을 위해서, 반대 극성의 전압이 인가되며, 결함은 그 계면으로부터 멀어져서 디바이스(10)를 높은 저항 상태로 스위칭하게 된다.
산화물, 질화물, 또는 황화물 물질에 적합한 증착 기술은 필라멘트 또는 크누센 셀(Knudsen cell)과 같은 열원으로부터 증착, 도가니(crucible)로부터 전자 빔(즉, e-빔) 증착, 타겟으로부터 스퍼터링, 다른 형태의 증착, 화학 기상 증착(chemical vapor deposition, CVD), 분자 빔 증착, 원자 층 증착, 펄스 레이저 증착, 또는 반응 전구체로부터 다양한 다른 형태의 화학 기상이나 빔 성장을 포함한다. 속도 및 온도와 같은 적절한 증착 또는 성장 조건은 스위칭 물질(14)에 바람직한 화학 조성물 및 희망하는 국부적인 원자 구조체를 달성하기 위해 선택될 수 있다.
결함은 산화물, 질화물, 또는 황화물 물질이 증착된 이후 또는 산화물, 질화물, 또는 황화물 물질의 증착 동안 도입될 수 있다. 일 예에서, 도판트 개시제(dopant initiator)가 어떤 구역 또는 소스로부터 산화물, 질화물, 또는 황화물 물질 내로 확산될 수 있고, 이때 개시제는 산화물, 질화물, 또는 황화물 물질의 (예를 들면, 수 나노미터 정도의) 일부분과 반응한다. 이러한 화학 반응에 의해 잔류하는 산화물, 질화물, 또는 황화물 물질과 전극(12) 사이의 계면에서 결함이 형성된다. 화학 반응으로부터 생기는 도판트의 예는 삽입물, 공공 또는 다른 대전된 불순물을 포함한다. 그러한 이동성 도판트는 정극성 또는 부극성으로 대전된다. 일 예에서, 티타늄(예를 들어, 적절한 도판트 개시제)는 물질, 예를 들어 티타늄 이산화물의 전체에서 확산하여 티타늄 이산화물과 반응할 수 있다. 이러한 화학 반응은 금속 산화물의 일부분을 줄여주며, 그 결과 잔류하는 티타늄 이산화물과 전극(12) 사이의 계면에서 TiO2 -x 영역이 형성된다. 이러한 TiO2 -x 영역은 결정 구조체에서 약간 부족한 산소 원자를 가지며, (빠져나간 산소 원자가 있었을) 자리는 정극성으로 대전된 공공 또는 결함/이동성 도판트가 된다.
다른 예에서, 스위칭 물질(14)은 디바이스(10)가 오프 상태에 있을 때 스위칭 물질(14)이 바람직한 결함 농도 프로파일을 나타내도록 정확한 결함 농도로 형성된 층으로 구성된다. 이러한 예에서, 스위칭 물질(14)의 층은 상이한 화학 전구체 증기 - 이들은 둘 다 펄스당 대략 하나의 원자 층을 형성함 - 를 순차적으로 펄싱하는 과정을 포함하는 ALD를 통해 형성된다. 온도를 하나의 사이클(층)에서부터 다음 사이클까지 지속적으로 변화시킴으로써, 스위칭 물질(14) 도처에서 바람직한 연속적인 결함 구배(continuous defect gradient)를 성취할 수 있다.
다른 예에서, 스위칭 물질(14)은 도핑되지 않은 TiO2이거나 도핑되지 않은 다른 전이 금속 산화물이다. 이러한 예에서, 스위칭 물질(14)은 그 내부에서(예를 들면, 스위칭 물질(14)의 전체 두께와 아래에서 논의되는 개방 영역(18)의 근방에서) 형성되는 (100 nm 이하의 폭을 가진) 협소한 전도성 채널을 가진 절연 산화물을 포함한다. 전류가 이 채널을 통해 흐를 때, 주변의 절연 산화물이 가열되고, 이는 주변의 절연 산화물에서 상 전이를 일으킨다. 스위칭 물질(14)의 이러한 예에서, 열은 (국부적인 전자 구름이 겹치기 시작하는) 모트 변환(Mott transition)을 유도하고, 이는 급작스러운 전도성 증가를 일으킨다.
스위칭 물질(14)은 단일 조성물로 구성된 단일 층일 수 있거나, (예를 들면, Ta2O5-x로 실리콘 도핑된) 다중 컴포넌트 조성물로 구성된 단일 층일 수 있거나, 적층된 층(예를 들면, TiO2/TaOx 스택 또는 NbOx/TaOx 스택)을 포함할 수 있다.
도 2(a)에서 도시된 예에서, 네거티브 레지스트(16)는 스위칭 물질(14) 상에 증착된다. 이러한 방법의 예에서 네거티브 레지스트(16)의 예는 다우 코닝(Dow Corning)에서 구입 가능한 HSQ (hydrogen silsesquioxane(수소 실세스퀴옥산)), 마이크로 레지스트 테크놀로지(Micro Resist Technology)에서 구입 가능한 mA-N2400 계열 레지스트, 및 몇몇 금속 산화물 레지스트(예를 들면, Al2O3, WO3, ZnO, TiOx)와 같은 네거티브 톤 전자 빔 또는 이온 빔 레지스트를 포함한다. 이 예에서 네거티브 레지스트(16)는 또한 포커스 레이저 빔에 의해 경화될 수 있는 열적으로 경화 가능한 물질일 수 있다.
네거티브 레지스트(16)는 용액으로부터 스핀 코팅하여 또는 타겟으로부터 스퍼터링하여 스위칭 물질(14) 상에 증착될 수 있다. 예를 들면, HSQ 및 mA-N2400이 스핀 코팅될 수 있으며, 금속 산화물 물질이 통상의 rf 반응 스퍼터링 공정을 이용하여 기판 상에서 스퍼터링될 수 있거나 콜로이드 또는 나프텐산염(naphthenate)을 이용하여 스핀 코팅될 수 있다. 금속 나프텐산염은 실온에서 안정한 점성 용액이며 시클로펜탄(cyclopentane) 또는 시클로헥산(cyclohexane), 메틸렌 체인(methylene chain) [-(CH2)-], 카르복실산염, 및 금속으로 구성된다. 전자 빔에 노출되어, 나프텐산염 분자는 교차 결합되며, 이는 레지스트(16)의 분자량을 증가시켜서, 레지스트가 현상제에 용해되지 않게 된다.
(네거티브 레지스트가 레이저, 전자 빔 또는 이온 빔 레지스트이기만 하면 동일한 종류 또는 상이한 종류의) 네거티브 레지스트(16)의 한번 이상의 코팅이 증착되어 핀홀과 같은 결함을 줄이거나 제거할 수 있다는 것을 알아야 한다. 도포된 네거티브 레지스트(들)(16)의 총 두께는 약 20nm부터 약 200nm까지의 범위이다.
방법의 이러한 예에서, 레이저, 전자 빔, 또는 이온 빔 리소그래피는 동시적으로 층간 유전체(16')(도 2(b))를 형성하고 개방 영역(18)(도 2(b))을 패터닝하는데 사용된다. 도 2(a)에서 도시된 바와 같이, 네거티브 레지스트(16)의 일부분은 레이저 빔, 전자 빔 또는 이온 빔(20)에 노출되는데 반해, 네거티브 레지스트(16)의 다른 부분은 레이저 빔, 전자 빔 또는 이온 빔(20)에 노출되지 않는다. 네거티브 레지스트(16)가 노출되는 조사량은 적어도 부분적으로 네거티브 레지스트(16)의 종(species), 빔의 대전된 입자의 종, 및 빔의 에너지에 종속한다. 노출된 부분은 경화되어 도 2(b)에서 도시된 층간 유전체(16')를 형성한다.
노출되지 않은 부분은 경화되지 않고 남으며 경화되지 않은 네거티브 레지스트(16)를 용해하는데 적합한 현상 용액을 사용하여 쉽게 제거 가능하다. 임의의 노출되지 않은 부분을 제거하는데 사용되는 현상 용액은 사용되는 네거티브 레지스트(16)에 달려 있을 수 있다. 현상 용액의 예는 NaOH, KOH, MICROPOSIT® MF® CD-26 (롬 앤드 하스 일렉트로닉 머티리얼즈 LLC(Rohm and Haas Electronic Materials LLC에서 구입 가능함), 테트라메틸 암모늄 하이드록사이드(tetramethyl ammonium hydroxide, TMAH), ma-D 525 (마이크로 레지스트 테크놀로지(Micro Resist Technology)로부터 구입 가능함), 또는 아세톤이나 N-메틸-2-피롤리돈(N-metal-2-pyrrolidone, NMP)과 같은 유기 용매를 포함한다.
노출되지 않은 네거티브 레지스트(16)를 제거하면, 개방 영역(18)이 형성되며 개방 영역(18) 내에서 스위칭 물질(14)의 표면이 노출된다. 형성된 최종 디바이스에서, 이러한 개방 영역(18)은 비트 영역이 된다. 레이저, 전자 빔, 또는 이온 빔 리소그래피가 수행될 때, 네거티브 레지스트(16)의 그러한 비트 영역을 노출하지 않음으로써 비트 영역에 바람직한 패턴이 네거티브 레지스트(16)에서 형성될 수 있다.
개방 영역(18)은 멤리스터의 비트 영역이기 때문에, 비트 영역의 치수는 개방 영역(18)의 크기와 형상에 의해 정의된다. 결과적으로 생긴 개방 영역(18)은 예를 들면, 홀의 형상(예를 들면, 원통형 형상) 또는 트렌치의 형상(예를 들면, 직사각형 또는 정육면체 형상)을 비롯한 임의의 바람직한 형상을 가질 수 있다.
일부 사례에서, 개방 영역(들)(18)의 길이 및/또는 폭을 더 줄이는 것이 바람직할 수 있다. 이것은 유전체 물질이 개방 영역(18) 내부와 층간 유전체(16')의 측벽(들)(17)에 인접하게 위치하도록 개방 영역(18)에서 유전체 물질(도시되지 않음)을 등각적으로 성장(conformally growing)시킴으로써 달성될 수 있다. 등각 성장 기술의 예는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD) 및 ALD를 포함한다. 그런 다음 이방성 반응 이온 에칭이 사용되어 개방 영역(18)으로부터 유전체 물질의 일부를 제거한다. 이방성 반응 이온 에칭은 측벽(들)(17) 상에서 유전체 물질의 일부를 남기면서 스위칭 물질(14)의 표면을 다시 노출하기 위하여 개방 영역(18)의 부분 내부에서 유전체 물질을 선택적으로 제거하여 준다.
도 2(a) 및 도 2(b)에서 도시된 방법의 예는 약 4nm부터 약 200nm까지를 범위로 하는 길이 및/또는 폭을 갖는 개방 영역(들)(18)을 형성하는데 특히 적합할 수 있다. 다른 예에서, 도 2(a) 및 도 2(b)에서 도시된 방법은 54nm 이하의 길이 및/또는 폭을 갖는 개방 영역(들)(18)을 형성하는데 특히 적합할 수 있다.
개방 영역(18)을 생성한 이후, 다른 하나의 전극(도 2(b)에서는 도시되지 않으나, 도 8에서 참조 부호(22)로 도시됨)이 스위칭 물질(14)의 표면상의 개방 영역(18) 내에 증착될 수 있다. 일 예에서, 다른 전극은 개방 영역(18) 내에서 증착되어 적어도 일부분 개방 영역(18)을 채우며, 다른 예에서, 다른 전극은 전극 물질이 개방 영역(18)을 채우고 층간 유전체(16')의 표면을 향해 연장하도록 개방 영역(18) 내에서 증착된다. 다른 전극은 임의의 물질로 형성될 수 있거나 전극(12)에 대해 설명된 임의의 공정에 의해 형성될 수 있다.
이제 도 3(a) 및 도 3(b)를 참조하면, 방법의 일 예는 포토리소그래피가 층간 유전체(16')를 형성하고 개방 영역(18)을 패터닝하는데 동시적으로 사용되는 것으로 도시된다. 도 3(a)에 도시된 바와 같이, 전극(12)은 표면(S12) 상에 형성된 스위칭 물질(14) 및 스위칭 물질/층(14) 상에 형성된 네거티브 레지스트(16)를 갖는다. 도 2(a) 및 도 2(b)를 참조하여 앞에서 설명된 전극(12) 및 스위칭 물질(14)을 형성하기 위한 물질 및 공정은 방법의 이러한 예에서 사용될 수 있다는 것을 알아야 한다.
도 3(a)에서 도시된 예에서, 네거티브 레지스트(16)는 스위칭 물질(14) 상에 증착된다. 방법의 이러한 예에서 네거티브 레지스트(16)의 예는 임의의 네거티브 톤 포토리소그래피 레지스트를 포함한다. 특정한 예는 마이크로켐(MicroChem)에서 구입 가능한 SU-8과 같은 에폭시 기반의 폴리머 레지스트, 폴리히드록시스티렌 기반의 폴리머, 및 EUV(extreme ultraviolet lithography(극 자외선 리소그래피) 레지스트를 포함한다.
이러한 예에서 네거티브 레지스트(16)는 스핀 코팅, 스프레이 코팅, 딥 코팅(dip coating), 또는 그라비어 코팅(gravure coating) 등에 의해 스위칭 물질(14) 상에 증착될 수 있다. (네거티브 레지스트가 포토리소그래픽 레지스트이기만 하면 동일한 종류 또는 상이한 종류의) 네거티브 레지스트(16)의 한번 이상의 코팅이 증착되어 핀홀과 같은 결함을 줄이거나 제거할 수 있다는 것을 알아야 한다. 예를 들면, (도 5(a) 내지 도 5(c)를 참조하여 설명한 바와 같은) 언더층 유전체(under-layer dielectric)가 도 3(a) 및 도 3(b)에서 도시된 예에서 사용될 수 있다. 이러한 예에서 도포된 네거티브 레지스트(들)(16)의 총 두께는 약 20nm부터 약 200nm까지의 범위이다.
방법의 이러한 예에서, 포토리소그래피는 층간 유전체(16')(도 3(b))를 형성하고 개방 영역(18)(도 3(b))을 패터닝하는데 동시적으로 사용된다.
도 3(a)에서 도시된 바와 같이, 포토마스크(24)는 UV 광 빔(26)이 네거티브 레지스트(16)에 도달하지 못하도록 네거티브 레지스트(16) 상에 또는 그 위에 배치된다. 포토마스크(24)의 예는 Cr 또는 Fe2O3으로 형성될 수 있다. 포토마스크(24)의 구성은 궁극적으로 형성되는 개방 영역(들)(18)의 희망하는 패턴과 동일하다. 일단 포토마스크(24)가 제 위치에 놓이면, UV 광 빔은 네거티브 레지스트(16)의 표면을 향한다. 도 3(a)에서 예시된 바와 같이, 포토마스크(24)는 포토마스크(24)와 UV 광원(도시되지 않음) 사이에서 네거티브 레지스트(16)의 부분이 빔(26)에 노출되지 않도록 UV 광 빔(26)을 차단할 것이다. 동시에, 포토마스크(24)로 가려지지 않은 네거티브 레지스트(16)의 부분은 UV 광 빔(26)에 노출될 것이다. 노출 시간 및/또는 조사량은 사용되는 레지스트(16)에 따라서 변할 수 있다. 노출된 부분은 경화되어 도 3(b)에서 도시된 층간 유전체(16')를 형성한다.
포토리소그래피가 완료된 후, 포토마스크(24)는 제거된다.
네거티브 레지스트(16)의 노출되지 않은 부분은 경화되지 않은 채로 남으며 경화되지 않은 부분을 용해하는데 적합한 현상 용액을 이용하여 쉽게 제거 가능하다. 임의의 노출되지 않은 부분을 제거하는데 사용되는 현상 용액은 사용되는 네거티브 레지스트(16)에 좌우될 수 있다. 방법의 이러한 예에서 현상 용액의 예는 TMAH 또는 1-메톡시-2프로판올 아세트산염을 포함한다.
노출되지 않은 네거티브 레지스트(16)를 제거하면, 개방 영역(18)이 형성되며 이 개방 영역(18) 내에서 스위칭 물질(14)의 표면이 노출된다. 형성되는 최종 디바이스에서, 이러한 개방 영역(18)은 비트 영역이다. 이와 같이, 포토리소그래피가 수행될 때, 비트 영역에 맞는 희망하는 패턴은 네거티브 레지스트(16)의 비트 영역을 포토마스크(24)에 노출시키지 않음으로써 네거티브 레지스트(16)에서 형성될 수 있다.
개방 영역(18)을 생성한 이후, 다른 하나의 전극(도 3(b)에서 도시되지 않지만 도 8에서 참조 부호(22)로 도시됨)이 스위칭 물질(14)의 노출된 표면 상의 개방 영역(18) 내에서 증착될 수 있다. 일 예에서, 전극 물질이 적어도 일부분 개방 영역(18)을 채우도록 다른 전극이 개방 영역(18) 내에 증착되며, 다른 예에서, 전극 물질이 개방 영역(18)을 채우고 층간 유전체(16')의 표면 쪽으로 연장하도록 다른 전극이 개방 영역(18) 내에 증착된다. 다른 전극은 전극(12)에 대해 설명된 임의의 물질 및 임의의 공정에 의해 형성될 수 있다.
일부 사례에서, 다른 전극(22)을 증착하기 전에 표면 세정 공정을 수행하는 것이 바람직할 수 있다. 표면 세정 공정은 O2 또는 Ar 플라즈마 세정 또는 용매 세정을 포함할 수 있다.
이제 도 4(a) 내지 도 4(d)를 참조하면, 나노 임프린트 리소그래피가 층간 유전체(16')를 형성하고 개방 영역(18)을 패터닝하는데 동시적으로 사용되는 방법의 일 예가 묘사된다. 도 4(a)에서 도시된 바와 같이, 전극(12)은 표면(S12) 상에 형성된 스위칭 물질(14) 및 스위칭 물질(14) 상에 형성된 네거티브 레지스트(16)를 갖는다. 도 2(a) 및 도 2(b)를 참조하여 앞에서 설명된 전극(12) 및 스위칭 물질(14)을 형성하기 위한 물질 및 공정은 방법의 이러한 예에서 사용될 수 있다는 것을 알아야 한다.
도 4(a)에서 도시된 예에서, 네거티브 레지스트(16)는 스위칭 물질(14) 상에 증착된 임프린트 레지스트이다. 임프린트 레지스트는 전형적으로 임프린트하는 동안 열 또는 UV광에 의해 경화되는 단량체 또는 중합체 배합물이다. 방법의 이러한 예에서 임프린트 레지스트의 예는 마이크로 레지스트 테크놀로지(Micro Resist Technology)에서 구입 가능한 mr-UVCur 계열 및 나노넥스(Nanonex)에서 시판된 나노-임프린트 리소그래피 레지스트를 포함한다.
임프린트 레지스트(즉, 본 예에서는 네거티브 레지스트(16))는 스핀 코팅, 스프레이 코팅, 딥 코팅, 또는 그라비어 코팅 등에 의해 스위칭 물질(14) 상에 증착될 수 있다. (네거티브 레지스트가 나노 임프린트 리소그래피 레지스트이기만 하면 동일한 종류 또는 상이한 종류의) 네거티브 레지스트(16)의 한번 이상의 코팅이 증착되어 핀홀과 같은 결함을 줄이거나 제거할 수 있다는 것을 알아야 한다. 이러한 예에서 도포된 네거티브 레지스트(들)(16)의 총 두께는 약 20nm부터 약 200nm까지의 범위이다.
나노 임프린트 몰드(28)는 개방 영역(18)의 패턴을 형성하는데 사용될 수 있다. 나노 임프린트 몰드(28)는 베이스(30) 및 베이스로부터 돌출하는 특징부(32)를 포함한다. 몰드(28)의 특징부(32)는 나노 임프린트 몰드(28)가 네거티브 레지스트(16)를 임프린트하는데 활용될 때, 특징부(들)(32)가 희망하는 개방 영역(들)(18)을 정의하도록 구성된다. 이와 같이, 몰드(28)의 특징부(들)(32)는 개방 영역(들)(18)의 네거티브 복제 형태(또는 반전 형태)이다.
몰드 베이스(30)는 실리카, 실리콘, 석영, 갈륨 비소, 또는 임의의 다른 적당한 금속, 세라믹 또는 중합체 물질일 수 있다. 일 예에서, 몰드(28)는 UV 광 빔 또는 열이 나노 임프린트 몰드(28)를 통해 침투 또는 투과할 수 있게 하는 물질로 형성된다. 몰드(28)의 특징부(들)(32)는 예를 들어, 몰드 베이스(30)의 표면으로부터 돌출하는 특징부(들)를 형성하는 전자 빔 리소그래피, 반응 이온 에칭, 또는 임의의 다른 습식이나 건식 화학 에칭 방법을 사용하여 몰드 베이스(30)의 표면에서 형성될 수 있다.
도 4(b)에서 도시된 바와 같이, 나노 임프린트 몰드(28)는 임프린트 레지스트(즉, 방법의 본 예에서는 네거티브 레지스트(16))를 향해 가압된다. 임프린팅은 싱글 스텝 임프린트(single step imprint), 스텝-앤-리피트 임프린트(step-and-repeat imprint), 또는 롤-투-롤 임프린트(roll-to-roll imprint)일 수 있다는 것을 알아야 한다. 몰드(28)가 임프린트 레지스트 내에 배치되면서, 임프린트된 레지스트는 사용된 레지스트의 형태에 따라서 UV 광 빔 또는 열(26')에 노출될 수 있다. 이러한 노출에 의해 임프린트 레지스트는 경화되어 층간 유전체(16')를 형성한다. 노출의 시간 및/또는 조사량은 네거티브 레지스트(16)를 완전히 경화할 만큼(즉, 충분하게 경화 또는 교차 결합할 만큼) 충분히 길 수 있다.
나노 임프린트 리소그래피가 완료된 후, 도 4(c)에서 도시된 바와 같이, 나노 임프린트 몰드(28)는 층간 유전체(16')로부터 떼어질 수 있다.
이러한 예에서, 임프린트 레지스트가 모두 UV 광 빔 또는 열(26')에 노출되며, 그래서 경화된다. 도 4(c)에서 도시된 바와 같이, 이로서 층간 유전체(16')의 일부분이 개방 영역(18) 내에서 존재하는 결과를 가져올 수 있다. 이처럼, 개방 영역(18)에서 스위칭 물질(14)의 표면을 노출하기 위하여 개방 영역(18)에서 층간 유전체(16')의 부분을 제거하는 반응 이온 에칭(또는 일부의 다른 적절한 에칭 기술)을 수행하는 것이 바람직할 수 있다. 이러한 에칭 공정의 결과는 도 4(d)에서 도시된다. 반응 이온 에칭은 개방 영역(18)이 더 넓어지지 않도록 하는 이방성 에칭일 수 있다. 에칭의 시간은 개방 영역(18)에서 존재하는 층간 유전체(16')의 양에 적어도 일부분 좌우될 수 있다.
형성된 최종 디바이스에서, 개방 영역(18)은 비트 영역이다. 이와 같이, 나노 임프린트 리소그래피가 수행될 때, 비트 영역(들)에 맞는 희망하는 패턴의 네거티브 복제 형상이 몰드(28)에서 형성될 수 있다.
개방 영역(18)에서 스위칭 물질(14)의 표면을 노출시킨 후, 다른 하나의 전극(도 4(b)에서 도시되지 않지만 도 8에서 참조 부호(22)로 도시됨)이 스위칭 물질(14)의 노출된 표면상의 개방 영역(18) 내에서 증착될 수 있다. 일 예에서, 전극 물질이 적어도 일부분 개방 영역(18)을 채우도록 다른 전극이 개방 영역(18) 내에 증착되며, 다른 예에서, 전극 물질이 개방 영역(18)을 채우고 층간 유전체(16')의 표면 쪽으로 연장하도록 다른 전극이 개방 영역(18) 내에 증착된다. 다른 전극은 전극(12)에 대해 설명된 임의의 물질 및 임의의 공정에 의해 형성될 수 있다.
도 5(a) 내지 도 5(c)는 방법의 또 다른 예를 예시한다. 도 5(a)에서 도시된 바와 같이, 전극(12)은 표면(S12) 상에 형성된 스위칭 물질(14)을 갖는다. 도 2(a) 및 도 2(b)를 참조하여 앞에서 설명된 전극(12) 및 스위칭 물질(14)을 형성하기 위한 물질 및 공정은 방법의 이러한 예에서 사용될 수 있다는 것을 알아야 한다.
이러한 예에서, 언더층 유전체(34)는 스위칭 물질(14) 상에 배치되며, 그래서 네거티브 레지스트(16)에 앞서 증착된다. 이러한 예에서, 언더층 유전체(34)는 SiO2, Si3N, Al2O3, Ta2O3, ZrO2또는 이들 물질의 조합과 같은 무기 유전체 물질일 수 있다. 이러한 무기 물질의 언더층 유전체(34)는 PECVD, 스퍼터링, ALD, 또는 전자 빔(e-빔) 증착을 이용하여 증착될 수 있다. 다른 예에서, 언더층 유전체(34)는 UV 경화 가능한 폴리머(예를 들면, 폴리이미드) 또는 스핀-온-글래스와 같은 유기 또는 무기 중합체 기반의 물질일 수 있다. 이러한 언더층 유전체(34)는 스핀 코팅, 스프레이 코팅 또는 딥 코팅 등을 이용하여 증착될 수 있다. 언더층 유전체(34)의 적합한 두께는 약 10nm부터 약 50nm까지의 범위이다.
도 5(a)에서 도시된 예에서, 네거티브 레지스트(16)는 언더층 유전체(34) 상에 증착된다. 이러한 예를 위해, 임의의 네거티브 톤 레이저, 전자 빔이나 이온 빔 레지스트, 또는 포토리소그래픽 레지스트, 또는 임프린트 레지스트가 사용될 수 있다. 이러한 예에서, 네거티브 레지스트(16)는 선택된 형태의 레지스트에 적합한 임의의 기술에 의해 언더층 유전체(34) 상에 증착될 수 있다.
도 5(a)에서 도시된 바와 같이, 네거티브 레지스트(16)는 도 2 내지 도 4에서 앞에서 설명된 리소그래피 기술 중 하나의 기술을 통해 노출되어, 개방 영역(18)(도 5(b)에서 도시됨)이 형성되도록 한다.
도 5(a) 내지 도 5(c)에서 도시된 예시적인 방법에서, 언더층 유전체(34)는 임의의 부가적인 리소그래피 공정에 의해 영향받지 않은 경화된 층이다. 이러한 형태의 언더층 유전체(34)가 활용될 때, 경화되지 않은 네거티브 레지스트(16)는 예를 들어, 언더층 유전체(34) 전체를 용해함으로써 제거되며, 도 5(b)에서 도시된 바와 같이, 층간 유전체(16')가 남게 된다.
그 다음 개방 영역(18)에서 존재하는 언더층 유전체(34)를 제거함으로써 개방 영역(18)에서 스위칭 물질(14)이 노출될 수 있다. 이것은 반응 이온 에칭(reactive ion etching, RIE)에 의해 달성될 수 있으며, 이러한 반응 이온 에칭에서 층간 유전체(16')는 (언더층 유전체(34)와 달리) 에칭 공정에 영향을 받지 않기 때문에 마스크로서 기능하다. 일 예에서, HSQ가 네거티브 레지스트(16)/층간 유전체(16')로서 사용되며, Ta2O5 는 언더층 유전체(34)로서 사용되며, Cl2 는 에칭 가스로서 사용된다.
도 5(c)에서 도시된 바와 같이, 반응 이온 에칭 공정이 완료된 후, 잔존하는 언더층 유전체(34)는 디바이스에서 제 2 유전체 층으로서 기능하며, 제거되지 않는다. 이러한 이중의 유전체 층 시스템은 누설 전류를 효과적으로 줄여 줄 수 있으며 항복 전압을 높여줄 수 있다. 언더층 유전체(34)가 포함될 때, 네거티브 레지스트(16)는 양호한 리소그래피 해상도를 보장하기 위해 (예를 들어, 언더층 유전체(34)가 사용되지 않을 때의 두께와 비교하여) 약간 더 두꺼워질 수 있다.
개방 영역(18)을 생성하고 스위칭 물질(14)의 표면을 노출한 후, 다른 하나의 전극(도 5(c)에서 도시되지 않지만 도 8에서 참조 부호(22)로 도시됨)이 스위칭 물질(14)의 노출된 표면 상의 개방 영역(18) 내에 증착될 수 있다. 일 예에서, 전극 물질이 적어도 일부분 개방 영역(18)을 채우도록 다른 전극이 개방 영역(18) 내에 증착되며, 다른 예에서, 전극 물질이 개방 영역(18)을 채우고 층간 유전체(16')의 표면 쪽으로 연장하도록 다른 전극이 개방 영역(18) 내에 증착된다. 다른 전극은 전극(12)에 대해 설명된 임의의 물질 및 임의의 공정에 의해 형성될 수 있다.
도 5(a) 내지 도 5(c)에서 도시된 예시적인 방법에서, 언더층 유전체(34)는 노출된 부분이 리소그래피 공정 동안 교차 결합하도록 선택될 수 있다. 이것은 이중 층의 네거티브 톤 레지스트 공정이며, 이 공정에서 네거티브 레지스트의 제 1 층은 네거티브 레지스트의 제 2 층이 코팅될 때 씻겨 없어지지 않는다. 이러한 형태의 언더층 유전체(34)가 선택될 때, 리소그래피 동안 포토마스크(24) 아래에 배치되는 (즉, 적절한 자극에 노출되지 않은) 어느 언더층 유전체(34)도 경화되지 않을 것이다. 이 예에서, 그러면, 언더층 유전체(34)의 경화되지 않은 부분은 네거티브 레지스트(16)의 경화되지 않은 부분과 함께 제거될 수 있으며, 개방 영역(18)에서 스위칭 물질(14)의 표면을 노출하는 추가적인 에칭 공정은 필요하지 않을 것이다.
도 6(a) 및 도 6(b)를 참조하면, 방법의 또 다른 예가 도시된다. 포토리소그래피가 도시되지만, 이러한 예는 레이저 리소그래피, 전자 빔 리소그래피, 이온 빔 리소그래피, 또는 나노 임프린트 리소그래피를 이용하여 수행될 수 있다는 것을 알아야 한다.
도 6(a)에서 도시된 바와 같이, 네거티브 레지스트(16)는 전극(12) 상에 직접 증착된다. 네거티브 레지스트(16)는 사용되는 리소그래피 기술에 따라서 선택될 수 있으며 스핀 코팅을 통해 증착될 수 있다.
도 6(a)에서 도시된 예에서, 포토리소그래피는 앞에서 설명한 방식으로 수행된다. 이러한 예에서, 포토마스크(24)는 네거티브 레지스트(16)가 선택적으로 UV 광 빔(26)에 노출될 수 있게 한다. 특히, 포토마스크(24) 아래의 네거티브 레지스트(16)의 부분은 UV 광 빔(26)에 노출되지 않는다. 동시에, 포토마스크(24)에 의해 가려지지 않은 네거티브 레지스트(16)의 부분은 UV 광 빔(26)에 노출될 것이다. 노출된 부분은 경화되어 도 6(b)에서 도시된 층간 유전체(16')를 형성한다. 포토리소그래피가 완료된 후, 포토마스크(24)는 제거된다.
네거티브 레지스트(16)의 노출되지 않은 부분은 경화되지 않고 남으며 경화되지 않은 부분을 용해하는데 적합한 현상 용액을 이용하여 쉽게 제거 가능하다. 이러한 예에서, 하부의 전극 물질이 해로운 영향을 받지 않도록 하는 현상 용액이 선택된다. 방법의 이러한 예에서 현상 용액의 예는 앞에서 언급한 현상 용액을 포함한다.
노출되지 않은 네거티브 레지스트(16)를 제거하면, 개방 영역(18)이 형성되며 개방 영역(18)에서 전극(12)의 표면(S12)이 노출된다. 이것은 전극(12)용 콘택 패드를 생성한다.
앞서의 예는 모두 네거티브 레지스트 또는 임프린트 레지스트를 활용하였다. 도 7은 포지티브 레지스트가 사용되어 층간 유전체(16')를 형성하는 방법(200)의 예를 예시한다. 방법(200)의 이러한 예에서, 참조 부호(202)에서, 전극(12) 상에 배치된 스위칭 물질(14) 상에서 포지티브 레지스트가 증착된다. 전극(12) 및 스위칭 물질(14)은 본 출원에서 앞에서 설명된 물질로 본 출원에서 앞에서 설명된 기술을 이용하여 형성될 수 있다.
적합한 포지티브 레지스트의 예는 다이아조나프토퀴논(diazonaphthoquinone, DNQ) 및 노볼락 수지(페놀 포름알데히드 수지)의 혼합물에 기초한 DNQ-노볼락 레지스트를 포함한다. 다른 적합한 포지티브 레지스트는 (쉬플리(Shipley))에서 구입 가능한) MICROPOSIT® S1800® 계열 및 (마이크로 레지스트 테크놀로지(Micro Resist Technology)에서 구입 가능한) ma-P 1200 계열을 포함한다. 폴리메틸 메타크릴산염(Polymethyl methacrylate, PMMA)은 다목적 중합체이며 전자 빔 포지티브 레지스트로서 사용될 수 있다. 상업적으로 구입 가능한 PMMA의 일 예는 마이크로켐(MicroChem)으로부터 구입 가능한 NANO™ PMMA이다. 모든 포지티브 레지스트는 패턴된 다음 하드 베이킹되어 층간 유전체(16')를 형성할 수 있다.
참조 부호(204)에서 도시된 바와 같이, 포지티브 레지스트는 층간 유전체(16') 및 층간 유전체(16') 내의 개방 영역(18)을 동시적으로 패터닝하기 위하여 리소그래피(예를 들면, 포토리소그래피 또는 전자 빔 리소그래피)에 선택적으로 노출된다. 앞에서 설명된 포토마스크(24) 및 UV 광 빔(26) 또는 전자 빔(20)이 리소그래피를 수행하는데 사용될 수 있다. 이 단계에서, 포지티브 레지스트의 노출된 영역은 현상 용액에 의해 제거 가능하며 포지티브 레지스트의 노출되지 않은 영역은 현상 용액에 의해 제거 가능하지 않은 채로 남는다. 이처럼, 노출된 영역은 개방 영역 용도의 패턴이며 노출되지 않은 영역은 층간 유전체(16') 용도의 패턴이다.
참조 부호(206)에서, 방법(200)은 포지티브 레지스트의 노출된 영역을 현상 용액과 접촉시키는 단계를 포함한다. 이 단계는 포지티브 레지스트의 노출된 영역을 제거할 것이며 개방 영역(18)에서 스위칭 물질(14)의 표면을 노출할 것이다.
방법(200)의 이러한 예의 참조 부호(208)에서, 포지티브 레지스트의 노출되지 않은 영역은 하드 베이킹되어 층간 유전체(16')를 형성할 수 있다. 하드 베이킹은 임의의 적합한 방법을 통해 달성될 수 있으며, 사용된 온도는 선택되는 레지스트에 좌우될 것이다. 일 예에서, 하드 베이킹은 약 120℃부터 약 180℃까지를 범위로 하는 온도에서 이루어진다.
방법(200)은 참조 부호(210)에서 보는 바와 같이, 개방 영역(18)에서 스위칭 층(14)의 표면상에 다른 하나의 전극(22)을 형성하는 단계를 포함한다. 전극(22)은 본 출원에서 앞서 설명된 물질로 앞서 설명된 기술/공정을 이용하여 형성될 수 있다. 전극(22) 제조를 위해 선택되는 기술/공정은 포지티브 레지스트로 형성되는 층간 유전체(16')에 유해한 영향을 주지 않는 공정일 수 있다. 일 예에서, 이러한 공정은 해상도가 약 5μm로 한정되는 섀도우 마스크 공정일 수 있다. 다른 예에서, 이러한 공정은 포지티브 레지스트를 용해하는 용매를 활용하지 않는 또는 포지티브 레지스트를 제거하는 플라즈마를 활용하지 않는 임의의 전극 제조 공정일 수 있다.
방법(200)은 또 참조 부호(212)에서 보는 바와 같이, 층간 유전체(16')를 디바이스(10)에 남기는 단계를 포함한다.
도 2에서 도시된 방법(200)의 예는 또 스위칭 물질(14) 상의 언더층 유전체(34)를 활용할 수 있다. 이러한 예에서, 언더층 유전체(34)는 포지티브 레지스트에 앞서 증착되며, 포지티브 레지스트의 노출된 영역이 현상 용액에 노출된 이후이되 다른 전극(22)이 형성되기 전에는, 개방 영역(18)에서 존재하는 임의의 언더층 유전체(34)는 (예를 들어, 앞에서 설명한 것처럼) 에칭된다. 이로써 스위칭 물질(14)의 표면이 노출될 것이다.
방법(200)의 이러한 예는 또한 유전체 물질이 층간 유전체(16')의 측벽(17)과 접촉하도록 유전체 물질을 개방 영역(18)에서 등각적으로 성장시킨 다음 유전체 물질을 이방성 반응 이온 에칭에 노출하여 약간의 유전체 물질을 제거하고 약간의 다른 유전체 물질을 층간 유전체(16')의 측벽(17) 상에 남겨 놓음으로써 개방 영역(18)을 축소하는 단계를 포함할 수 있다.
본 출원에서 설명된 방법의 임의의 예에서, 층간 유전체(16')는 추가의 표면 처리에 노출될 수 있다. 적합한 표면 처리는 누설 전류를 낮추거나, 항복 전계를 증가하거나, 또는 유전체 상수를 원하는 대로 변경하는 것과 같이, 층간 유전체(16')의 유전체 특성을 향상시키는 그런 공정을 포함한다. 예시적인 표면 처리는 진공이나 가스 내에서 열 어닐링하는 것, 또는 O2, NH3, H2, N2 또는 이들 가스의 혼합물과 같은 가스 종을 이용한 플라즈마 화학 처리를 포함한다. 이러한 처리는 (예를 들어, 약 18℃부터 25℃까지의) 실온에서 또는 300℃와 같이 높은 온도에서 수행될 수 있다.
이제 도 8을 참조하면, 도 2-5 또는 도 7에서 도시된 방법을 통해 형성될 수 있는 멤리스터(10)의 예가 도시된다. 예시된 바와 같이, 멤리스터(10)는 (이러한 예에서 하부 전극인) 전극(12), 스위칭 물질(14), 층간 유전체(16'), 및 개방 영역(18) 내에서 그리고 네거티브 레지스트(16)의 일부분 상에서 형성된 (이러한 예에서 상부 전극인) 다른 전극(22)을 포함한다. (도 8에서 도시된 바와 같은) 예에서, 다른 전극(22)은 전극(12)의 위치에 대해 제로가 아닌 각도로 배치될 수 있다. 일부 예에서, 디바이스(10)는 가상 선으로 도시된 바와 같이, 언더층 유전체(34)를 또한 포함할 수 있다.
이제 도 9를 참조하면, 복수의 멤리스터(10)(그 중 두 개가 (10A 및 10B)로 표시됨)를 포함하는 크로스바 어레이(40)가 도시된다. 본 출원에서 설명된 물질은 크로스바 어레이(40)의 멤리스터(10A 및 10B)에서 사용될 수 있다는 것을 알아야 한다.
일반적으로, 크로스바(40)는 병렬 전극들의 하나의 집합(36) 내 각 전극(12, 12', 12")이 제 1 집합(36)과 교차하는 병렬 전극들의 제 2 집합(38) 내 모든 전극(22, 22')에 동작적으로 연결되는 스위치들의 어레이이다. 많은 사례에서, 전극(12, 12', 12", 22, 22')의 두 집합(36, 38)은 서로 직교한다. 그러나, 이것은 필수 조건은 아니며, 전극(12, 12', 12", 22, 22')의 두 집합(36, 38)은 제로가 아닌 임의의 각도로 오프셋될 수 있다.
전극(12, 12', 12") 중 임의의 전극이 전극(22, 22')을 교차하는 경우, 교차 지점이 형성된다. 크로스바(40)에서 각각의 교차 지점은 각각의 전극(12, 12', 12")이 이들 사이에 배치되는 스위칭 물질(14)을 통해 교차하는 전극(22, 22')에 동작적으로 연결되는 각각의 개방 영역(18)(이러한 예에서는 비트 영역)을 포함한다. 교차 지점에서 스위칭 물질(14)은 초기의 제조 이후 스위칭 물질(14)과 선택적으로 전기적 접촉하는 각각의 전극(12, 12', 12", 22, 22')에 의해 개별적으로 어드레스 가능하다. 예를 들면, 만일 전극(12' 및 22')이 적절한 전압과 극성으로 어드레스 지정되면, 멤리스티브 디바이스(10A)는 활성화되고 온 상태 또는 오프 상태 중 어느 한 상태로 스위칭되며, 만일 전극(12" 및 22')이 적절한 전압과 극성으로 어드레스 지정되면, 멤리스티브 디바이스(10B)는 활성화되고 온 상태 또는 오프 상태 중 어느 한 상태로 스위칭된다. 어레이(40)에서, 하나 이상의 개별 디바이스(10)가 어드레스 지정될 때, 어드레스 지정되는 교차 지점을 벗어나 배치되어 있는 스위칭 물질(14)은 본질적으로 이들 사이에 아무런 전압도 인가되지 않으므로(예를 들면, 전압은 그러한 영역으로 직접 인가되지 않으므로) 비활성화된 채로 남아 있다는 것을 알아야 한다.
도 9에서 도시된 바와 같이, 디바이스(10A 및 10B)는 기판(42)상에 배치된다. 기판(42)의 예는 그 위에 배치되는 실리콘 이산화물 층, 알루미늄 산화물, 스트론튬 티탄산염, 마그네슘 산화물, 갈륨 질화물, 알루미늄 질화물, 갈륨 비소, 게르마늄, 다른 비-산화물 절연체, 및 이들의 조합을 갖는 실리콘 웨이퍼를 포함한다. 본 출원에서 개시된 멤리스터(10)의 임의의 예는 기판(42) 상에 배치될 수 있다.
크로스바(40)는 또한 적층 멤리스터(즉, 서로 적층된 둘 이상의 멤리스터)를 포함할 수 있다. 예를 들면, 부가적인 스위칭 물질 층이 병렬 전극의 제 2 집합(38) 상에 형성될 수 있고, 또 다른 층간 유전체가 부가적인 스위칭 물질 층 상에 형성될 수 있고, 그런 다음 (예를 들어, 집합(36)에 평행하고 집합(38)에 직교하는) 다른 한 집합의 전극이 다른 하나의 층간 유전체 상에서 (그리고 또 다른 층간 유전체의 임의의 개방 영역 내에서) 증착될 수 있다.
명세서 전체에서 "일 예", "다른 예", 및 "예" 등의 언급은 그 예와 관련하여 설명된 특별한 요소(예를 들면, 특징, 구조, 및/또는 특성)가 본 출원에서 설명된 적어도 하나의 예에 포함되며, 다른 예에는 포함되거나 포함되지 않을 수 있다는 것을 의미한다. 또한, 임의의 예에 대해 설명된 요소는 명백하게 맥락이 그렇지 않다라고 표시하지 않는 한 다양한 예에서 임의의 적합한 방식으로 조합될 수 있다는 것을 알아야 한다.
본 출원에서 개시된 예를 설명하고 주장함에 있어서, "하나", "하나의", 및 "그"는 적어도 하나를 의미하며, 그래서 명백하게 맥락이 그렇지 않다고 표시하지 않는 한 복수의 대상을 포함한다.
본 출원에서 제공되는 범위는 언급된 범위 및 언급된 범위 내의 임의의 값이나 부분 범위를 포함한다는 것을 알아야 한다. 예를 들면, 약 20nm부터 약 200nm까지의 범위는 약 20nm부터 약 200nm까지의 명시적으로 열거한 한계치를 포함할 뿐만 아니라, 25.5nm, 65nm, 180nm 등과 같은 개별적인 값 및 약 25nm부터 약 190nm까지, 75nm 내지 약 150nm와 같은 부분 범위를 포함하는 것으로 해석되어야 한다. 그뿐만 아니라, "약"이 어떤 값을 설명하는데 활용될 때, 이것은 언급된 값으로부터 (+/-10%까지의) 크게 중요하지 않은 차이를 망라하는 것을 의미한다.
여러 예가 자세하게 설명되었지만, 본 기술에서 통상의 지식을 가진 자에게는 개시된 예가 수정될 수 있다는 것이 명백할 것이다. 그러므로 전술한 설명은 한정하지 않는 것으로 간주하여야 한다.

Claims (15)

  1. 멤리스터를 제조하는 방법으로서,
    전극 상에 배치되는 스위칭 층 상에 네거티브 레지스트(a negative resist)를 증착하는 단계와,
    상기 네거티브 레지스트를 리소그래피 공정(a lithography process)에 선택적으로 노출(exposing)함으로써 - 이에 따라 상기 네거티브 레지스트의 노출된 영역이 경화되어 층간 유전체(an interlayer dielectric)를 형성함 - 동시적으로 상기 층간 유전체를 형성하고 상기 층간 유전체 내에 개방 영역을 패터닝하는 단계와,
    상기 층간 유전체 내 상기 개방 영역에서 상기 스위칭 층의 표면을 노출하는 단계와,
    상기 개방 영역에서 상기 스위칭 층의 상기 표면상에 다른 전극을 형성하는 단계와,
    상기 층간 유전체를 상기 멤리스터 내에 남겨 놓는 단계를 포함하는
    멤리스터 제조 방법.
  2. 제 1 항에 있어서,
    상기 리소그래피 공정은 포토리소그래피, 레이저 리소그래피, 전자 빔 리소그래피, 이온 빔 리소그래피, 및 나노 임프린트 리소그래피(nano-imprint lithography)로 이루어지는 그룹 중에서 선택되는
    멤리스터 제조 방법.
  3. 제 2 항에 있어서,
    상기 리소그래피 공정은 나노 임프린트 몰드 및 자외선 경화 또는 열 경화를 수반하는 나노 임프린트 리소그래피이고,
    상기 네거티브 레지스트는 임프린트 레지스트(imprint resist)이며,
    상기 스위칭 층의 상기 표면의 노출은 반응 이온 에칭을 수행하는 것에 의해 달성되어 상기 개방 영역 내에서 경화된 임프린트 레지스트를 제거하는
    멤리스터 제조 방법.
  4. 제 2 항에 있어서,
    상기 리소그래피 공정은 포토리소그래피이며,
    상기 네거티브 레지스트를 자외선 광에 선택적으로 노출시키는데 포토마스크가 사용되어 상기 개방 영역에서 상기 네거티브 레지스트가 상기 자외선 광에 노출되지 않고 남아 있게 되는
    멤리스터 제조 방법.
  5. 제 4 항에 있어서,
    상기 스위칭 층의 상기 표면의 노출은 상기 개방 영역에서 노출되지 않은 네거티브 레지스트를 현상제(a developer)를 사용하여 제거함으로써 달성되는
    멤리스터 제조 방법.
  6. 제 1 항에 있어서,
    상기 층간 유전체의 측벽과 유전체 물질이 접촉하도록 상기 유전체 물질을 상기 개방 영역에서 등방적으로 성장시키고(conformally growing),
    상기 유전체 물질을 이방성 반응 이온 에칭(an anisotropic reactive ion etch)에 노출하여 상기 유전체 물질의 일부를 제거하고 상기 유전체 물질의 다른 일부를 상기 층간 유전체의 상기 측벽 상에 남겨 놓음으로써,
    상기 개방 영역을 축소시키는 단계를 더 포함하는
    멤리스터 제조 방법.
  7. 제 1 항에 있어서,
    상기 층간 유전체와 상기 스위칭 층 사이에 언더층 유전체(under-layer dielectric)가 배치되며,
    상기 노출하는 단계는,
    상기 개방 영역으로부터 경화되지 않은 네거티브 레지스트를 제거하는 단계와,
    상기 개방 영역에서 존재하는 임의의 상기 언더층 유전체를 에칭하는 단계를 포함하는
    멤리스터 제조 방법.
  8. 제 1 항에 있어서,
    상기 층간 유전체를, 진공 내 열 어닐링, 가스 내 열 어닐링, 가스를 이용한 플라즈마 화학 기상 증착, 및 이들의 조합으로 이루어지는 그룹 중에서 선택되는 표면 처리에 노출하는 단계를 더 포함하는
    멤리스터 제조 방법.
  9. 멤리스터를 제조하는 방법으로서,
    전극 상에 배치되는 스위칭 층 상에 포지티브 레지스트를 증착하는 단계와,
    상기 포지티브 레지스트를 리소그래피에 선택적으로 노출함으로써 - 이에 따라 상기 포지티브 레지스트의 노출된 영역이 현상 용액에 의해 제거 가능해지고 상기 네거티브 레지스트의 노출되지 않은 영역은 상기 현상 용액에 의해 제거 가능하지 않은 채로 남음 - 층간 유전체 및 상기 층간 유전체 내의 개방 영역을 동시적으로 패터닝하는 단계와,
    상기 포지티브 레지스트의 상기 노출된 영역을 상기 현상 용액과 접촉시켜서 상기 노출된 영역을 제거하고 상기 개방 영역에서 상기 스위칭 층의 표면을 노출하는 단계와,
    상기 포지티브 레지스트의 상기 노출되지 않은 영역을 하드 베이킹(hard baking)하여 상기 층간 유전체를 형성하는 단계와,
    상기 개방 영역에서 상기 스위칭 층의 상기 표면 상에 다른 전극을 형성하는 단계와,
    상기 층간 유전체를 상기 멤리스터 내에 남겨 놓는 단계를 포함하는
    멤리스터 제조 방법.
  10. 제 9 항에 있어서,
    상기 다른 전극은 또한 상기 층간 유전체 상에 형성되는
    멤리스터 제조 방법.
  11. 제 9 항에 있어서,
    상기 포지티브 레지스트를 증착하기 전에 상기 스위칭 물질 상에 언더층 유전체를 증착하는 단계와,
    상기 포지티브 레지스트의 상기 노출된 영역을 상기 현상 용액과 접촉시킨 후 및 상기 다른 전극을 형성하기 전에, 상기 개방 영역에서 존재하는 임의의 상기 언더층 유전체를 에칭하여 상기 스위칭 층의 상기 표면을 노출하는 단계를 더 포함하는
    멤리스터 제조 방법.
  12. 제 9 항에 있어서,
    상기 제 2 전극을 증착하기 전에,
    상기 층간 유전체의 측벽과 유전체 물질이 접촉하도록 상기 유전체 물질을 상기 개방 영역에서 등방적으로 성장시키고,
    상기 유전체 물질을 이방성 반응 이온 에칭에 노출하여 상기 유전체 물질의 일부를 제거하고 상기 유전체 물질의 다른 일부를 상기 층간 유전체의 상기 측벽 상에 남겨 놓음으로써,
    상기 개방 영역을 축소시키는 단계를 더 포함하는
    멤리스터 제조 방법.
  13. 멤리스터로서,
    하부 전극과,
    상기 하부 전극 상에 배치된 스위칭 가능한 물질과,
    상기 스위칭 가능한 물질 상에 배치되는 층간 유전체를 형성하는 경화된 네거티브 또는 포지티브 레지스트와,
    상기 층간 유전체에서 형성된 개방 영역 - 상기 개방 영역은 상기 스위칭 가능한 물질의 표면을 노출함 - 과,
    상기 개방 영역에서 상기 스위칭 가능한 물질의 상기 노출된 표면과 접촉하여 배치된 상부 전극을 포함하는
    멤리스터.
  14. 제 13 항에 있어서,
    상기 스위칭 가능한 물질과 상기 층간 유전체 사이에 배치된 언더층 유전체를 더 포함하는
    멤리스터.
  15. 제 13 항에 있어서,
    상기 상부 전극 및 상기 하부 전극은 크로스바 어레이의 일부분이고 서로에 대하여 제로가 아닌 각도(a non-zero angle)로 배치되는
    멤리스터.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180026194A (ko) 2016-09-02 2018-03-12 한양대학교 산학협력단 뉴런 소자 및 그 구동 방법
KR20220169589A (ko) 2021-06-21 2022-12-28 김성현 분리된 전극을 통해 저항 조절 및 저항을 변화 없이 저항값 측정이 가능한 멤리스터 소자

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3033079B1 (fr) * 2015-02-19 2018-04-27 Ion Beam Services Procede de passivation d'un substrat et machine pour la mise en oeuvre de ce procede
US10488753B2 (en) 2015-09-08 2019-11-26 Canon Kabushiki Kaisha Substrate pretreatment and etch uniformity in nanoimprint lithography
US20170066208A1 (en) 2015-09-08 2017-03-09 Canon Kabushiki Kaisha Substrate pretreatment for reducing fill time in nanoimprint lithography
US10095106B2 (en) 2016-03-31 2018-10-09 Canon Kabushiki Kaisha Removing substrate pretreatment compositions in nanoimprint lithography
US10134588B2 (en) 2016-03-31 2018-11-20 Canon Kabushiki Kaisha Imprint resist and substrate pretreatment for reducing fill time in nanoimprint lithography
US10620539B2 (en) 2016-03-31 2020-04-14 Canon Kabushiki Kaisha Curing substrate pretreatment compositions in nanoimprint lithography
US10509313B2 (en) 2016-06-28 2019-12-17 Canon Kabushiki Kaisha Imprint resist with fluorinated photoinitiator and substrate pretreatment for reducing fill time in nanoimprint lithography
US11093824B2 (en) 2016-09-02 2021-08-17 Samsung Electronics Co., Ltd. Neuromorphic device and method of driving the same
US10317793B2 (en) 2017-03-03 2019-06-11 Canon Kabushiki Kaisha Substrate pretreatment compositions for nanoimprint lithography

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815818B2 (en) * 2001-11-19 2004-11-09 Micron Technology, Inc. Electrode structure for use in an integrated circuit
US6864521B2 (en) * 2002-08-29 2005-03-08 Micron Technology, Inc. Method to control silver concentration in a resistance variable memory element
KR100913005B1 (ko) * 2006-10-31 2009-08-20 주식회사 하이닉스반도체 마스크 패턴 형성 방법
US8049203B2 (en) * 2006-12-22 2011-11-01 Qunano Ab Nanoelectronic structure and method of producing such
US8202783B2 (en) * 2009-09-29 2012-06-19 International Business Machines Corporation Patternable low-k dielectric interconnect structure with a graded cap layer and method of fabrication
US9012307B2 (en) * 2010-07-13 2015-04-21 Crossbar, Inc. Two terminal resistive switching device structure and method of fabricating

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180026194A (ko) 2016-09-02 2018-03-12 한양대학교 산학협력단 뉴런 소자 및 그 구동 방법
KR20220169589A (ko) 2021-06-21 2022-12-28 김성현 분리된 전극을 통해 저항 조절 및 저항을 변화 없이 저항값 측정이 가능한 멤리스터 소자

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