KR20170086509A - 반도체 디바이스의 층 내 기둥 또는 구멍 구조들을 제조하는 방법, 그리고 연관된 반도체 구조 - Google Patents

반도체 디바이스의 층 내 기둥 또는 구멍 구조들을 제조하는 방법, 그리고 연관된 반도체 구조 Download PDF

Info

Publication number
KR20170086509A
KR20170086509A KR1020177013358A KR20177013358A KR20170086509A KR 20170086509 A KR20170086509 A KR 20170086509A KR 1020177013358 A KR1020177013358 A KR 1020177013358A KR 20177013358 A KR20177013358 A KR 20177013358A KR 20170086509 A KR20170086509 A KR 20170086509A
Authority
KR
South Korea
Prior art keywords
polymer layer
layer
array
backfill
bcp
Prior art date
Application number
KR1020177013358A
Other languages
English (en)
Inventor
아르준 싱
로엘 그론헤이드
Original Assignee
아이엠이씨 브이제트더블유
카톨리에케 유니버시테이트 루벤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아이엠이씨 브이제트더블유, 카톨리에케 유니버시테이트 루벤 filed Critical 아이엠이씨 브이제트더블유
Publication of KR20170086509A publication Critical patent/KR20170086509A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/42—Stripping or agents therefor
    • G03F7/427—Stripping or agents therefor using plasma means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

반도체 디바이스의 층 내 기둥 구조들을 제조하는 방법에 관한 것으로, 상기 기둥 구조들은 육각형의 매트릭스 배열을 형성하는 위치들에 배치되고, 상기 방법은 아래를 포함하는 것:
-백필 브러쉬 폴리머 층 내 배열 기둥 구조들을 매립하는 단계, 상기 백필 브러쉬 폴리머 층은 상기 배열 기둥 구조들의 높이와 대략 동일한 두께를 가지고, 상기 배열 기둥 구조들은 상기 육각형의 매트릭스 배열의 위치의 서브세트(subset)에 대응하는 위치에 있는 것;
-상기 백필 브러쉬 폴리머 층과 상기 배열 기둥 구조들의 상부 표면에 의해 정의되는 실질적으로 평면인 표면 상 BCP 층을 제공하는 단계;
-상기 BCP 폴리머 층의 제2성분 내(in) 매립된 상기 BCP 폴리머 층의 제1 성분의 기둥 구조들 안으로(into) 상기 BCP 폴리머 층의 폴리머 마이크로상 분리를 유도하는(inducing) 단계, 상기 제1 성분의 상기 기둥 구조들은 상기 육각형의 매트릭스 배열을 형성하는 위치들에 배치된 것;
그리고 각각의 상기 배열 기둥 구조 상에 상기 BCP 폴리머 층의 제1성분의 기둥 구조가 형성되는 것.

Description

반도체 디바이스의 층 내 기둥 또는 구멍 구조들을 제조하는 방법, 그리고 연관된 반도체 구조{METHOD FOR MANUFACTURING PILLAR OR HOLE STRUCTURES IN A LAYER OF A SEMICONDUCTOR DEVICE, AND ASSOCIATED SEMICONDUCTOR STRUCTURE}
본 발명은 반도체 디바이스의 층 내 나노 스케일 기둥 구조들, 그리고 연관된 반도체 구조를 제조하기 위한 방법에 관한 것이다.
블록 공중합체(BCP, Block copolymer) 물질들은 당 업계에 알려져 있다. 블록 공중합체는, 두 단량체들이 함께 클러스터화 하고, 반복되는 단위들의 '블록들'을 형성할 때, 형성된 공중합체이다.
일부의 디-블록 공중합체들은, 특정한 조성 비대칭으로 공식화된 때, 마이크로-상이 평형 조건에서 실린더 형 도메인으로 분리된다고 알려져 있다. 대부분의 블록이 각각의 실린더 주위에서 공간을 점유하는 동안 소수의 블록은 실린더들을 형성한다. 평형에서, 그것들이 박막(200nm 보다 작은 두께)에서 육각형의 격자를 만드는 동안 이러한 실린더 형 도메인들은 벌크 폴리머에서 hcp(hexagonal close packed) 배열을 만든다. 실린더형 도메인들의 직경과 피치는 폴리머의 분자량에 의해 결정된다. 만약 폴리머 배합물(formulation)이 대략 1 정도의 분산도를 가지면, 그러한 실린더형 상 BCPs 의 피치와 직경은 매우 균일하다. 이 우수한 균일성과 형태 사이즈의 조정은 패터닝화(patterning exercises)하는데 있어서 그것들을 훌륭한 후보군으로 만든다.
화학 기판-에피텍시, 즉, 특정한 기판들의 조절되고 선택적인 변형은 BCP 분자들의 조립을 유도하는데 사용될 수 있다. 이는 상기 기판에 수직하는 앞서 언급된 상기 실린더 형 도메인들의 직접적인 상기 자가-조립(DSA)을 허용하면서, 또한 그것들의 위치를 미리 결정한다 (This allows directed self-assembly (DSA) of the aforementioned cylindrical domains perpendicular to the substrate while also pre-determining their locations.).
화학 기판-에피텍셜 DSA의 하나의 타입은, 예를 들어 "Density Multiplication and Improved Lithography by Directed Block Copolymer Assembly"에서, Ricardo Ruiz et al. Science 321, 936 (2008) 에서 문헌에 보고된 바 있다. 이러한 이전의 노력들은 실험실 규모 기판들 상에 DSA 가이딩 패턴을 형성하기 위해 전자 빔 리소그래피를 이용하였다. 전자 빔 리소그래피는 육각형의 접촉 홀 배열을 만들기 위해 사용되고, 그것의 피치는 BCP의 자연적인 피치의 양의 정수 함수가 된다. DSA를 사용하여 리소그래피 패턴들의 피치를 효과적으로 향상시키는 것은 주파수 또는 밀도 배수라고 불리운다. 상기 주파수 배수 인자는 상기 리소그래피 프리-패턴의 육각형의 단위 셀 내 DSA 홀들의 결과의 수로서 정의된다.
프리-패턴을 프린팅 후, 산화 플라즈마는 이 전자-빔 패턴된 구멍들을 통해 기판을 선택적으로 변형시키는데 사용된다. 상기 기판 물질은 다수 블록에 의한 젖음에 매우 적절하도록 선택되는 반면, 플라즈마 개질된 기판은 상기 실린더 형성 블록에 의해 젖음에 매우 적절한 것이다. 상기 전자-빔 저항은 나노-패턴화된 기판을 드러내기 위한 에칭 후에 제거된다. BCP 박막이 스핀코팅되고, 그러한 개질된 기판 상에 열처리될 때, 상기 실린더형 도메인들은 매우 규칙적인 육각형의 배열로 조립된다. 상기 두 블록들 간의 에칭 선택성은 상기 폴리머 박막 내 홀을 형성하고 상기 실린더 형성 블록을 에칭하는 것에 이용된다.
"Using chemo-epitaxial directed self-assembly for repair and frequency multiplication of EUVL contact-hole patterns" Arjun Singh et al. Proc. SPIE 9049, Alternative Lithographic Technologies VI, 90492F (March 28, 2014) 에서, 유사한 공정 흐름이 보고되었고, 가이딩 프리-패턴 홀들(guiding pre-pattern holes)을 프린팅하는데 전자 빔 대신 EUV 리소그래피가 사용된다. 그러나, 그러한 실린더형 상 BCP들의 화학 기판-에피텍셜 DSA가 요구하는 것은 상기 BCP 실린더들의 프리-스팟 크기가 상기 BCP 실린더들의 피치의 0.5X 에서 1X 배 인 것이다. ArFi 리소그래피로 해결할 수 있는 상기 홀 사이즈의 하한은 기껏해야 40 nm 이고, 이것은 훨씬 비싸고, 느리고, 덜 신뢰할만한 EUV 리소그래피를 사용할 것이 아닌 한, 40nm 피치 아래의 육각형 배열 패턴화 하는 것에 이 공정 흐름을 이용할 수 없다는 것을 의미한다.
반도체 소자의 층 내 나노 스케일 홀 및/또는 기둥 구조를 형성하기 위한 개선된 또는 대안이 되는 방법, 상기 기둥 구조들은 육각형의 매트릭스 배열을 형성하는 위치에 배치되고, 특히 상대적으로 간단하면서, 상대적으로 낮은 비용을 발생시키는 방법들의 필요가 존재한다.
본 개시는 아래의 설명과 첨부된 도면들에 의해 더 설명될 것이다.
도 1(a)내지 (g)는 본 발명의 바람직한 실시예에 따르는 공정 흐름을 도시한다.
도 2(a) 내지 (f)는 본 발명의 선택적인 실시예에 따르는 공정 흐름을 도시한다.
도 3은 본 발명의 바람직한 실시예에 따르는 실험 결과를 나타내는 이미지들을 보여준다.
본 발명의 목적은 반도체 디바이스의 층에 기둥 또는 홀 구조를 제조하는 방법을 제공하기 위함이고, 상기 구조는 육각형의 매트릭스 배열을 형성하는 위치에 배치된다. 상기 방법은 종래의 기술에 비교할 때 상대적으로 간단하고, 상대적으로 낮은 비용을 발생시킨다.
이 목적은 제1 독립 청구항의 기술적인 특징을 나타내는 방법에 의한 개시에 따라 달성된다.
본 발명의 또 다른 목적은 상기 방법의 관련된 용도를 제공하기 위함이다.
본 발명의 또 다른 목적은 관련된 반도체 구조를 제공하기 위함이다.
이 목적은 제2 독립 청구항의 단계들을 포함하는 반도체 구조를 갖는 개시에 의해 달성된다.
본 발명의 제1 측면에 따르면, 아래를 포함하는 방법이 개시된다:
-백필 브러쉬 폴리머 층 내 배열 기둥 구조들(또는 실린더 구조들)을 매립하는 단계, 상기 백필 브러쉬 폴리머 층은 상기 배열 기둥 구조들의 높이와 대략 동일한 두께를 가지고, 상기 배열 기둥 구조들은 상기 육각형의 매트릭스 배열의 위치의 서브세트(subset)에 대응하는 위치에 있는 것;
-상기 백필 브러쉬 폴리머 층과 상기 배열 기둥 구조들의 상부 표면에 의해 정의되는 실질적으로 평면인 표면 상 BCP 층을 제공하는 단계;
-상기 BCP 폴리머 층의 제2성분 내(in) 매립된 상기 BCP 폴리머 층의 제1 성분의HCP 구조들 안으로(into) 상기 BCP 폴리머 층의 폴리머 마이크로상 분리를 유도하는(inducing) 단계, 상기 제1 성분의 상기 HCP구조들은 상기 육각형의 매트릭스 배열을 형성하는 위치에 배치되는 것; 그리고 각각의 상기 배열 기둥 구조 상에 상기 BCP 폴리머 층의 제1성분의 기둥 구조(또는 실린더 구조)가 형성되는 것(바람직하게는 그것과 정렬된).
본 발명의 바람직한 실시 예에 따르면, 상기 BCP 층은 후에 디-블록 공중합체이다. 블록 공중합체는 서로 공유 결합된 2개 또는 그 이상의 화학적으로 서로 다른 폴리머 블록들(또는 "성분들"로 지칭가능하다)을 포함하는 폴리머를 지칭한다. 두 다른 폴리머 블록들의 블록 공중합체는 "디-블록 공중합체"라고 지칭된다. 세 다른 폴리머 블록들의 블록 공중합체는 "트리-블록 공중합체"라고 지칭되고, 그리고 본 발명의 실시 예에서 사용되는 것으로부터 제외되지 않는다. 후자의 경우 추가적인 공정 단계가 수행되어야 할 수도 있는데, 개시되는 일반적인 형태들/단계들을 포함할 수 있다.
바람직한 실시 예에 따르면, 상기 배열 기둥 구조들 모두는, 예를 들어 같은 높이와 직경과 같은, 유사하거나 동일한 치수를 가진다.
바람직한 실시 예에 따르면, 상기 배열 기둥 구조들의 예를 들어 직경과 같은 상기 사이즈와 상기 사용된 BCP 물질(의 특징들)은 미리 결정되어, 상기 배열 기둥 구조들의 축 방향 단면 또는 상기 직경은 상기 BCP 폴리머 물질의 제1 성분의 상기 기둥 구조의 축방향 단면 또는 직경에 대응한다. 정렬 기둥 구조들의 사이즈/직경은, 예를 들어 그것들의 생산 공정을 조절함으로써, 미리 결정될 수 있다.
바람직한 실시 예에 따르면, 상기 배열 기둥 구조들은 가교-결합된(cross-linked) 폴리머 층 기둥 구조들이고, 상기 백필 브러쉬 폴리머 층 내(in) 상기 배열 기둥 구조들을 매립하는 단계는 다음을 포함한다:
-기재 층 상 가교-결합된 폴리머 층을 제공하는 단계;
-상기 가교-결합된 폴리머 층 상 패턴화된 포토레지스트 층을 제공하는 단계, 상기 패턴화된 포토레지스트 층은 포토레지스트 기둥들의 패턴을 포함하고, 상기 포토레지스트 기둥들의 위치는 상기 육각형의 매트릭스 배열의 위치들의 서브세트에 상응하는 것;
-(플라즈마 에칭을 적용하여)상기 포토레지스트 기둥들을 트리밍하는 단계 및 상기 가교-결합된 폴리머 층 안으로(into) 상기 패턴을 전사하는 단계, 그 결과로서 상기 위치들의 상기 서브세트에, 줄어든 사이즈(예를 들어 직경)을 갖는 가교-결합된 폴리머 층 기둥들을 생성하는 단계;
-상기 포토레지스트 층을 제거하는 단계, 예를 들어 선택적으로 가교-결합된 폴리머 층 기둥들에 대하여 선택적으로;
-상기 가교-결합된 폴리머 층 기둥들 사이에 백필 브러쉬 폴리머 층(바람직하게는 완전히 그래프트 된 백필 브러쉬 폴리머 층)을 제공하는 단계, 상기 백필 브러쉬 폴리머 층은 상기 가교-결합된 폴리머 층 기둥들의 상기 높이와 대략 동일(두께의 차이가 바람직하게는 5 nm 미만, 더욱 바람직하게는 3 nm 미만)한 두께를 가지는 것.
바람직한 실시예에 따르면, 상기 가교-결합된 폴리머 층 기둥들 사이에서 백필 브러쉬 폴리머 층을 제공하는 단계가 다음을 포함한다
-상기 가교-결합된 폴리머 층 기둥들 사이 그리고 상에 백필 브러쉬 폴리머 층을 제공하는 단계(providing a backfill brush polymer layer on and in between the cross-linked polymer layer pillars);
-적절한 온도 단계를 제공함에 의해 상기 백필 브러쉬 폴리머 층을 그래프팅(grafting) 하는 단계, 적어도 상기 백필 브러쉬 폴리머 층의 하부는 화학적으로 기판 층에 (공유적 결합을 선호하는)결합되는 것;
-상기 백필 브러쉬 폴리머 층의 비결합부를 제거하는 단계(예를 들어, 헹굼에 의해);
상기 가교-결합된 폴리머 층의 두께와 상기 백필 브러쉬 폴리머 층의 하부의 두께는 미리 결정된 것.
바람직한 실시예에 따르면, 적절한 온도 단계를 제공하는 단계, 그래서 적어도 상기 백필 브러쉬 폴리머 층의 하부는 화학적으로 상기 기판 층에 결합되도록 하는 것은 수 초(예를 들어 1, 2, 3, 4, 5) 내지 수 분(예를 들어 1, 2, 3, 4, 5)동안 120 ℃ 내지 350 ℃ 사이 또는 120 ℃ 내지 250 ℃ 사이의 온도에서, 온도 단계를 제공하는 것을 포함한다.
바람직한 실시예에 따르면, 상기 가교-결합된 폴리머 층의 두께는 10 nm 미만이다. 바람직한 실시예에 따르면, 상기 가교-결합된 폴리머 층의 두께는 3 nm 초과이다. 더욱 바람직하게, 그것은 5 내지 7 nm 범위 내의 두께를 갖는다.
예를 들어, 상기 백필 브러쉬 폴리머의 상기 결합부의 전형적인 두께는 5 내지 8 nm 범위 내이다.
바람직한 실시 예에 따르면, 상기 정렬 기둥 구조들은 2D 배치로 제공된다. 모든 배열 기둥 구조가 단일한 직선을 따라 배치되는 것은 아니다. 바람직하게, 상기 배열 기둥 육각형 매트릭스 배열의 서브세트에만 대응하는 위치들에 배치되고, 구조들은 완전한 육각형의 매트릭스 배열과는 상이하다. 바람직하게는, 적어도 세 개의 배열 기둥 구조들이 제공된다.
바람직한 실시예에 따르면, 상기 포토레지스트 패터닝은 단일 조명 단계의 수단에 의해 제공된다.
바람직한 실시예에 따르면, 상기 배열 기둥 구조들은 상기 육각형의 매트릭스 배열의 위치의 서브세트에 대응하는 위치에 있는 것이다. 이 위치들의 서브세트는 바람직하게는 기판의 표면을 따라 균일하게 분포된다. 상기 균일하게 분포되는 것이 반드시 정규 분포를 의미하는 것은 아니다. 더 균일하게 분포될수록, 본 발명의 개시에 따른 방법의 수행이 더 우수해진다.
바람직한 실시예에 따르면, 상기 인접한 배열 기둥 구조들 사이의 상기 피치는 제1방향을 따라 대략 일정하고 상기 BCP 폴리머 층의 고유 주기 L0의 정수 배수이다. 예를 들어 그것은 2,3,4,5 또는 그것들의 다른 어떠한 곱일 수 있다.
바람직한 실시예에 따르면, 상기 인접한 배열 기둥 구조들 사이의 상기 피치는 제2방향을 따라 대략 일정하고 상기 BCP 폴리머 층의 고유 주기 L0의 정수 배수이고, 상기 제2 방향은 상기 제1 방향과 0° 또는 180° 차이의 각, 예를들어 90도 각을 형성한다 (the second direction forming an angle with the first direction different from 0° or 180°, for instance an angle of 90°). 예를 들어 그것은 2,3,4,5 또는 그것들의 다른 어떠한 곱일 수 있다.
바람직한 실시예에 따르면, 인접한 배열 기둥 구조들 사이의 상기 "피치"는 대략 일정하고(예를 들어 제1과 제2 방향과 동일) 상기 BCP 폴리머 층의 고유 주기 L0의 정수 배수이다. 예를 들어 그것은 2,3,4,5 또는 그것들의 다른 어떠한 곱일 수 있다.
두 인접한 배열 구조들 사이의 상기 파라미터 "피치"는 통상의 기술자에게 인접한 배열 구조들 사이의 중심에서 중심까지의 거리로 알려져 있다.
바람직한 실시예에 따르면, 상기 배열 기둥 구조들은 기판 층에 걸쳐(over) 배치된다. 그것들은 전체 기판 ㈜ 표면 상에, 또는 일반적으로 기판 표면의 미리 결정된 영역에 걸쳐(over) 균일하게 배치될 수 있다. 바람직한 실시 예에 따르면, 이 미리 결정된 영역의 바깥쪽, 상기 기판 표면의 추가적인 영역(가능하게는 보충적인 부분)은 배열 기둥 구조를 갖지 않을 수 있다. 이 추가적인 영역의 적어도 일 부분은 또한 상기 공정 흐름 동안 BCP 물질로 제공될 수 있다. 이 추가적인 영역의 이 부분 내의 BCP 물질은, 또한 상기 미리 결정된 영역 내 상기 BCP 물질과 동시에 마이크로 상 분리를 겪는다. 상기 추가적인 영역의 그러한 부분의 일 예는, 예를 들어, 배열 구조들/특징들(배열 구조/특징들은 일반적으로 서로 다른 리소그래피 단계들의 패턴들을 배열하는 것을 돕기 위해 사용된다)을 제공하거나 포함하기 위해 예측되는 영역일 수도 있다. 그것들은, 예를 들어 배열 "교차" 로서 모양지어진, 이전의 패턴들에 대하여 후속하는 패턴들을 배치하거나/위치시키는데 도움을 주도록 하는 기준의 일종으로 사용된다.( They are used as a kind of reference to help to place/position the subsequent patterns with respect to the previous patterns), for instance shaped as an alignment "cross?.) 이러한 부분은 또한 상기 미리 결정지어진 영역에 인접한 영역을 포함하고, 상기 다른 디바이스들 및/또는 층들은 상기 미리 결정지어진 영역 내 제공된다(wherein other devices and/or layers are provided than in the predetermined area.). 그것의 결과로서, 예를 들어 마이크로 상분리되는 제2 성분과 제1 성분의 결과를 갖는 DSA를 겪은 상기 BCP 층은, 상기 추가적인 영역의 상기 부분으로서 상기 미리 결정된 영역 내 방향(orientation)의 다른 타입을 갖는다. 실제로, 상기 미리 결정된 영역에서, 상기 성분의 하나(예를 들어 제1 성분)는 이러한 배열 특징들에 의해 정의되는 정육각형의 격자의 위치에 위치되거나 배열 기둥들과 배치될 것이다. 상기 추가적인 영역의 부분 내 유사한, 제2의, 육각형의 격자는 상기 제2 성분 내 매설된, 이 제1 성분에 의해 형성될 수 있다. 상기 제2 격자는 피치 내 동일하거나 유사할 수 있지만, 그것의 격자 위치들은 상기 미리 결정지어진 영역 내 육각형의 격자의 규칙적인 연장에 대응되지 않을 수 있다. 더욱이, 전형적으로, 그레인 경계들은 BCP 물질이 마이크로 상 분리를 겪을 때 (제1 성분의 상기 물질들을 매설하는) 상기 제2 성분의 상기 물질 내 형성된다. 각각의 그레인들 내, 상기 제1 성분은 정육각형의 격자를 형성한다. 그러므로 상기 추가적인 영역의 부분 내에(within), 서로 다른 그레인들이 존재하고, 제1 성분을 포함하는 각각의 그레인들은, 제2 성분 내 매설되고, 각각의 정육각형의 격자에 대응하는 위치에 기둥 구조들을 형성한다. 상기 다른 그레인들 내 격자들은 피치 내에서 유사하거나 또는 동일할 수 있고, 그러나 그것들의 격자 위치들은 상기 미리 결정된 영역 내 상기 육각형의 격자의 규칙적인 연장으로 정의되는 위치에 대응하지 않을 수 있고, 그것들은 다른 어떠한 그레인의 상기 정 육각형의 그리드의 규칙적인 연장의 위치들에도 상응하지 않을 수 있다. 그레인 형성의 가능한 발생은 통상의 기술자에게 알려져 있으며, 예를 들면 Kenji Fukunaga외, "Large-Scale Alignment of ABC Block Copolymer Microdomains via Solvent Vapor Treatment", Macromolecules, 2000, 33 (3), pp 947-953; 그리고 예를 들면 Ramon J. Albalak외, "Solvent swelling of roll-cast triblock copolymer films", Polymer, Volume 39, Issues 8-9, 1998, Pages 1647-1656 가 있다.
바람직한 실시예에 따르면, 상기 배열 기둥 구조들은 육각형의 배열 구조에 따라 배치된다.
바람직한 실시예에 따르면, 상기 배열 기둥 구조들은 직사각형의 매트릭스 배열에 따라 배치된다.
바람직한 실시예에 따르면, 패턴된 포토레지스트 층을 제공하는 단계, 예를 들어 가교-결합된 폴리머 층 상에, 포토레지스트 기둥들의 패턴을 포함하는 상기 패턴화된 포토레지스트 층은, 193 nm 파장 ArF 침지(ArFi) 리소그래피의 수단으로 정의된다. 선택적으로 그것은 전자-빔 또는 EUV에 의해 정의될 수도 있다.
바람직한 실시예들에 따르면, 상기 가교-결합된 폴리머 층은 상기 BCP 폴리머 층의 제1 성분과 동일한 물질을 포함한다. 바람직한 실시예에 따라서, 상기 가교-결합된 폴리머 층은 BCP 폴리머 층의 제1성분과 동일한 물질의 주 성분과, 상대적으로 낮은 양의 가교-결합하는 물질(바람직하게는 10% 미만)을 포함한다.
바람직한 실시예에 따르면, 상기 BCP 폴리머 층은 PS-b-PMMA를 포함하고, 상기 폴리머 분리 후에 상기 PMMA 또는 PS 성분을 선택적으로 제거하는 단계를 포함한다.
바람직한 실시예에 따르면, 상기 제1성분은 PMMA를 포함한다.
바람직한 실시예에 따르면, 상기 백필 브러쉬 폴리머 층은 상기 기판을 공유적으로 결합하는 기능기화된 하이드록실-말단의 폴리머 또는 다른 폴리머로 구성되거나 그것을 포함한다.
바람직한 실시예에 따르면, 상기 방법은 마스크로서 나머지 성분의 패턴을 사용하여 밑에 있는 기판 층을 패터닝하는 단계를 더 포함한다.
바람직한 실시예에 따르면, 상기 방법은 에칭 선택성을 향상시키고 임의적으로 상기 패턴의 톤(tone)을 반전시키도록 제1 또는 제2 성분 중 어느 하나를 금속 물질로 변형시키도록 연속적인 침투 합성(sequential infiltration synthesis)(또한 통상의 기술자에게 원 위치에서의 합성으로 알려져 있는)을 수행하는 것을 더 포함하는 것이다. 예를 들어 상기 공정에 대한 더 많은 세부사항들은 Peng, Q. 외, (2010)의 "Nanoscopic Patterned Materials with Tunable Dimensions via Atomic Layer Deposition on Block Copolymers", Adv. Mater., 22:　5129-5133와 Jovan Kamcec 외의, "Chemically Enhancing Block Copolymers for Block-Selective Synthesis of Self-Assembled Metal Oxide Nanostructures" ACS Nano, 2013, 7 (1), pp 339-346 에 나와 있다.
본 발명의 제2 측면에 따르면, 메모리 디바이스 제조 또는 수직 채널 트랜지스터 제조에 있어서 제1 접촉 층을 패터닝하기 위한 제1국면의 실시예 중 어느 하나에 따른 방법의 사용이 개시된다.
본 발명의 제3 측면에 따르면, DRAM 디바이스 내 캐패시터 층을 패터닝하기 위한 상기 제1 측면의 어느 하나의 실시예에 따른 방법의 사용이 개시된다.
본 발명의 제4 측면에 따르면, 하나의 방법이 개시되고 상기 배열 기둥 구조들은 포토레지스트 기둥 구조들이고 상기 백필 브러쉬 폴리머 층 내의 포토레지스트 기둥 구조들을 매립하는 것은 다음을 포함한다:
- 기판 층 상에 패턴화된 포토레지스트 층을 제공하는 단계, 상기 패턴화된 포토레지스트 층은 포토레지스트 기둥들의 패턴을 포함하고, 상기 포토레지스트 기둥들의 상기 위치는 육각형의 매트릭스 배열의 위치의 서브세트에 대응하는 것;
-(플라즈마 에칭을 적용하여)상기 포토레지스트 기둥들을 트리밍하는 단계, 그 결과로서 육각형의 매트릭스 배열의 상기 위치들의 서브세트에, 줄어든 사이즈(예를 들어 줄어든 직경 및/또는 높이)를 갖는 포토레지스트 기둥을 생성하는것;
-상기 포토레지스트 기둥들 사이에 백필 브러쉬 폴리머를 제공하는 단계, 상기 백필 브러쉬 폴리머 층은 포토레지스트 기둥들의 높이와 같거나 대략 같은 두께를 갖는 것;
바람직한 일 실시예에 따르면, 상기 포토레지스트 패터닝은 단일의 제거 단계의 수단에 의해 제공되는 것이다.
본 발명의 다섯 번째 측면에 따르면, 반도체 구조는 표면을 포함하는 것이 개시되고, 상기 표면은 미리 결정된 영역과 미리 결정된 영역에 인접한 추가적인 영역을 포함하는 것이고, 상기 반도체 구조는 다음을 포함한다:
-상기 미리 결정된 영역 내: 상기 미리 결정된 영역 내: 백필 브러쉬 폴리머 층(4)에 매립된 배열 기둥 구조들(2'), 상기 백필 브러쉬 폴리머 층(4)은 상기 배열 기둥 구조들(2')의 높이와 대략 동일한 두께를 가지는 것, 육각형의 매트릭스 배열의 위치의 서브세트에 대응하는 위치에 있는 상기 배열 기둥 구조들(2'), 그리고 상기 백필 브러쉬 폴리머 층(4)과 상기 배열 기둥 구조들(2')에 의해 정의되는 표면의 상부에 마이크로-상 분리된 BCP 층, 상기 마이크로상 분리된 BCP층은 제2 성분 내 매립된 제1 성분을 포함하는 것, 상기 제1 성분은 정 육각형의 매트릭스 배열을 형성하는 것;
-상기 추가적인 영역 내: 상기 마이크로상 분리된 BCP 층은 상기 제2성분 내에 매립된 상기 제1성분을 포함하고, 상기 제1 성분은 제2 정육각형 매트릭스 배열을 형성하는 것;
상기 추가적인 영역 내 제1 성분의 제2 정육각형의 매트릭스 배열의 상기 위치는 상기 미리 결정된 영역 내 상기 제1 구성의 정육각형 매트릭스 배열의 정규 확장(regular extention)의 위치에 대응하지 않는 것(wherein the positions of the second regular hexagonal matrix configuration of said first component in said additional area do not correspond to positions of a regular extension of the regular hexagonal matrix configuration of said first component in said predetermined area).
상기 다섯 번째 측면의 바람직한 추가적인 실시예는 본 발명에서 개시하는 첫 번째 측면의 각각의 설명에서 설명되었다.
본 발명의 여섯 번째 측면에 따르면, 반도체 구조는 다음을 개시한다:
-백필 브러쉬 폴리머 층 내 배열 기둥 구조들, 상기 백필 브러쉬 폴리머 층은 상기 배열 기둥 구조들의 높이와 대략 동일한 두께를 가지고, 상기 배열 기둥 구조들은 육각형의 매트릭스 배열의 위치의 서브세트에 대응하는 위치를 갖는 것;
-기둥 구조들은 상기 육각형의 매트릭스 배열을 형성하는 위치에 상기 백필 브러쉬 폴리머 상의 층 내에 배치되는 것;
상기 각각의 배열 기둥 구조들 상에 상기 BCP 폴리머의 제1 성분의 기둥 구조가 존재하는 것(예를 들어 그것과 정렬된(e.g. aligned therewith)).
바람직한 실시예에 따르면, 상기 배열 기둥 구조들은 가교-결합된 폴리머 층 기둥 구조들인 것이다.
다른 실시예에 따르면, 상기 배열 기둥 구조들은 포토레지스트 기둥 구조들이다.
상기 본 발명의 상기 측면 들 중 하나에 대해 개시된 특징들 및 이점들은 통상의 기술자가 인식할 수 있는 바와 같이, 필요한 사항을 약간 수정하여, 또한 여기에서 암시적으로 다른 측면에 개시된다.
다양한 진보적인 측면의 특정한 목적 및 장점이 본 명세서에 상술되었다. 이 요약은 단순히 하나의 예일 뿐이며 본 발명의 범위를 제한하는 의도가 아닌 것이다. 상기 특징 및 장점에 관한 개시는 첨부된 도면과 함께 다음의 설명을 참조함으로써 가장 잘 이해될 수 있다.
바람직한 실시예들의 상세한 설명
본 발명은 특정 실시예 및 특정 도면을 참조하여 설명될 것이나 본 발명은 이에 한정되지 않고 청구 범위에 의해서만 제한된다. 설명된 도면들은 단지 개략적인 것이며 비-제한적이다. 도면 내에서, 일부 구성 요소들의 크기는 과장될 수 있고, 설명의 목적으로 실제 크기대로 그려지지 않을 수 있다. 치수 및 상대 치수는 반드시 본 발명의 실제 크기에 대응하는 것은 아니다.
또한, 상세한 설명 및 청구의 범위에서 제1, 제2, 제3 등의 용어는 유사한 구성을 구별하기 위하여 사용되며, 반드시 순차적이거나 연대기적인 순서로 설명하는 것은 아니다. 이들 용어는 적절한 환경 아래에서 상호교환가능하며, 본 발명의 실시예는 여기에서 설명되거나 도시된 것과 다른 순서로 동작할 수 있다.
또한, 상기 다양한 실시 예는 비록 "바람직한"이라고 언급되었으나, 상기 개시는 본 발명의 범위를 제한하기보다는 구현될 수 있는 하나의 예로서 해석되어야 한다.
도 1(a)내지 (g)는 본 발명의 바람직한 실시예에 따르는 공정 흐름을 도시한다.
기판 또는 기판 층1은 (예를 들어 패턴화되는 층이 제공되는 실리콘 기판 웨이퍼로 구성되는, 예를 들어 실리콘 옥사이드, 실리콘 나이트라이드, 티타늄 나이트라이드, 그 외 층), 예를 들어 반도체 웨이퍼 밑에 있는 스택 층일 수 있다(도 1(a)). 가교-결합된 폴리머 층2(또한 매트 층이라고 불리우는)은 기판 1의 상부(on top of)에 코팅된다. 상기 가교-결합된 폴리머 층2의 상부에 포토레지스트 층(PR) 3이 코팅된다. 상기 포토레지스트 층은 종래의 기술들로 패턴화되고, 상기 가교-결합된 폴리머 층 2에 대해 선택적으로, 이로써 PR 기둥들3'(도 1(c))을 형성한다. 상기 PR 기둥들(3')은 예를 들어 80 내지 150nm 피치를 가지고, 35 내지 70 nm 범위의 직경을 갖는다. 바람직하게, 모든 PR 기둥들3'은 유사하거나 동일한 치수들, 예를 들어 같은 높이와 직경과 같은, 을 갖는다. 바람직하게, 상기 포토레지스트 층의 패턴은 193 nm 에서 ArF 침지(ArFi) 리소그래피의 방법으로 수행된다. 플라즈마 에칭 단계는 적용되어 포토레지스트 기둥들3'을 트리밍하고 상기 가교-결합된 폴리머 층2 내 그것의 패턴을 전사시키고(도 1(d)), 결과로서 가교-결합된 배열 기둥들 2’로 지칭되는, 폴리머 층 기둥들2'를 형성하고, 바람직하게는 모두 유사하거나 또는 동일한 치수들, 예를 들어 같은 높이와 지름을 가지도록 하고, 감소된 크기, 예를 들어 감소된 직경(예를 들어 80 내지 150 nm의 피치, 10 내지 50 nm의 직경)를 갖는다. 상기 배열 기둥들은 바람직하게는 전체 기판 주 표면이 적어도 일부 상에 그 전체에 걸쳐 균일하게 분포된다. 예를 들어, 기둥들 사이에 일정한 피치가 있을 수 있다. 선택적으로, 제1 피치는 제1 방향(예를 들어 수평방향)으로 일정할 수 있고, 제2 피치는 다른, 평행하지 않은, 방향(예를 들어 수직 방향)을 따라 일정할 수 있고, 상기 제1 및 제2 피치들은 서로 다를 수 있다. 그것들은 바람직하게는 필요로 하는 육각형의 매트릭스 배열에 대응되는 위치들의 서브세트에 위치한다. 상기 기판1의 주 표면은 브러쉬 그래프팅을 위해 수정된다. 예를 들어, 상기 기판은 트림 에칭 단계로 산화될 수 있고, 브러쉬 그래프팅 단계가 가능하게 할 수 있다. 상기 PR 층3''의 나머지 부분은 이제 제거된다(도 1(e)).
상기 배열 기둥 구조들2'은 이제 백필 브러쉬 폴리머 층4에 측 방향으로 매설되고(도 1(f)), 예를 들어 BCP 물질에 사용된 것과 동일한 단량체들로 이루어진 하이드록실 말단의 무작위의 공중합체를 포함한다. 미리 결정된 백필 브러쉬 폴리머 층은 상기 가교-결합된 폴리머 층 기둥들2' 사이 그리고 상에 제공되고, 가교-결합된 폴리머 층 기둥들2'을 완전히 매립한다. 상기 백필 브러쉬 폴리머 층은 적절한 온도 단계가 제공됨에 의해 그래프트되고, 그래서 적어도 상기 백필 브러쉬 폴리머 층의 하부는 화학적으로 상기 기판 층에 결합(바람직하게는 공유적 결합되는 것)된다. 그 다음 결합된 부분(그래프트된 부분) 만을 남겨두고, 상기 백필 브러쉬 폴리머 층의 부분을 제거하는 헹굼 공정이 수행된다. 이에 따라, 가교-결합된 폴리머 층2'및 백필 브러쉬 폴리머 층의 그래프트 된 부분4의 두께는 미리 결정되어, 그것들은 동일하거나 또는 대략 동일한 높이가 된다.
BCP 층 5은 이제 상기 배열 기둥 구조들 2'의 상부 표면과 상기 백필 브러쉬 폴리머 층4(도 1(f))으로 정의되는 실질적으로 평탄한 표면 상에 코팅된다. 상기 BCP폴리머 층5의 폴리머 상 분리는 유도되어, 상기 BCP 폴리머 층의 제1 성분(5b)의 기둥 구조들이 생성되고, 상기 BCP 폴리머 층의 제2 성분(5a)의 보충적인 구조는 제1 성분(5b) 측면으로의 상기 기둥 구조들을 매설한다. 상기 제1 성분(5b)의 기둥 구조들은 상기 요구된 육각형의 매트릭스 배열을 형성하는 위치에 배치된다. 이로써, 각각의 배열 기둥 구조(2') 상에 상기 BCP 폴리머 층의 제1 성분(5b)의 기둥 구조가 형성되고, 그것과 배열되도록 형성되고, 바람직하게는 상기 배열 기둥 구조(2')와 같은 직경을 갖는다. 2, 3 또는 더 많은 상기 배열 기둥 구조들로 정의되는 상기 프리-패턴(pre-pattern)들의 주파수 배수(multiplication) 인자는 달성될 수 있다(A frequency multiplication factor of the pre-pattern defined by the alignment pillar structures of 2, 3 or more can be achieved.). 예를 들어, 프리-패턴을 형성하는 배열 기둥들의 세트는 직사각형 그리드, 또는 다른 어떤 육각형의 그리드의 서브-그리드, 또는 육각형의 그리드를 형성할 수 있다. 예를 들어, 상기 배열 기둥들의 세트는 상기 BCP의 자연 주기보다 더 큰 피치를 갖는 육각형의 그리드를 형성할 수 있다.
예를 들어, 상기 공정 흐름 상에서, 상기 트림 에칭은 포토레지스트 3''으로부터 가교-결합된PMMA(X-PMMA) 아래-층(가교-결합된 폴리머 층 2, 기둥들 2’’)으로 상기 기둥 패턴들을 전달한다. 상기 백필 브러쉬 층4는 예를 들어 말단-그래프팅 높은 PS 분율(예를 들어 PS 함량이 75 내지 95 % 범위 내)을 갖는PS-PMMA의 무작위의 공중합체와 말단 그래프팅된 것일 수 있다.
X-PMMA 대신 가교-결합된 PS(X-PS)로 대체하고, PMMA 비율이 더 높도록(예를 들어 50에서 75% PS 함량의 범위 내로) 상기 백필 브러쉬 조성물을 조정할 때, 이 흐름은 PS-b-PMMA 식을 형성하는 PS 실린더를 조립하는데 사용할 수도 있다. DSA 이후의 하나의 단계는 바람직하게 BCP 내 상기 블록들의 하나의 제거이다. PS-b-PMMA에 있어서, 이 블록은 PMMA로, 대부분의 플라즈마 화학 물질에서 PMMA 에칭을 PS보다 더 빠르게 하고, 그리고 또한 PMMA에서 사슬 절단을 야기하는 DUV 빛에 노출되어 제거될 수 있으며, 그리고 필름 내에 PS가 남아있는 반면, 상기 잔류물은 유기 용매로 씻겨낼 수 있다.
도 2(a) 내지 (f)는 본 발명의 선택가능한 실시예에 따르는 공정 흐름을 도시하고, 상기 포토레지스트 층3은 배열 기둥 구조들(3'')을 정의하는데 사용된다. 이 공정 흐름은 도 1(a) 내지 (g)와 관계되어 설명된 흐름과 더 유사하다.
기판 또는 기판 층1은 (예를 들어 패턴화될 층이 제공되는 실리콘 기판 웨이퍼, 예를 들어 실리콘 옥사이드, 실리콘 나이트라이드, 티타늄 나이트라이드, 그 외 층을 포함하는), 예를 들어 반도체 웨이퍼 밑에 있는(underlying)(Fig. 2(a)) 스택 층일 수 있다. 포토레지스트 층(PR)3은 기판1(도 2(b))의 상부에 코팅/증착된다. 상기 포토레지스트 층3은 종래의 기술로 패턴화될 수 있으며, 기판에 대하여 선택적으로, PR 기둥들3'(도 2(c))을 정의하는 것에 의하여(selectively with respect to the substrate, to thereby define PR pillars 3' (Fig. 2(c))), 바람직하게는 유사하거나 동일한 치수들(예를 들어 동일한 높이 및 직경)을 갖는다. 바람직하게는, 포토레지스트 층의 패터닝은 193 nm 에서 ArF 침지(ArFi) 리소그래피의 방법에 의해 수행된다. 상기 PR 기둥들(3’)은 예를 들어 80 내지 150nm 피치를 가지고, 35 내지 70 nm 범위의 직경을 갖는다. 플라즈마 에칭 단계는 적용되어 포토레지스트 기둥들3’을 트리밍하고 상기 가교-결합된 폴리머 층2 내 그것의 패턴을 전사시키고(도 1(d)), 결과로서 가교-결합된 배열 기둥들 2’로 지칭되는, 폴리머 층 기둥들2’를 형성하고, 바람직하게는 모두 유사하거나 또는 동일한 치수들, 예를 들어 같은 높이와 지름을 가지도록 하고, 감소된 크기, 예를 들어 감소된 직경(예를 들어 80 내지 150 nm의 피치, 10 내지 50 nm의 직경)를 갖는다. 상기 배열 기둥들은 바람직하게는 전체 기판 주 표면이 적어도 일부 상에 그 전체에 걸쳐 균일하게 분포된다. 상기 배열 기둥들3''은 모두 바람직하게는 유사하거나 동일한 치수들, 예를 들어 동일한 높이 및 직경을 가진다.
그것들은 바람직하게는 필요로 하는 육각형의 매트릭스 배열에 대응되는 위치들의 서브세트에 위치한다. 예를 들어, 기둥들 사이에 일정한 피치가 있을 수 있다. 선택적으로, 제1 피치는 제1 방향(예를 들어 수평방향)으로 일정할 수 있고, 제2 피치는 다른, 평행하지 않은, 방향(예를 들어 수직 방향)을 따라 일정할 수 있고, 상기 제1 및 제2 피치들은 서로 다를 수 있다. 상기 기판1의 주 표면은 브러쉬 그래프팅을 위해 수정된다.
상기 배열 기둥 구조들3''은 이제 백필 브러쉬 폴리머 층4내 측방향으로 매설된다(도 2(e)). 미리 결정된 백필 브러쉬 폴리머 층은 완전히 그것들이 매설되고, 포토레지스트 기둥들3''의 사이 그리고 상에 제공된다. 상기 백필 브러쉬 폴리머 층은 적절한 온도 단계가 제공됨에 의해 그래프트되고, 그래서 적어도 상기 백필 브러쉬 폴리머 층의 하부는 화학적으로 상기 기판 층에 결합(바람직하게는 공유적 결합되는 것)된다. 그 다음 결합된 부분(그래프트된 부분) 만을 남겨두고, 상기 백필 브러쉬 폴리머 층의 부분을 제거하는 헹굼 공정이 수행된다. 이에 따라, 가교-결합된 폴리머 층2’및 백필 브러쉬 폴리머 층의 그래프트 된 부분4의 두께는 미리 결정되어, 그것들은 동일하거나 또는 대략 동일한 높이가 된다.
BCP 층 5는 이제 상기 배열 기둥 구조들 2’의 상부 표면과 상기 백필 브러쉬 폴리머 층4(도 2(e))으로 정의되는 실질적으로 평탄한 표면 상에 코팅된다. 상기 BCP폴리머 층5의 폴리머 상 분리는 유도되어, 상기 BCP 폴리머 층의 제1 성분(5b)의 기둥 구조들이 생성되고, 상기 BCP 폴리머 층의 제2 성분(5a)의 보충적인 구조는 제1 성분(5b) 측면으로의 상기 기둥 구조들을 매설한다. 상기 제1 성분(5b)의 기둥 구조들은 상기 요구된 육각형의 매트릭스 배열을 형성하는 위치에 배치된다. 이로써, 각각의 배열 기둥 구조(3'’) 상에 상기 BCP 폴리머 층의 제1 성분(5b)의 기둥 구조가 형성되고, 그것과 배열되도록 형성되고, 바람직하게는 상기 배열 기둥 구조(3'')와 유사하거나 같은 직경을 갖는다. 2, 3 또는 더 많은 상기 배열 기둥 구조들로 정의되는 상기 프리-패턴(pre-pattern)들의 주파수 배수(multiplication) 인자는 달성될 수 있다(A frequency multiplication factor of the pre-pattern defined by the alignment pillar structures of 2, 3 or more can be achieved.). 예를 들어, 프리-패턴을 형성하는 배열 기둥들의 세트는 직사각형 그리드, 또는 다른 어떤 육각형의 그리드의 서브-그리드, 또는 육각형의 그리드를 형성할 수 있다. 예를 들어, 상기 배열 기둥들의 세트는 상기 BCP의 자연 주기보다 더 큰 피치를 갖는 육각형의 그리드를 형성할 수 있다.
도 3은 본 발명의 바람직한 실시예에 따르는 실험 결과를 나타내는 이미지들을 보여주고, 가교-결합된 폴리머 층이 존재하고, 도 1에 관계되어 설명된 흐름에 따른다. 가교-결합된(x-결합된) 층2은 N2 분위기 내 약 2분 동안 250°C에서 베이크되고, 기판1 상에 스핀코팅되었다. PR층3은 1분간 100°C에서 베이크되고 x-결합된 층 상에 스핀코팅되었다. ArFi 리소그래피는 이중 노출을 이용하여, 상기 PR 배열 기둥들3'을 정의하는데 사용되었다. 플라즈마 에칭 화학을 포함하는 산소는 상기 x-결합된 층2'를 패턴화하고 상기 PR 기둥들 3''을 트림하기 위하여 사용되었다. 헹굼 공정은 DMSO+TMAH 포토레지스트 스트리퍼(stripper)에서 수행된다. 그 다음, 브러쉬 폴리머 층은 N2분위기 내 3분동안 220 °C에서 베이크되었고 스핀코팅되고, PGMEA의 헹굼 단계가 뒤따른다. 그 다음, BCP 층/필름은 상기 잔류 브러쉬 폴리머 층과 x-결합 배열 표면 2’에 의해 정의되는 상기 표면 상에 스핀코팅된다. 상기 BCP 필름은 N2 분위기에서 5분동안 250 °C에서 베이크되었다.
*바람직하게, 상기 잔류 브러쉬 폴리머 층과 x-결합된 배열 구조들의 표면 에너지들은 매우 유사하다. 바람직한 실시예에서, 상부 코팅 층은 잔류 브러쉬 폴리머 층 및 x-결합된 배열 구조에 의해 정의된 표면 상에 제공될 수 있고, 상기 잔류 브러쉬 폴리머 층 및 x-결합된 배열 구조들 중 둘 다 또는 하나의 상기 표면 에너지를 변형하기 위하여 수정된다, 상기 공정들을 더 최적화하기 위해서, 예를 들어 그것들의 표면 에너지들을 더욱 유사하게 만들기 위해서. 이러한 상부 코팅들(상부 코팅 층들)의 사용은 통상의 기술자에게 알려져 있고, 예를 들어 E. Huang and T. P. Russell, "Using Surface Active Random Copolymers To Control the Domain Orientation in Diblock Copolymer Thin Films", Macromolecules, 1998, 31 (22), pp 7641-7650 와 예를 들어, Christopher M. Bates외 의, “Polarity-Switching Top Coats Enable Orientation of Sub-10-nm Block Copolymer Domains", Science 9 November 2012: Vol. 338 no. 6108 pp. 775-779 가 있다.
상기 공정들은 도 2와 관련하여 설명된 흐름에 따르는 실시예 들에 대해 동일할 수 있음을 설명할 수 있고, 도 2(c)의 이중 노출은 배열 기둥들의 어레이를 패턴화하기 위한(예를 들어 직사각형) 것이다.
상기 이미지들은 180kx 배율의 CD SEM 이미지이다. 이미지들은 세 개의 공정 흐름들을 제공한다: 시리즈 I, II 및 III. 이 공정 흐름들 각각에서 세 개의 서로다른 단계들은 묘사되어 있다. 왼쪽 이미지(A)는 리소그래피 후의 포토레지스트 기둥 구조들을 보여준다. 중앙 이미지(B)는 트리밍 후(트림 에칭 후)의 배열 기둥 프리-패턴(pre-pattern)을 정의한다. 오른쪽 이미지(c)는 Deep UV(DUV) 노출 및 IPA 헹굼을 사용하여 PMMA 도메인이 제거된 DSA 후BCP필름/BCP층을 보여준다. 여기서 사용된 상기 BCP 물질은 PS-b-PMMA 이다.
흐름(I)에서 리소그래피 수준에서 90nm 피치 육각형의 어레이가 제공된다. 45nm 피치 PCP는 DSA 후 에칭된 실린더형 도메인과 함께 사용되었고, 결과로4의 주파수 배수 인자가 되었다.
흐름 (II)에서, 리소그래피 수준에서 90 (제 1 방향, 예를 들어, 수평 방향) / 78 (제 2 방향, 예를 들어 수직 방향) nm 피치 직교 어레이(직사각형 어레이) 가 수행된다. BCP의 45nm 피치는 DSA 후 에칭된 실린더형 도메인과 함께 사용되었고, 결과로 4의 주파수 배수 인자가 되었다.
흐름(III)에서 리소그래피 수준에서 90nm 피치 육각형의 어레이는 제공된다. 30nm 피치 BCP가 DSA 후에 에칭된 실린더형 도메인과 함께 적용되었고, 결과로 9의 주파수 배수 인자가 되었다.
본 발명의 측면들에 따른 실시예가 적어도 2025 년까지 접촉 홀에 대한 ITRS 로드맵 요건을 충족시키는 ArFi 리소그래피로 45nm 내지 30nm 아래 폭의 피치의 어레이를 패터닝하는데 사용될 수 있음을 통상의 기술자는 이해할 것이다. 그것은 이 임계 접촉 층에 대한 비교적 간단하고 저렴한 패터닝 공정을 가능하게 한다. ArFi 대신에 EUVL에 의해 지원 될 경우, 공정은 20nm 아래의 피치로 확장 될 수 있으므로 예측 가능한 미래의 로드맵의 예측을 초과할 수 있음을 알 수 있다.
또한, 이 공정 흐름은 PS-b-PMMA와는 다른 실린더 성형 BCP를 조립하는 데에도 사용될 수 있습니다. 가교 결합 된 매트 재료 및 백필 브러쉬 조성물은 바람직하게는 그에 따라 미리 결정되거나 선택된다.
본 발명의 측면들에 따르는 실시예의 또 다른 장점은 어레이 또는 셀 에지가 프리- 패턴(pre-pattern) 단계에서 정의 될 수 있다는 것이다. 대부분의 화학적 에피텍시 공정 흐름과 달리 별도의 컷 / 블럭 마스크는 필요하지 않다. 마스크 디자인에서 셀 가장자리 외측 영역은 "어두운 영역"이거나 포토 리소그래피 스캐너의 조명에 노출되지 않을 수 있다. 포토 레지스트 현상 후, 포토 레지스트 층은 원하는 셀 외측 영역에 여전히 존재할 수 있다 (예를 들어, 기둥들을 패터닝하기 위해 포지티브 톤 현상을 사용함). 이 포토 레지스트 층은 트림 에칭으로부터 하부의 가교-결합된 필름을 보호할 수 있다. 이어서, 가교-결합 된 하부-층(under-layer)이 상기 기판을 보호하기 위해 존재하는 것처럼, 원하는 셀 외측 영역 내에 브러시가 그래프트하지 않는다. 상기 셀 외측의 이 영역에서 조립되는 BCP 분자들은 상기 기판과 평행하게 배향 될 것이고 패턴 전사 공정에서 타겟 층으로 전달되지 않을 것이다.
전술한 설명은 본 개시의 특정 실시 예를 상세히 설명한다. 그러나 전술 한 내용이 텍스트에 얼마나 상세하게 나타나 있더라도, 개시는 많은 방법으로 실시 될 수 있음을 이해할 것이다.
상기 상세한 설명은 다양한 실시 예들에 적용되는 본 발명의 신규한 특징들을 도시하고, 설명하고, 가리켰지만, 예시된 디바이스 또는 공정의 형태 및 세부 사항들에서 다양한 생략, 대체 및 변경이 이루어질 수 있음이 이해 될 것이다. 본 발명으로부터 벗어나지 않고 본 기술 분야의 통상의 기술자에 의해 인식 될 수 있다.

Claims (15)

  1. 반도체 장치의 층 내(in) 기둥(pillar) 구조들을 만드는 방법에 관한 것으로, 상기 기둥 구조들은 육각형의 매트릭스 배열을 형성하는 위치에 배치되고, 상기 방법은 아래를 포함하는 것:
    -백필(backfill) 브러쉬 폴리머 층(4) 내 배열 기둥 구조들(2')을 매립하는 단계, 상기 백필 브러쉬 폴리머 층(4)은 상기 배열 기둥 구조들(2')의 높이와 대략 동일한 두께를 가지고, 상기 배열 기둥 구조들(2')은 상기 육각형의 매트릭스 배열의 위치의 서브세트(subset)에 대응하는 위치에 있는 것;
    -상기 백필 브러쉬 폴리머 층(4)과 상기 배열 기둥 구조들(2')의 상부 표면에 의해 정의되는 실질적으로 평면인 표면 상 BCP 층(5)을 제공하는 단계;
    -상기 BCP 폴리머 층의 제2성분(5a) 내(in) 매립된 상기 BCP 폴리머 층의 제1 성분(5b)의 기둥 구조들 안으로(into) 상기 BCP 폴리머 층(5)의 폴리머 마이크로상 분리를 유도하는(inducing) 단계, 상기 제1 성분(5b)의 상기 기둥 구조들은 상기 육각형의 매트릭스 배열을 형성하는 위치에 배치된 것;
    그리고 각각의 상기 배열 기둥 구조(2') 상에 상기 BCP 폴리머 층의 제1성분(5a)의 기둥 구조가 형성되는 것.
  2. 제1항에 있어서, 상기 배열 기둥 구조들은 가교-결합된(cross-linked) 폴리머 층 기둥 구조들이고, 상기 백필 브러쉬 폴리머 층 내(in) 상기 배열 기둥 구조들을 매립하는 단계는 다음을 포함하는 것인, 방법:
    -기판 층(1) 상에 가교-결합된 폴리머 층(2)을 제공하는 단계;
    -상기 가교-결합된 폴리머 층(2) 상 패턴화된 포토레지스트 층(3)을 제공하는 단계, 상기 패턴화된 포토레지스트 층은 포토레지스트 기둥들(3')의 패턴을 포함하고, 상기 포토레지스트 기둥들(3')의 위치는 상기 육각형의 매트릭스 배열의 위치들의 서브세트에 상응하는 것;
    -(플라즈마 에칭을 적용하여)상기 포토레지스트 기둥들(3'')을 트리밍하는 단계 및 상기 가교-결합된 폴리머 층(2) 안으로(into) 상기 패턴을 전사하는 단계, 그 결과로서 상기 위치들의 상기 서브세트에, 줄어든 직경을 갖는 가교-결합된 폴리머 층 기둥들(2')을 생성하는 단계;
    -상기 포토레지스트 층(3)을 제거하는 단계;
    상기 가교-결합된 폴리머 층 기둥들(2') 사이에 백필 브러쉬 폴리머 층(4)을 제공하는 단계(providing a backfill brush polymer layer (4) in between said cross-linked polymer layer pillars (2')), 상기 백필 브러쉬 폴리머 층(4)은 상기 가교-결합된 폴리머 층 기둥들(2')의 높이와 대략 동일한 두께를 가지는 것.
  3. 제2항에 있어서, 상기 가교-결합된 폴리머 층 기둥들(2') 사이에 백필 브러쉬 폴리머 층(4)을 제공하는 단계, 상기 백필 브러쉬 폴리머 층(4)은 상기 가교-결합된 폴리머 층 기둥들(2')의 높이와 대략 동일한 두께를 가지고, 아래를 포함하는 것인, 방법;
    -상기 가교-결합된 폴리머 층 기둥들 사이 및 상에(on and in between said cross-linked polymer layer pillars) 백필 브러쉬 폴리머 층(4)을 제공하는 단계;
    -적절한 온도 단계를 제공하는 것에 의해 상기 백필 브러쉬 폴리머 층을 그래프팅(grafting)하는 단계, 그래서 적어도 상기 백필 브러쉬 폴리머 층의 하부(lower portion)는 화학적으로 상기 기판 층(1)에 결합되도록 하는 것;
    -상기 백필 브러쉬 폴리머 층(4)의 비결합부를 제거하는 단계;
    상기 가교-결합된 폴리머 층(2) 및 상기 백필 브러쉬 폴리머 층의 하부의 두께는 미리 결정되는 것.
  4. 제2항 및 제3항 중 어느 한 항에 있어서, 상기 가교-결합된 폴리머 층(2)의 두께는 10 nm 보다 작은 것인, 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 배열 기둥 구조들은 2D 배치를 제공하는 것인, 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 인접한 배열 기둥 구조들(2') 사이의 피치(pitch)는 대략 일정하고, 상기 BCP 폴리머 층(5)의 고유 주기 Lo의 정수 배인 것인, 방법.
  7. 제6항에 있어서, 상기 배열 기둥 구조들(2')은 육각형 매트릭스 배열에 따라서 배치되는 것인, 방법.
  8. 제6항에 있어서, 상기 배열 기둥 구조들(2')은 직사각형 매트릭스 배열에 따라서 배치되는 것인, 방법.
  9. 제2항 내지 제8항 중 어느 한 항에 있어서, 상기 가교-결합된 폴리머 층(2) 상 패턴화된 포토레지스트 층(3)을 제공하는 단계는, 193 nm 에서 ArF 침지(ArFi) 리소그래피의 방법으로 수행되고, 상기 패턴화된 포토레지스트 층(3)은 포토레지스트 기둥들(3')의 패턴을 포함하는 것인, 방법.
  10. 제2항 내지 제9항 중 어느 한 항에 있어서, 상기 가교-결합된 폴리머 층(2)은 상기 BCP 폴리머 층(5)의 상기 제1성분과 동일한 물질(the same material as the first component of said BCP polymer layer (5))을 포함하는 것인, 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 BCP 폴리머 층(5)은 PS-b-PMMA를 포함하고, 상기 방법은 상기 폴리머 분리 후에 PMMA 또는 PS 성분을 선택적으로 제거하는 것을 더 포함하는 것인, 방법.
  12. 제10항 또는 제11항에 있어서, 마스크로서 나머지 성분의 패턴을 사용하여 밑에 있는 기판 층(1)( underlying substrate layer (1))을 패터닝하는 단계를 더 포함하는 것인, 방법.
  13. 제10항 또는 제11항에 있어서, 에칭 선택성을 향상시키고 임의적으로 상기 패턴의 톤(tone)을 반전시키도록 제1또는 제2 성분 중 어느 하나를 금속 물질로 변형시키도록 연속적인 침투 합성(sequential infiltration synthesis )을 수행하는 것을 더 포함하는 것인, 방법.
  14. 메모리 디바이스 제조 또는 수직 채널 트랜지스터 제조에 있어서 제1접촉층을 패터닝화하기 위해 제1항 내지 제13항 중 어느 한 항의 방법의 사용.
  15. 표면을 포함하는 반도체 구조로서, 상기 표면은 미리 결정된 영역과 상기 미리 결정된 영역에 인접한 추가적인 영역을 포함하는 것이고, 상기 반도체 구조물은 아래를 포함하는 것:
    - 상기 미리 결정된 영역 내: 백필 브러쉬 폴리머 층(4)에 매립된 배열 기둥 구조들(2'), 상기 백필 브러쉬 폴리머 층(4)은 상기 배열 기둥 구조들(2')의 높이와 대략 동일한 두께를 가지는 것, 육각형의 매트릭스 배열의 위치의 서브세트에 대응하는 위치에 있는 상기 배열 기둥 구조들(2'), 그리고 상기 백필 브러쉬 폴리머 층(4)과 상기 배열 기둥 구조들(2')에 의해 정의되는 표면의 상부에 마이크로-상 분리된 BCP 층, 상기 마이크로상 분리된 BCP층은 제2 성분 내 매립된 제1 성분을 포함하는 것, 상기 제1 성분은 정 육각형의 매트릭스 배열을 형성하는 것;
    -상기 추가적인 영역 내: 상기 마이크로상 분리된 BCP 층은 상기 제2성분 내에 매립된 상기 제1성분을 포함하고, 상기 제1 성분은 제2 정육각형 매트릭스 배열을 형성하는 것;
    -상기 추가적인 영역 내 제1 성분의 제2 정육각형의 매트릭스 배열의 상기 위치는 상기 미리 결정된 영역 내 상기 제1 구성의 정육각형 매트릭스 배열의 정규 확장(regular extention)의 위치에 대응하지 않는 것(wherein the positions of the second regular hexagonal matrix configuration of said first component in said additional area do not correspond to positions of a regular extension of the regular hexagonal matrix configuration of said first component in said predetermined area).
KR1020177013358A 2014-11-25 2015-10-28 반도체 디바이스의 층 내 기둥 또는 구멍 구조들을 제조하는 방법, 그리고 연관된 반도체 구조 KR20170086509A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP14194743.2 2014-11-25
EP14194743.2A EP3026692A1 (en) 2014-11-25 2014-11-25 Method for manufacturing pillar or hole structures in a layer of a semiconductor device, and associated semiconductor structure
PCT/EP2015/075004 WO2016083064A1 (en) 2014-11-25 2015-10-28 Method for manufacturing pillar or hole structures in a layer of a semiconductor device, and associated semiconductor structure

Publications (1)

Publication Number Publication Date
KR20170086509A true KR20170086509A (ko) 2017-07-26

Family

ID=51945800

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177013358A KR20170086509A (ko) 2014-11-25 2015-10-28 반도체 디바이스의 층 내 기둥 또는 구멍 구조들을 제조하는 방법, 그리고 연관된 반도체 구조

Country Status (4)

Country Link
US (1) US20170330760A1 (ko)
EP (1) EP3026692A1 (ko)
KR (1) KR20170086509A (ko)
WO (1) WO2016083064A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200096982A (ko) * 2018-01-05 2020-08-14 도쿄엘렉트론가부시키가이샤 진보된 콘택 홀 패터닝 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180323078A1 (en) * 2015-12-24 2018-11-08 Intel Corporation Pitch division using directed self-assembly
CN108227412A (zh) * 2016-12-15 2018-06-29 Imec 非营利协会 光刻掩模层
US10312435B1 (en) * 2018-01-09 2019-06-04 Spin Memory, Inc. Method for manufacturing high density magnetic tunnel junction devices using photolithographic VIAS and chemically guided block copolymer self assembly
KR102582668B1 (ko) 2018-10-01 2023-09-25 삼성전자주식회사 집적회로 소자의 제조 방법
US10755928B2 (en) 2019-01-25 2020-08-25 International Business Machines Corporation Fabricating electrically nonconductive blocks using a polymer brush and a sequential infiltration synthesis process

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2929947B1 (fr) * 2008-04-11 2011-03-04 Essilor Int Procede de preparation d'une composition photoreticulable.
WO2013040483A1 (en) * 2011-09-15 2013-03-21 Wisconsin Alumni Research Foundation Directed assembly of block copolymer films between a chemically patterned surface and a second surface
JP5458136B2 (ja) * 2012-03-28 2014-04-02 株式会社東芝 パターン形成方法およびインプリントモールド製造方法
KR20130120586A (ko) * 2012-04-26 2013-11-05 삼성전자주식회사 패턴 형성 방법
KR101993255B1 (ko) * 2013-01-07 2019-06-26 삼성전자주식회사 콘택 홀 형성 방법
US8975009B2 (en) * 2013-03-14 2015-03-10 Tokyo Electron Limited Track processing to remove organic films in directed self-assembly chemo-epitaxy applications
JP5802233B2 (ja) * 2013-03-27 2015-10-28 株式会社東芝 パターン形成方法
US8900467B1 (en) * 2013-05-25 2014-12-02 HGST Netherlands B.V. Method for making a chemical contrast pattern using block copolymers and sequential infiltration synthesis
US9230820B2 (en) * 2013-10-30 2016-01-05 HGST Netherlands B.V. Method for directed self-assembly (DSA) of a block copolymer (BCP) using a blend of a BCP with functional homopolymers
US9396958B2 (en) * 2014-10-14 2016-07-19 Tokyo Electron Limited Self-aligned patterning using directed self-assembly of block copolymers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200096982A (ko) * 2018-01-05 2020-08-14 도쿄엘렉트론가부시키가이샤 진보된 콘택 홀 패터닝 방법

Also Published As

Publication number Publication date
US20170330760A1 (en) 2017-11-16
EP3026692A1 (en) 2016-06-01
WO2016083064A1 (en) 2016-06-02

Similar Documents

Publication Publication Date Title
KR20170086509A (ko) 반도체 디바이스의 층 내 기둥 또는 구멍 구조들을 제조하는 방법, 그리고 연관된 반도체 구조
CN107112212B (zh) 使用接枝聚合物材料图案化基底
JP5596133B2 (ja) ブロック共重合体を用いてホール又はビアを有するデバイスを形成する方法
US9177818B2 (en) Pattern formation method and block copolymer
US7964107B2 (en) Methods using block copolymer self-assembly for sub-lithographic patterning
US8900467B1 (en) Method for making a chemical contrast pattern using block copolymers and sequential infiltration synthesis
US9230820B2 (en) Method for directed self-assembly (DSA) of a block copolymer (BCP) using a blend of a BCP with functional homopolymers
US20100297847A1 (en) Method of forming sub-lithographic features using directed self-assembly of polymers
US9129812B2 (en) Method for directed self-assembly (DSA) of block copolymers
US9632408B1 (en) Graphoepitaxy directed self assembly
US9029271B2 (en) Methods of patterning block copolymer layers
US9458531B2 (en) Method for directed self-assembly (DSA) of block copolymers using guiding line sidewalls
Delgadillo et al. Process sensitivities in exemplary chemo-epitaxy directed self-assembly integration
US9899220B2 (en) Method for patterning a substrate involving directed self-assembly
US9613807B2 (en) Methods for fabricating integrated circuits using directed self-assembly chemoepitaxy
US20170068162A1 (en) Pattern forming method
US9431219B1 (en) Method for making guiding lines with oxidized sidewalls for use in directed self-assembly (DSA) of block copolymers
TW201732877A (zh) 形成圖案的方法
Tung Block Copolymer Directed Self-Assembly for Patterning Memory and Logic