TW201621469A - 於基板表面製圖用之製圖磊晶法 - Google Patents

於基板表面製圖用之製圖磊晶法 Download PDF

Info

Publication number
TW201621469A
TW201621469A TW104130451A TW104130451A TW201621469A TW 201621469 A TW201621469 A TW 201621469A TW 104130451 A TW104130451 A TW 104130451A TW 104130451 A TW104130451 A TW 104130451A TW 201621469 A TW201621469 A TW 201621469A
Authority
TW
Taiwan
Prior art keywords
block copolymer
layer
substrate
pattern
guide
Prior art date
Application number
TW104130451A
Other languages
English (en)
Other versions
TWI678598B (zh
Inventor
派翠西亞 皮曼塔巴羅斯
拉露卡 堤隆
埃薩埃細爾 雪弗萊
阿梅德 恰比
Original Assignee
原子能與替代能源公署
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 原子能與替代能源公署 filed Critical 原子能與替代能源公署
Publication of TW201621469A publication Critical patent/TW201621469A/zh
Application granted granted Critical
Publication of TWI678598B publication Critical patent/TWI678598B/zh

Links

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/40—Treatment after imagewise removal, e.g. baking
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/002—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor using materials containing microcapsules; Preparing or processing such materials, e.g. by pressure; Devices or apparatus specially designed therefor
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/16—Coating processes; Apparatus therefor
    • G03F7/162—Coating on a rotating support, e.g. using a whirler or a spinner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma & Fusion (AREA)
  • Materials Engineering (AREA)

Abstract

本發明關於一種藉嵌段共聚物之自我組裝而於基板(2)表面製作圖案之方法，其包含以下步驟：- 在基板的第一及第二區域(20a,20b)上形成組裝導件(1)，該組裝導件相較於參考表面(1a)具有開口，其在第一區域(20a)的開口比率大於第二區域(20b)；- 將嵌段共聚物層(4)沉積在基板(2)上，使得嵌段共聚物層(4)完全填滿組裝導件(1)且在參考表面(1a)形成過厚；- 組裝(F4)嵌段共聚物，而在組裝導件(1)之開口內部生成嵌段共聚物層之組織化部分(4a)；- 將嵌段共聚物層(4)均勻薄化，直到厚度相當於嵌段共聚物層之組織化部分(4a)；- 排除已組裝嵌段共聚物之一相，而生成複數個延伸至嵌段共聚物層中的最初圖案；及將該嵌段共聚物層之最初圖案轉移至基板(2)中而形成該最終圖案。

Description

於基板表面製圖用之製圖磊晶法
本發明關於為了產生解析度及密度非常高的圖案之嵌段共聚物之引導式自我組裝(DSA)技術。本發明更特別關於一種使用嵌段共聚物於基板表面製作圖案(如接觸孔或溝渠)之方法。
由於電子組件縮微化的趨勢，近年來製造奈米尺寸圖案之方法的需求已急劇增加。
起初圖案係藉光學投射微影術製造。此製造方法將感光層沉積在基板上，然後通過界定該圖案之光罩曝光於紫外線光束下。可製造的最小圖案之大小(亦稱為臨界尺寸“CD”)與所使用的光束波長緊密關聯：波長越短則所製造的圖案越精細，及這些圖案在積體電路中的積體密度越高。
用於光學微影術之紫外線光束傳統上具有193奈米或248奈米之波長。此界定圖案之方法有完全受控，及不比其他方法(尤其是電子微影術法)昂貴之優點。僅管如此，在此波長，曝光工具之解析度仍受限。
為了製造更精細、更佳的解析圖案，因此進一步增加積體密度，現在已發展新穎之方法，如雙重曝光(雙重圖案化)光學微影術、極端紫外線(EUV)微影術、及電子束(e-光束)微影術。
新興微影術技術中亦可舉出嵌段共聚物之引導式自我組裝(DSA)技術。嵌段共聚物為其中2個重複單元，單體A及單體B，藉共價鍵而鍵結在一起形成鏈之聚合物。當對鏈賦予充分移動性時，例如藉由將這些嵌段共聚物加熱，鏈A及鏈B有分離成相或嵌段，及在指定形態下(尤其是依單體A與單體B之間的比例而定)本身重組的趨勢。隨此比例之函數，其可例如在單體B之基質中有單體A之球體，或是在B之基質中有A之圓柱體，或是交錯插入的層A及層B。嵌段A(或嵌段B)域(domain)之大小與單體A(或單體B)之鏈長成正比。嵌段共聚物因此具有可使用單體比例而形成可被控制之圖案的性質。
已知的嵌段共聚物之自我組裝技術可一同被分成二類，製圖磊晶及化學磊晶，其均在文章[“Guided self-assembly of block-copolymer for CMOS technology：a comparative study between grapho-epitaxy and surface chemical modification”,L.Oria等人，SPIE 2011，第7970-24卷]中詳述。
化學磊晶由修改基板特定部分的化學性質所組成，強制這些部分之間的共聚物嵌段組織化。基板之這些化學修改部分一般藉光學微影術步驟接著為電漿步驟而定界。
或者，製圖磊晶由在基板表面上形成稱為導件之初級圖案，且由這些圖案定界出其內部沉積一層嵌段共聚物之區域所組成。引導圖案可控制共聚物之嵌段之組織化，而在這些區域內部形成解析度更高的二級圖案。引導圖案習知上藉光學微影術在一層可轉變成硬式光罩的樹脂中形成。
製圖磊晶技術近來已被用以在積體電路中形成接觸孔。在引導圖案中沉積及組裝嵌段共聚物之後，藉由選擇性移除共聚物之2種嵌段之一(例如A之圓柱體)，因而在殘留共聚物層(B之基質)中形成孔，而產生二級圖案。然後在基板表面上(通常在介電層中)蝕刻而轉移這些孔。
由於此技術，其可縮小圖案尺寸(稱為「接點收縮」之應用)，二級圖案的尺寸比初級圖案(即引導圖案)小。每個引導圖案僅有單一接觸孔。亦可藉由在每個引導圖案形成數個接觸孔而增加圖案數量(「接點增量」)。
如文章[“Etch challenges for DSA implementation in CMOS via patterning”,P.Pimenta Barros等人，SPIE Proceedings，第9054卷，2014年3月]所討論，現有的製圖磊晶法依基板上的引導圖案密度而定。事實上，由於填滿引導圖案係以旋塗進行，故引導圖案內部嵌段共聚物層之厚度依其表面積、其縱橫比(深度/寬度)、及附近的引導圖案數量而定。結果對於尺寸相同的引導圖案，孤立圖案中共聚物層之厚度大於在複數個靠近在一起的圖案獲得的厚度。
又組裝導件中共聚物層之厚度因蝕刻而影響圖案轉移，因為共聚物層被作為蝕刻光罩。如果在特定組裝導件中共聚物層之厚度太小，則在圖案轉移期間會發生圖案臨界尺寸之增加，因為蝕刻光罩不足。反之，當共聚物厚度太大時，接觸孔會消失而無法轉移。
共聚物層厚度亦影響嵌段共聚物的自我組裝步驟。事實上，導件中共聚物層之厚度太小或太大均可導致嵌段組織化不良。尤其是無法將某些聚合物圖案垂直基板定向。一般而言，這些組裝缺陷關係到其中嵌段共聚物厚度最大的孤立導件。
因此，由於在同一基板之引導圖案內嵌段共聚物層厚度不同(例如依其密度而定)，故極難組裝及轉移性能(尤其是關於臨界尺寸)相同的所有二級圖案。
因此，現有提供一種無關組裝導件的組態，藉嵌段共聚物之自我組裝於基板表面製造最終圖案之方法的需求，即一種不論引導圖案的分布及尺寸為何，均可獲得性能相同的圖案之方法。
依照本發明，此需求趨於藉由提供以下步驟而滿足：- 在基板的第一及第二區域上形成組裝導件，該組裝導件相較於參考表面具有開口，其在第一區域的開口比率大於第二區域；- 將嵌段共聚物層沉積在基板上，使得嵌段共聚物層完全填滿組裝導件且在參考表面形成過厚 (over-thickness)；- 組裝嵌段共聚物，而在組裝導件之開口內部生成嵌段共聚物層之組織化部分；- 將嵌段共聚物層均勻薄化，直到厚度相當於嵌段共聚物層之組織化部分；- 排除已組裝嵌段共聚物之一相，而生成複數個延伸至嵌段共聚物層中的最初圖案；及- 將該嵌段共聚物層之最初圖案轉移至基板中而形成該最終圖案。
組裝導件可為其中例如藉光學微影術形成開口或孔洞之一層(或一堆複數層)。依照一具體實施例變體，該導件可在基板中直接以開口之形式形成。這些開口形成其中沉積嵌段共聚物之引導圖案。
「組裝導件的開口比率」在此表示導件中開口之表面積、與含有這些開口之圖場的總表面(例如2微米×2微米)之間的比例。當基板之引導圖案的全部開口之表面積均相同時，基板之第一區域的開口比率大於基板之第二區域，等同於第一區域的開口密度大於第二區域。當第一區域的開口之表面積大於第二區域時，開口數量未必較多仍可在第一區域得到較大的開口比率。
沉積步驟，以下稱為「平坦化步驟」，其可獲得延伸超過組裝導件(在導件上表面(稱為參考表面)上方形成過厚)且其表面實質上平坦之嵌段共聚物層。
在嵌段共聚物的組裝步驟之後，發現位於組裝導件之開口內部的一部分嵌段共聚物層按所欲圖案而 組織化。一般而言，希望獲得對基板平面垂直定向，且有利地按週期性方式配置的圖案。嵌段共聚物層之殘留部分(即過厚)可或未被定向(即解組織化(disorganized))。如果其被定向，則可為沿組織化部分之圖案的相同方向、或其他方向定向。該殘留部分通常包括有缺陷。「缺陷」表示週期性網路之任何破裂。這些缺陷藉由將嵌段共聚物層均勻薄化，僅保存在導件底部正確組織的共聚物而消除。
因此，由於平坦化步驟，接著為組裝步驟及薄化步驟，在基板之全部引導圖案中獲得厚度相同的組織化共聚物層，不論其在第一及第二區域中的大小及其分布為何。不似無平坦化步驟或薄化步驟之先行技術方法，因而可移除組織化共聚物之一種嵌段，且對全部引導圖案以相同方式將藉此移除所產生的圖案轉移至基板中。
不位於組裝導件之開口內部，且按所欲圖案組織化的層部分-其中共聚物域為任何定向，例如平行基板(且不垂直)-對轉移無影響，因為其在薄化步驟期間事先排除。
例如藉電漿蝕刻及/或化學機械平坦化進行之嵌段共聚物層的薄化步驟，有利地在共聚物的組裝步驟之後進行。因此，在層之薄化步驟期間將單體嵌段分離及凍結。結果無破壞共聚物域的組織之風險。薄化步驟亦可在組裝步驟之前，或者部分之前、部分之後而進行。
薄化步驟、及排除已組裝嵌段共聚物之一相的步驟，有利地在同一電漿蝕刻裝置中，同時使用選自Ar/O2、CxFy、SF6、N2/H2、CO/O2、CO/H2、CH4/O2、CxFy/O2、CHxFy/O2、CxFy/H2、CHxFy/H2、與CxHy/H2之單一電漿進行，或者以使用不同型式的電漿的連續步驟、或以至少兩種電漿交替進行。
較佳為嵌段共聚物層之沉積係藉旋塗進行。
本發明之方法亦可具有以下之一種或以上的特徵，個別或依其任何技術可行組合而考量：- 組裝導件由配置在基板上的光罩而形成，且藉光學微影術及/或蝕刻而紋理化，或者於基板直接藉光學微影術及/或蝕刻而製造；- 此光罩包含接觸基板之第一碳質層、及配置在第一碳質層上的第二抗反射富矽層，該抗反射富矽層係在已組裝嵌段共聚物層之薄化期間作為中止層；- 組裝導件包含複數個開口，其形成分布在基板的第一與第二區域之間的引導圖案；- 引導圖案之高度為5奈米至1000奈米之間；- 引導圖案的表面對嵌段共聚物之一種或以上的嵌段具有特定親和力；- 引導圖案底部對嵌段共聚物之嵌段為中性，而引導圖案側面則對嵌段共聚物之一種或以上的嵌段具有特定親和力；- 引導圖案表面對嵌段共聚物之嵌段為中性； - 組裝導件對嵌段共聚物之一種或以上的嵌段之特定親和力係藉由一種或以上的同元聚合物之接枝而獲得；- 組裝導件之中性化係藉由無規共聚物之接枝而獲得。
1‧‧‧組裝導件
1a‧‧‧參考表面
2‧‧‧基板
3‧‧‧同元聚合物或無規共聚物層
4‧‧‧嵌段共聚物層
4a‧‧‧嵌段共聚物層之組織化部分
4b‧‧‧共聚物層之一部分
10‧‧‧開口
11‧‧‧第一碳質層
12‧‧‧第二抗反射富矽層
20a‧‧‧第一區域
20b‧‧‧第二區域
21‧‧‧最終圖案
41‧‧‧已組裝嵌段共聚物之相
42‧‧‧聚苯乙烯層
43‧‧‧最初圖案；孔
100‧‧‧圖場
h‧‧‧孔洞高度
hf‧‧‧沉積聚合物膜之厚度
w‧‧‧孔洞寬度
本發明之其他特徵及優點由下示指示性但絕非限制性的說明，參考附圖而清楚明確，其中：- 第1A至1G圖表示依照本發明之較佳實施，於基板表面製作圖案之方法的步驟之切面圖；- 第2圖表示在先行技術方法的沉積步驟之後(測試1)、及在本發明方法的薄化步驟之後(測試2與3)，組裝導件內嵌段共聚物之厚度變動為導件中圖案密度之函數；及- 第3A及3B圖分別圖示在先行技術方法的沉積步驟之後、及在本發明方法的薄化步驟之後，組裝導件內嵌段共聚物之一層。
為了更為明確，在全部圖式中，相同或類似的元件係以相同的元件符號標記。
現在參考第1A至1G圖說明本發明方法之選定具體實施例。
該方法首先包含第1A圖表示的步驟F1，其中在基板2表面上形成組裝導件1。組裝導件1包含開口10，其從導件的上表面1a延伸至基板2。這些開口10對應於其中沉積嵌段共聚物之引導圖案。
基板2包含至少兩個區域20a及20b，在其上分布引導圖案10。圖案10在組裝導件1內的分布係使得該導件在區域20a的開口比率大於區域20b。在第1A圖之實例中，其以區域20a中的3個開口10顯示，而區域20b僅有一個，全部開口10均有實質上相同的尺寸。在此因而希望在區域20a形成的圖案為區域20b之3倍。
亦可設想區域20a的開口10與區域20b一樣多，但是開口尺寸大於區域20b。尤其是當希望在同一基板上於區域20a的每個開口10中形成數種圖案(例如接觸孔)(「接點增加」)，且於區域20b的每個開口中形成單一圖案(「接點收縮」)時，出現此情形。
組裝導件1可由覆蓋基板且由一層或以上組成的硬式光罩所形成。然後蝕刻這些不同層而獲得光罩中的引導圖案10。一般而言，將一層樹脂沉積在硬式光罩上，然後藉光學微影術(例如波長為193奈米)、極端紫外線(EUV)微影術、電子束(「e-光束」)微影術、或任何其他的微影術技術(奈米印刷、多重曝光光學微影術...)印刷。然後藉由蝕刻至硬式光罩之層中而轉移印刷在樹脂中的引導圖案。
較佳為該硬式光罩為包含接觸基板2之第一碳質層11(「旋塗碳」，SOC)、及配置在碳質層11上的第二抗反射層12之雙層堆疊。該抗反射層12為例如富矽塗層(「矽抗反射塗層」，SiARC)。此雙層堆疊尤其是可調整基板的光學折射率，避免在光學微影術步驟期間產生駐波，且關於嵌段共聚物蝕刻具有良好的選擇性。
在一具體實施例變體(未示)中，該組裝導件可由直接配置在基板上的樹脂層形成，引導圖案已藉任一上述微影術技術印刷在樹脂中，例如藉光學微影術(將部分樹脂曝光及顯影)。此樹脂尤其是可為負片顯影光阻樹脂。然後使用溶劑移除樹脂之未曝光區域，而曝光區域則保留在基板上。
由以上可見，為了減小及/或增加接觸孔(「接點收縮」及/或「接點增量」)，導件1之引導圖案10可具有不同的形狀，尤其是長方形、圓形、或橢圓形，及可變的重複步驟或節距。其亦可形成線之網路。導件1之厚度，即圖案10之高度，有利地為5奈米至1000奈米之間，一般為20奈米至300奈米之間。
在此選定具體實施例中，可進行表面製備步驟以利於嵌段共聚物域之配置，例如垂直於欲將其沉積於上的表面。此選用步驟F2示於第1B圖。
其可設想3種製備模式而獲得3型組態：- 孔洞10的全部表面對共聚物之一種或以上的嵌段具有特定親和力；- 孔洞10的側面對共聚物之一種或以上的嵌段具有特定親和力，孔洞10的底部對共聚物之嵌段為中性；- 孔洞10的全部表面對共聚物之嵌段為中性。
故表面對共聚物之一種或以上的嵌段具有特定親和力，可在其上接枝一種或以上的合適同元聚合物。此部分之表面中性化可藉由接枝無規共聚物而獲得。由第2圖可見，然後將同元聚合物或無規共聚物層 3接枝到引導圖案10的底部及/或側壁上。接枝層3一般具有2奈米至20奈米之厚度。層3之接枝習知上以3個步驟進行：材料(同元聚合物或無規共聚物)沉積、退火、及清洗。
其可設想其他中性化基板之方式，尤其是電漿處理、UV處理、離子植入、或自我組裝單層(SAM)之沉積。亦可選擇基板以利於共聚物域之配置。因此非強制使用中性化層。
在第1C圖的步驟F3，將嵌段共聚物層4沉積在組裝導件1中。在先行技術方法中，組裝導件在基板的數個區域中的開口比率之差異造成導件內部共聚物層厚度之差異。反之，在第1A至1F圖之方法中，選擇沉積條件使得嵌段共聚物層4在基板的各區域20a、20b具有實質上相同的厚度。其需要將層4延伸超過組裝導件1。因此，不僅引導圖案10被完全填滿，嵌段共聚物層4亦超過導件1而過厚。
又在習知直接自我組裝(DSA)方法中，避免沉積厚度太大之層，因為如以下所揭述，導件外部的嵌段共聚物組裝造成定向缺陷。
層4之嵌段共聚物可為二嵌段共聚物(2種單體A與B)或多嵌段共聚物(超過2種嵌段)、聚合物的混合物、共聚物的混合物、或共聚物與同元聚合物的混合物。其可依照單體嵌段之間的比例而為任何形態，例如球形、圓柱形、螺旋形、層狀...。
層4之材料為例如含有苯乙烯衍生物(一般為聚苯乙烯，PS)及甲基丙烯酸酯衍生物(一般為聚甲基丙烯酸甲酯，PMMA)之二嵌段共聚物。若為30重量百分比之PMMA與70重量百分比之PS，在組裝之後，PMMA域為容納於PS基質中的圓柱體形式。為了獲得不同幾何之域(層狀、球形...)，顯然可設想單體之間之其他比例。
嵌段共聚物層之沉積較佳為藉旋塗進行。藉離心力將含有溶劑(例如甲苯或丙二醇一甲基醚乙酸酯(PGMEA))及共聚物材料(例如PS-b-PMMA)之溶液噴灑在基板上。此沉積模式特別適合將表面外形(topography)調平，如由基板2上的組裝導件1之孔洞產生者。
以旋塗將表面外形平坦化已成為許多研究之標的。特別是L.E.Stillwagon等人的文章[“Planarization of Substrate Topography by Spin Coating”,J.Electrochem.Soc.1987，第134卷，第8期，2030-2037]已證實，此平坦化之效率依欲填滿的孔洞尺寸(參考第1C圖，寬度w及高度h)、沉積聚合物膜之厚度(hf)、及聚合物黏度而定。依照L.E.Stillwagon等人，在操作旋塗機時，當毛細力等於離心力時表面變平。在旋塗後聚合物表面立刻平坦的孔洞臨界寬度wc因此可如下定義。此臨界寬度為：
其中γ為表面張力，h為孔洞高度，ρ為聚合物密度，ω為基板轉速，及r為孔洞在基板上的徑向位置。
因此，所有寬度小於臨界寬度wc之孔洞均因旋塗而調平。結論為窄孔洞(低w)比寬孔洞(高w)容易調平。此外，稠密的圖案10圖場在旋塗期間可視為單一寬孔洞。在第1C圖之組裝導件的實例中，區域20a之3個圖案10充分靠近在一起而被視為尺寸比區域20b之圖案10大3倍的單一孔洞。因此孤立接點，如區域20b之圖案10，比稠密的圖案圖場(區域20a)容易調平。
以上方程式(1)不考量聚合物材料之黏度，因為其係假設以旋塗機沉積的材料為牛頓流體，即黏度不隨變形速度或時間改變之流體。依照L.E.Stillwagon等人可引入考量受力之聚合物材料可能隨時間散開之事實的第二方程式。此方程式定義在旋塗機停止之後，以黏性聚合物材料完全填滿孔洞所需的時間tp，且寫為：
其中ω為基板轉速，η為聚合物黏度，γ為表面張力，及hf為沉積在基板上的聚合物膜厚度。
應注意，聚合物材料越黏(高η)則等待時間tp越長。此外，當沉積層厚度減小時，等待時間tp增加。因此使用高黏性材料藉旋塗難以獲得薄且平坦層。
由於此文章的教示、及在此設想的應用，在基板之全部區域(包括具有不同開口比率的區域20a及20b)上可形成實質上厚度相同的嵌段共聚物層4。含有該嵌段共聚物的溶液之黏度事實上低(接近溶解溶劑)，例如小於1.3cP。此外，在步驟F3沉積的層4之厚度遠大 於先行技術方法(因為超過導件1)，使得在停止旋塗機之後幾乎立即可獲得平坦的層4。
沉積在基板2上的共聚物層4之厚度有利地為組裝導件1之厚度的1倍至2倍之間。沉積條件，如轉速、沉積溶液中的嵌段共聚物重量百分比、及轉動時間，可經由實驗決定，因為完全填滿導件所需的共聚物量明顯依在基板上形成的引導圖案10之數量及大小而定，尤其是其高度。多種形態特徵化技術，如輪廓計，可檢查層4是否表面平坦，等於全部引導圖案10均被填滿。以下為數個這些沉積條件之實例。
現已研究所獲得的平坦程度為欲沉積的嵌段共聚物之厚度之函數，尤其是文章[“A Parametric Study of Spin Coating over Topography”,Ind.Eng.Chem.Res.，第37卷，第6期，第2223-2227頁，1998]。對於第1C圖之步驟F3，當平坦程度(如此文章所定義)大於50%時，嵌段共聚物層4之平坦度視為滿足，且有利地為大於75%。
獲得及控制沉積厚度之條件可由下示的實驗定理決定：- 在給定黏度下，聚合物膜厚度為轉速之函數；- 膜厚度為沉積溶液中聚合物濃度之函數；及- 黏度為溶液中聚合物濃度之函數。
這些定理可由文章[“Characteristics of resist films produced by spinning”,J.Appl.Phys.，第49卷，第7期，1978年7月]取得。
第1D圖表示在步驟F3沉積了層4之後，嵌段共聚物的組裝步驟F4。在組裝之後可區別共聚物層有2部分：位於組裝導件1底部之部分4a、及位於部分4a上且實質上對應於共聚物層4高於組裝導件1的過厚之部分4b。
在部分4b中，共聚物(在此為PS-b-PMMA)域通常定向不良。PMMA與PS之域可無規布置。例如觀察到混合定向型表面缺陷，即平行及垂直基板2而定向之PMMA圓柱體的混合物。
然而，令人意外為，部分4a中PMMA嵌段及PS嵌段之域被正確定向。在上述共聚物實例中，PMMA域為垂直基板2的圓柱體41之形式，各圓柱體41被聚苯乙烯基質42包圍。
至於第1D圖的情形，組織化部分4a的上表面未必對應於組裝導件1的表面(參考表面1a)。例如由125奈米厚的SiARC/SOC堆疊形成的組裝導件1，PS-b-PMMA共聚物層之組織化部分4a達到70奈米厚。
嵌段之自我組裝較佳為藉熱處理或退火進行。退火時間及溫度有利地為共聚物層4之厚度之函數而最適化。層4越厚則退火時間越長及/或退火溫度越高。例如對於約50奈米之層厚度，在PS-b-PMMA共聚物之週期約35奈米的情形可在250℃退火2分鐘。除了熱處理，組裝嵌段共聚物或可藉超音波處理、或藉稱為溶劑退火之操作達成，或者以這兩種技術的組合代替，或者以所屬技術領域者已知的任何其他技術代替。
第1E圖的步驟F5由以下組成：有蝕刻位於組裝導件1表面上的共聚物層之部分4b，直到到達位於導件1內部的組織化部分4a。此蝕刻係對晶圓以方向性及均勻方式進行，使得如此薄化的共聚物層在基板2全處上，因此在引導圖案10之分布及/或尺寸不同的區域20a及20b中，均具有相同的厚度。例如可進行非等向蝕刻。
在步驟F5之一具體實施例中，嵌段共聚物層4之薄化係藉化學機械平坦化(CMP)進行。
在一具體實施例變體中，共聚物層4之薄化係藉電漿蝕刻進行。SiARC層12可有利地作為蝕刻中止層。因此，其可較佳地控制引導圖案10之薄化及避免扭曲。在不使用導件(例如樹脂導件)作為中止層之積體的情形，其可在沉積嵌段共聚物之前製造此中止層，例如將製造導件之樹脂稠化，或者將氧化物沉積在導件上。為了在沉積溫度方面與製造導件之材料相容，沉積氧化物可藉不同的沉積技術(PECVD,ALD,PEALD...)完成。例如可藉PEALD(「電漿強化原子層沉積術」)，在50℃之溫度將二氧化矽SiO2層沉積在樹脂導件上，或者可藉HBr電漿(100sccm)，在5毫托耳之壓力下以1200瓦之功率將導件樹脂稠化50秒。該氧化物為易積體材料，但是可以任何其他在將聚合物薄化時扮演中止層的角色之材料取代，且其沉積與該導件相容。
可用以蝕刻該嵌段共聚物之氣體為例如O2、CO、CO2、H2、N2...。這些氣體可組合在一起(例如 CO/O2、CO/H2...)，或者組合其他惰氣(例如Ar/O2、Ar/N2、He/O2...)、聚合氣體(即碳質，例如CH4/O2)、或氟化氣體(CxFy/O2、CHxFy/O2、CxFy/H2、CHxFy/H2...)。亦可使用數種型式的氣體的混合物，及其他的氣體化學物：CxFy、SF6...。
例如電漿係由Ar/O2氣體的混合物在10毫托耳的壓力下，以220瓦的功率及100伏特的極化電壓產生。氧量為該混合物之9%至100%之間。如此可相對於SiARC選擇性蝕刻PS-b-PMMA共聚物(如此可得到大於20之選擇性，例如40之級數)。
不似化學機械平坦化，電漿蝕刻具有蝕刻共聚物但不退化組裝導件1的優點。事實上，若嵌段共聚物之組織化部分4a位於導件1內部，則化學機械平坦化有在嵌段共聚物達到所欲厚度時，例如在125奈米高的導件為70奈米，同時將導件向下平坦化的效果。反之，由於其選擇性大於組成組裝導件之材料，電漿蝕刻法可將組裝導件保持原狀。
最後，在另一替代具體實施例中，共聚物層薄化係藉濕式法，輔以或未輔以紫外光曝光而完成。造成嵌段共聚物被蝕刻的液態溶液為溶劑，如PGMEA、甲苯、與環己烷。選擇的溶液不蝕刻組裝導件。為了最佳地控制殘留在導件中的嵌段共聚物之薄化及厚度，共聚物層表面可事先藉電漿使用如He、Ar、HBr、N2、CH4、CO、H2、CxFy、CxHy、CHxFy...之氣體、或數種這些氣體的組合(例如Ar/H2、He/CH4)而被修改。然後藉濕式法 選擇性移除經電漿修改部分，而在導件中僅留下未修改部分。例如化學修改電漿係由Ar氣體在10毫托耳之壓力下以500瓦的功率及300伏特的偏壓電壓產生。
仍為了最佳地控制殘留在導件中的嵌段共聚物之薄化及厚度的原因，其可交替數個電漿蝕刻及濕式蝕刻步驟而達成精確的共聚物層蝕刻。此方法原則上採取新ALE(「原子層蝕刻」)蝕刻技術，其依賴電漿蝕刻/沉積循環或電漿/濕式蝕刻循環，在電漿蝕刻期間使用脈衝氣體或者使用RF電壓。為了較佳地控制殘留在導件中的嵌段共聚物之蝕刻厚度，所有這些技術均可用於薄化步驟。
尤其是在以電漿蝕刻薄化的情形，較佳為在將層4薄化之前而非之後，組裝嵌段共聚物，因為薄化會改變共聚物之二相之一，使得難以分離此二相。
該方法然後包含排除已組裝嵌段共聚物層之一相(在此為PMMA圓柱體41)的步驟F6(參考第1F圖)。故而可將嵌段共聚物層之殘留部分4a在99%濃乙酸中浸泡10分鐘。亦可進行前進行UV曝光。
然後在僅由共聚物另一相(聚苯乙烯)組成的殘留層42中獲得圖案43。因為量級與PMMA域相同，故這些二級圖案43之解析度非常高。
較佳為移除PMMA圓柱體(步驟F6)係在共聚物層薄化(步驟F5)之同一電漿蝕刻裝置中進行。
第一對策為使用單一電漿，以如Ar/O2、CxFy、SF6、N2/H2、CO/O2、CO/H2、CH4/O2、CxFy/O2、 CHxFy/O2、CxFy/H2、CHxFy/H2、與CxHy/H2的氣體混合物(反應性/惰氣或反應性/聚合氣)，同時實行2個步驟。為了可以同一電漿實行這些步驟，在此蝕刻期間，聚苯乙烯與PMMA之間的選擇性有利地為1至5之間。
第二對策包括有在同一設備內進行數個連續的蝕刻步驟，首先將嵌段共聚物層薄化，然後相對PS選擇性移除PMMA，此二步驟之間有不同的蝕刻化學性。例如薄化可使用CF4電漿(PMMA與PS之間無選擇性)進行，然後使用CO/O2電漿(PMMA/PS選擇性>10)移除PMMA，其可藉電漿蝕刻獨立控制PMMA之薄化及移除。亦可進行至少兩種電漿之交錯而進一步改良此控制，即進行連續的蝕刻循環(例如Ar、Ar/O2、Ar...，或CF4、CO/H2、CF4...，或CO、CO/H2、CO...)。
2個步驟F5及F6亦可使用2種不同的用具，雖然此方法較不利。共聚物層薄化可以對SiARC、PMMA、或PS無選擇性之電漿進行，尤其是使用氟化化學物(例如CF4)，而PMMA移除則藉電漿蝕刻以外的方法進行，例如濕式法。
最後，在第1G圖的步驟F7，將聚苯乙烯層42中的圖案43轉移至底下的基板2中。然後在基板2表面上獲得所欲圖案21(形成通路之接觸孔、形成金屬線之溝渠...)。此轉移使用聚苯乙烯層42及組裝導件1作為蝕刻光罩。換言之，僅蝕刻基板2之位於直接對齊孔43之部分。然後排除聚苯乙烯42及組裝導件1，僅保留蝕刻到導件開口高度之基板2。
現已對具有高度為約125奈米及可變的開口比率的組裝導件之基板進行測試。考量的引導圖案為單一大小圓柱體。開口比率，在此等於圖案密度(密度 其中CD為圓柱體直徑，及d為2個連續圓柱體 之間的距離)，依照基板區域等於0.01、0.04、或0.2(即在2微米×2微米之相同圖場分別分布1、4、或16個引導圖案)。
對這些測試已設想不同的藉旋塗之共聚物之沉積條件：- 測試1之條件：轉速約2000rpm，沉積溶液中有0.5重量百分比之共聚物，及旋轉時間約20秒；- 測試2之條件：轉速約1000rpm，沉積溶液中有1.5重量百分比之共聚物，及旋轉時間約20秒；及- 測試3之條件：轉速約1000rpm，沉積溶液中有3重量百分比之共聚物，及旋轉時間約20秒。
為了比較，將相同的共聚物以相同沉積條件散佈在無引導圖案的參考基板上，而測定共聚物在無外形表面上的等效厚度。
在測試1之條件中，共聚物層之等效厚度(可在參考基板上例如藉橢圓儀測量)為約12奈米。在具有組裝導件的基板上以掃描電子顯微術觀察到，特定引導圖案未被共聚物材料完全填滿。共聚物沉積量因此不足且未得到平坦層。
此第一測試反映依照先行技術之方法(其中無平坦化步驟或薄化步驟)獲得圖案之條件。組裝後在導件獲得的厚度值依引導圖案密度而不同：一般在0.01之圖案密度為120奈米，0.04之圖案密度為120奈米，及0.2之圖案密度為50奈米(AFM測量)。
在測試2之條件中，共聚物層之等效厚度為約50奈米，且全部引導圖案均被該嵌段共聚物完全填滿。在旋塗及組裝共聚物之後有Ar/O2電漿之薄化步驟。其包含第一步驟為蝕刻約20秒而到達導件(即SiARC層)表面，然後第二步驟(稱為過度蝕刻)為約5秒而到達共聚物層之組織化部分。
在組裝及薄化之後，導件中的已組裝嵌段共聚物層若引導圖案密度等於0.01則為110奈米厚，若該密度等於0.04則為100奈米厚，若該密度等於0.2則為85奈米厚(AFM測量)。
最後，在測試3之條件中，共聚物層之等效厚度為約120奈米。全部圖案亦均被該嵌段共聚物材料掩埋。組裝之後的薄化操作與測試2相同，除了2個蝕刻步驟的時間：第一步驟為約46秒，及過度蝕刻第二步驟為12秒。在AFM影像中可注意到，在組裝及薄化之後，嵌段共聚物層之厚度在組裝導件之全部區域均相同，即無關引導圖案之密度。其大約等於70奈米。
第2圖為集合以上測試的結果之圖表。其顯示在組裝導件內的部嵌段共聚物依引導圖案密度之厚度變動(在最稠密圖案，即密度=0.2，所獲得的最小厚度之 百分比)。上方曲線對應測試1，即習知旋塗條件(無平坦化)。其他2條曲線對應測試2與3，其施用第1C及1E圖的步驟(平坦化及薄化)。
在此圖表中可注意到，本發明之方法可顯著限制密度不同的組裝導件內的厚度變動。事實上，相較於先行技術方法之70%(上方曲線)，沉積50奈米之等效厚度，導件內的厚度變動僅達到30%(中間區線)。沉積120奈米之等效厚度可達到均勻厚度(即零變動)。由於平坦化與薄化步驟的組合而獲得的此厚度均一性使其可藉蝕刻不僅轉移稠密的接觸孔，亦轉移孤立接觸孔且缺陷(漏失或過度蝕刻接點)最少。
在第二情形(厚度較大；參考方程式2)獲得較佳的平坦度而解釋等效厚度為50奈米的曲線、與等效厚度為120奈米的曲線之間的差異。儘管如此，如先前所討論，從50奈米起已注意到已組裝共聚物之最終厚度明確改良(及因此亦在圖案的後續轉移中)。結果可選擇沉積條件而沉積等效厚度大於50奈米，且較佳為大於120奈米之嵌段共聚物層。
如第3A圖所描述，先行技術製作圖案方法在旋塗之後造成圖場100邊緣之共聚物厚度比同一圖場的中心大，因為引導圖案10之密度局部性破裂(超過圖場100則此密度急降到零)。又此厚度差異通常在圖場100邊緣造成不欲的圖案外觀。反之，在第3B圖中，在第1E圖的薄化步驟之後，不僅在圖場100的中心，亦在其邊緣獲得均勻的厚度。本發明之方法因此有無此邊緣效應之優點。
本發明之製作圖案方法自然不限於已參考第1A至1G圖而說明的具體實施例，且可設想多種變體。
例如散佈嵌段共聚物層之步驟F3(第1C圖)可藉旋塗以外達成，例如藉化學蒸汽沉積(CVD)或任何所屬技術領域者已知的其他技術。
即使此溶液較不利，其仍可在組裝嵌段共聚物層之前實行薄化。在此情形減小嵌段共聚物層之厚度，直到達到對應嵌段共聚物之將來組織化部分之厚度。先行測試可測定共聚物之組織化部分是位於那一高度以下，因此及共聚物層可被薄化多少。
亦可以二步驟提供薄化，其為連續的，或者適時以組裝嵌段共聚物之步驟分開。換言之，可在組裝嵌段共聚物之前完成其第一步驟，及在組裝之後完成第二步驟。例如在第一步驟期間使用侵入性蝕刻技術使共聚物層「粗化」，及在第二步驟使用較不侵入性蝕刻技術而獲得表面狀態較佳(即較光滑)的薄聚合物層。此外，其可組合上述的不同薄化模式(CMP、電漿蝕刻、濕式蝕刻)，例如將CMP用於第一步驟及將電漿蝕刻用於第二步驟。
此外，其可使用前列以外的材料，尤其是嵌段共聚物層，例如S-b-PLA：聚苯乙烯-嵌段-聚乳酸，PS-b-PEO：聚苯乙烯-嵌段-聚環氧乙烷，PS-b-PDMS：聚苯乙烯-嵌段-聚二甲基矽氧烷，PS-b-PMMA-b-PEO：聚苯乙烯-嵌段-聚甲基丙烯酸甲酯-嵌段-聚環氧乙烷，PS-b-P2VP：聚苯乙烯-嵌段-聚(2-乙烯基吡啶)。類似地， 其中形成組裝導件之硬式光罩可由氮化鈦(TiN)、氮化矽(SiN)、及/或二氧化矽(SiO2)製成，而非SiARC/SOC堆疊。依嵌段共聚物之本質及所使用的蝕刻技術而定，硬式光罩之數量及厚度亦可變動。此外，亦可設想直接在樹脂光罩中進行嵌段共聚物之積體化(integration)。
最後，上述的平坦化及薄化步驟可用於組合製圖磊晶及化學磊晶之混成積體，只要基板具有可組裝嵌段共聚物之外形-即使非常輕微(大於5奈米)。
1‧‧‧組裝導件
1a‧‧‧參考表面
2‧‧‧基板
3‧‧‧同元聚合物或無規共聚物層
4‧‧‧嵌段共聚物層
4a‧‧‧嵌段共聚物層之組織化部分
4b‧‧‧共聚物層之一部分
10‧‧‧開口
20a‧‧‧第一區域
20b‧‧‧第二區域
41‧‧‧已組裝嵌段共聚物之相
42‧‧‧嵌段共聚物層

Claims (17)

  1. 一種藉嵌段共聚物之自我組裝而於基板(2)表面製造最終圖案(21)之方法，其包含以下步驟：- 在該基板的第一及第二區域(20a,20b)上形成(F1)組裝導件(1)，該組裝導件相較於參考表面(1a)具有開口(10)，其在第一區域(20a)的開口比率大於第二區域(20b)的開口比率；- 將嵌段共聚物層(4)沉積(F3)在基板(2)上，使得該嵌段共聚物層(4)完全填滿該組裝導件(1)且在該參考表面(1a)形成過厚(over-thickness)；- 組裝(F4)該嵌段共聚物，而在該組裝導件(1)之該開口(10)內部生成嵌段共聚物層之組織化部分(4a)；- 將嵌段共聚物層(4)均勻薄化(F5)，直到厚度相當於嵌段共聚物層之組織化部分(4a)；- 排除(F6)已組裝嵌段共聚物之一相(41)，而生成複數個延伸至該嵌段共聚物層中的最初圖案(43)；及- 將該嵌段共聚物層(42)之該最初圖案(43)轉移(F7)至基板(2)中而形成該最終圖案(21)。
  2. 如請求項1之方法，其中嵌段共聚物層(4)之沉積(F3)係藉旋塗進行。
  3. 如請求項1或2之方法，其中該嵌段共聚物含有至少一種苯乙烯衍生物、及一種甲基丙烯酸酯衍生物。
  4. 如請求項1至3中任一之方法，其中該嵌段共聚物層(4)之薄化(F5)係藉電漿蝕刻進行。
  5. 如請求項4之方法，其中該嵌段共聚物層(4)之薄化(F5)及該已組裝嵌段共聚物之一相(41)之排除(F6)係在同一電漿蝕刻裝置中進行。
  6. 如請求項5之方法，其中該嵌段共聚物層(4)之薄化(F5)及該已組裝嵌段共聚物之一相(41)之排除(F6)係使用選自Ar/O2、SF6、CxFy、N2/H2、CO/O2、CO/H2、CH4/O2、CxFy/O2、CHxFy/O2、CxFy/H2、CHxFy/H2、與CxHy/H2之單一電漿同時進行。
  7. 如請求項5之方法，其中該嵌段共聚物層(4)之薄化(F5)及該已組裝嵌段共聚物之一相(41)之排除(F6)係以使用不同型式的電漿的連續步驟進行、或以至少兩種電漿交替進行。
  8. 如請求項1至7中任一之方法，其中該共聚物層(4)之薄化(F5)係藉化學機械平坦化進行。
  9. 如請求項1至8中任一之方法，其中該組裝導件(1)係由配置在該基板(2)上的光罩所形成，且藉光學微影術及/或蝕刻而被紋理化(textured)。
  10. 如請求項9之方法，其中該光罩(1)包含接觸該基板(2)之第一碳質層(11)、及配置在該第一碳質層(11)上的第二抗反射富矽層(12)，該抗反射富矽層(12)係在該已組裝嵌段共聚物層之薄化(F5)期間作為中止層。
  11. 如請求項1至10中任一之方法，其中該組裝導件(1)包含複數個開口，其形成分布在該基板(2)的該第一與該第二區域(20a,20b)之間的引導圖案(10)。
  12. 如請求項11之方法，其中該引導圖案(10)之高度為5奈米至1000奈米之間。
  13. 如請求項11或12之方法，其中該引導圖案(10)的表面對該嵌段共聚物之一種以上的嵌段具有特定親和力。
  14. 如請求項11或12之方法，其中該引導圖案(10)底部對該嵌段共聚物之嵌段為中性，及其中引導圖案(10)側面對該嵌段共聚物之一種以上的嵌段具有特定親和力。
  15. 如請求項11或12之方法，其中該引導圖案(10)表面對該嵌段共聚物之嵌段為中性。
  16. 如請求項13或14之方法，其中該組裝導件(1)對該嵌段共聚物之一種以上的嵌段之該特定親和力係以一種以上的同元聚合物之接枝而獲得。
  17. 如請求項14或15之方法，其中該組裝導件(1)之中性化(neutralisation)係以無規共聚物之接枝而獲得。
TW104130451A 2014-09-16 2015-09-15 於基板表面製圖用之製圖磊晶法 TWI678598B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1458748 2014-09-16
FR1458748A FR3025937B1 (fr) 2014-09-16 2014-09-16 Procede de grapho-epitaxie pour realiser des motifs a la surface d'un substrat

Publications (2)

Publication Number Publication Date
TW201621469A true TW201621469A (zh) 2016-06-16
TWI678598B TWI678598B (zh) 2019-12-01

Family

ID=51842615

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104130451A TWI678598B (zh) 2014-09-16 2015-09-15 於基板表面製圖用之製圖磊晶法

Country Status (6)

Country Link
US (1) US9535329B2 (zh)
EP (1) EP2998981B1 (zh)
JP (1) JP6735544B2 (zh)
KR (1) KR102497635B1 (zh)
FR (1) FR3025937B1 (zh)
TW (1) TWI678598B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI686416B (zh) * 2017-07-21 2020-03-01 法商艾克瑪公司 控制嵌段共聚物的奈米域定向之方法
TWI723052B (zh) * 2015-10-23 2021-04-01 日商東京威力科創股份有限公司 基板處理方法、程式及電腦記憶媒體

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10366890B2 (en) * 2016-05-23 2019-07-30 Tokyo Electron Limited Method for patterning a substrate using a layer with multiple materials
FR3051964B1 (fr) 2016-05-27 2018-11-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de formation d’un motif de guidage fonctionnalise pour un procede de grapho-epitaxie
FR3051966B1 (fr) 2016-05-27 2018-11-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de formation d’un motif de guidage fonctionnalise pour un procede de grapho-epitaxie
FR3051965A1 (fr) * 2016-05-27 2017-12-01 Commissariat Energie Atomique Procede de formation d’un motif de guidage fonctionnalise pour un procede de grapho-epitaxie
FR3056334B1 (fr) 2016-09-22 2018-09-28 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede pour augmenter la contrainte dans une region semi-conductrice destinee a former un canal de transistor
FR3057991B1 (fr) * 2016-10-21 2019-06-21 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de formation d’un guide d’assemblage fonctionnalise
US10825683B2 (en) * 2017-06-07 2020-11-03 Imec Vzw Directed self-assembly of block copolymers
KR102277770B1 (ko) * 2017-07-14 2021-07-15 주식회사 엘지화학 블록 공중합체 막의 평탄화 방법 및 패턴 형성 방법
FR3069340A1 (fr) * 2017-07-21 2019-01-25 Arkema France Procede de controle de l'orientation des nano-domaines d'un copolymere a blocs
WO2019054768A1 (en) 2017-09-13 2019-03-21 Lg Chem, Ltd. METHOD FOR PREPARING A PATTERNED SUBSTRATE
KR102522250B1 (ko) * 2018-08-16 2023-04-17 주식회사 엘지화학 기판의 제조 방법
JP2020119929A (ja) 2019-01-21 2020-08-06 キオクシア株式会社 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4673266B2 (ja) * 2006-08-03 2011-04-20 日本電信電話株式会社 パターン形成方法及びモールド
US7767099B2 (en) * 2007-01-26 2010-08-03 International Business Machines Corporaiton Sub-lithographic interconnect patterning using self-assembling polymers
US7964107B2 (en) * 2007-02-08 2011-06-21 Micron Technology, Inc. Methods using block copolymer self-assembly for sub-lithographic patterning
US8215074B2 (en) * 2008-02-05 2012-07-10 International Business Machines Corporation Pattern formation employing self-assembled material
JP5537400B2 (ja) * 2010-12-22 2014-07-02 株式会社東芝 パターン形成方法及び装置
JP5542766B2 (ja) * 2011-09-26 2014-07-09 株式会社東芝 パターン形成方法
JP5979660B2 (ja) * 2012-02-09 2016-08-24 東京応化工業株式会社 コンタクトホールパターンの形成方法
JP5973763B2 (ja) * 2012-03-28 2016-08-23 東京エレクトロン株式会社 自己組織化可能なブロック・コポリマーを用いて周期パターン形成する方法及び装置
JP5902573B2 (ja) * 2012-07-18 2016-04-13 株式会社東芝 パターン形成方法
JP5856550B2 (ja) * 2012-08-21 2016-02-09 株式会社東芝 パターン形成方法
JP5887244B2 (ja) * 2012-09-28 2016-03-16 富士フイルム株式会社 パターン形成用自己組織化組成物、それを用いたブロックコポリマーの自己組織化によるパターン形成方法、及び自己組織化パターン、並びに電子デバイスの製造方法
JP2014090029A (ja) * 2012-10-29 2014-05-15 Panasonic Corp パターン形成方法及びフォトマスク
KR101993255B1 (ko) * 2013-01-07 2019-06-26 삼성전자주식회사 콘택 홀 형성 방법
JP6127517B2 (ja) * 2013-01-08 2017-05-17 大日本印刷株式会社 インプリントモールドの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI723052B (zh) * 2015-10-23 2021-04-01 日商東京威力科創股份有限公司 基板處理方法、程式及電腦記憶媒體
TWI686416B (zh) * 2017-07-21 2020-03-01 法商艾克瑪公司 控制嵌段共聚物的奈米域定向之方法

Also Published As

Publication number Publication date
US9535329B2 (en) 2017-01-03
EP2998981A1 (fr) 2016-03-23
EP2998981B1 (fr) 2018-01-31
JP2016105455A (ja) 2016-06-09
US20160077439A1 (en) 2016-03-17
KR102497635B1 (ko) 2023-02-08
FR3025937B1 (fr) 2017-11-24
TWI678598B (zh) 2019-12-01
KR20160032702A (ko) 2016-03-24
FR3025937A1 (fr) 2016-03-18
JP6735544B2 (ja) 2020-08-05

Similar Documents

Publication Publication Date Title
TWI678598B (zh) 於基板表面製圖用之製圖磊晶法
TWI631434B (zh) 硬化光阻之紫外線輔助剝離以建立用於定向自組裝之化學模板
KR102637883B1 (ko) 기판 상의 패턴 형성 방법, 그 방법에 관련된 반도체 장치 및 이용
US9552988B2 (en) Tone inverted directed self-assembly (DSA) fin patterning
JP7340331B2 (ja) 化学的ガイディング構造を基板上に形成するための方法及び化学的エピタキシー方法
Kim et al. The SMARTTM process for directed block co-polymer self-assembly
KR20140140020A (ko) 자기 조직화 가능한 블록 코폴리머를 이용하여 주기 패턴을 형성하는 방법 및 장치
US9548208B2 (en) Method for patterning an underlying layer
US20170069486A1 (en) Directed Self-Assembly Using Trench Assisted Chemoepitaxy
JP2014135435A (ja) 半導体装置の製造方法
US10784108B2 (en) Method for forming a functionalised assembly guide
US7465672B2 (en) Method of forming etching mask
US9613807B2 (en) Methods for fabricating integrated circuits using directed self-assembly chemoepitaxy
JP2021507297A (ja) 基板上に化学的誘導構造を形成するための方法及び化学エピタキシー法
US10928725B2 (en) Method for the directed self-assembly of a block copolymer by graphoepitaxy
CN108231547B (zh) 半导体装置的形成方法
US7858516B2 (en) Method for forming fine pattern of semiconductor device
JP2018160537A (ja) パターン形成方法