CN105074888A - 氮化物半导体器件 - Google Patents

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Abstract

氮化物半导体器件包括：衬底(10)；氮化物半导体层叠体(1、2)；和电极金属层(13)。电极金属层(13)包括：第一金属层(24)，该第一金属层(24)与氮化半导体层叠体(1、2)接合，并且具有包含多个柱部(A)的微细柱状构造；和第二金属层(25)，该第二金属层(25)层叠在第一金属层(24)上，并且具有包含多个柱部(B)的微细柱状构造，第二金属层(25)的微细柱状构造的柱部(B)的粗细方向的平均尺寸，大于第一金属层(24)的微细柱状构造的柱部(A)的粗细方向的平均尺寸。

Description

氮化物半导体器件
技术领域
本发明涉及氮化物半导体器件。
背景技术
以往，作为氮化物半导体器件，有像日本特开2006-196764号(专利文献1)记载的那样，具有GaN/AlGaN的异质结的氮化物半导体器件。在该以往的氮化物半导体器件中，在由GaN类构成的化合物半导体层上形成使肖特基势垒足够高的Ni层或TixW1-xN层，在该Ni层或TixW1-xN层上形成低电阻金属层，由此形成栅极电极。
此外，在上述专利文献1中记载有：在上述栅极电极中，TixW1-xN层作为形成肖特基势垒的材料有用，并且，成为抑制在该TixW1-xN层上形成的低电阻金属层的金属向GaN类化合物半导体层扩散的扩散阻挡层，因此，流向栅极电极的泄漏电流被抑制。
现有技术文献
专利文献
专利文献1：日本特开2006-196764号公报
发明内容
发明要解决的技术问题
但是，在上述以往的氮化物半导体器件中，存在如下问题：流向栅极电极的泄漏电流虽然稍微被抑制，但是并不充分，即使在退火条件、膜厚等方面想办法，也无法使流向栅极电极的泄漏电流充分降低。
因此，本发明的技术问题在于提供能够充分地降低流向栅极电极的泄漏电流的氮化物半导体器件。
用于解决技术问题的手段
本发明的发明人对流向栅极电极的泄漏电流(以下称为栅极泄漏电流)进行了潜心研究，结果发现了以下现象：通过将具有微细柱状构造的金属材料作为形成栅极电极的金属材料层叠使用，能够大幅降低栅极泄漏电流，大幅改善栅极泄漏电流不良率。
形成上述栅极电极的金属材料的微细柱状构造与栅极泄漏电流相关的物理上的明确原因还不清楚，但是，通过本发明的发明人进行的实验弄清楚了，在以如下方式构成栅极电极的情况下，能够大幅降低栅极泄漏电流：包括第一金属层和第二金属层，其中，第一金属层与氮化物半导体层叠体接合、并且具有包含多个柱部的微细柱状构造，第二金属层层叠在第一金属层上、并且具有包含多个柱部的微细柱状构造，第二金属层的柱部的粗细方向的平均尺寸大于第一金属层的柱部的粗细方向的平均尺寸。
进一步，本发明的发明人通过实验初次发现：在用特定的材料形成第一金属层和第二金属层、并且这些金属层的微细柱状构造的多个柱部的粗细方向的平均尺寸在特定的范围内时，栅极泄漏电流进一步改善。
本发明是基于通过本发明的发明人的实验得到的这样的栅极电极的微细柱状构造与栅极泄漏电流显著相关的见解而创造出来的。
即，本发明的氮化物半导体器件的特征在于，包括：
衬底；
形成在上述衬底上且具有异质界面的氮化物半导体层叠体；和
形成在上述氮化物半导体层叠体上的电极金属层，
上述电极金属层包括：
第一金属层，该第一金属层与上述氮化物半导体层叠体接合，并且具有包含多个柱部的微细柱状构造；和
第二金属层，该第二金属层层叠在上述第一金属层上，并且具有包含多个柱部的微细柱状构造，
上述第二金属层的上述柱部的粗细方向的平均尺寸，大于上述第一金属层的上述柱部的粗细方向的平均尺寸。
此外，在一个实施方式的氮化物半导体器件中，
上述第一金属层的上述微细柱状构造由钨氮化物构成，上述第一金属层的上述柱部的粗细方向的平均尺寸为5nm以上25nm以下。
此外，在一个实施方式的氮化物半导体器件中，
上述第二金属层的上述柱部的粗细方向的平均尺寸为30nm以上150nm以下。
此外，在一个实施方式的氮化物半导体器件中，
上述第二金属层由钨构成。
此外，在一个实施方式的氮化物半导体器件中，
上述第二金属层由钨层和钛氮化物层构成。
发明效果
如由以上可知的那样，根据本发明的氮化物半导体器件，具备电极金属，该电极金属包括第一金属层和第二金属层，其中，第一金属层与氮化物半导体层叠体接合、并且具有包含多个柱部的微细柱状构造，第二金属层层叠在第一金属层上、并且具有包含多个柱部的微细柱状构造，第二金属层的上述柱部的粗细方向的平均尺寸大于上述第一金属层的上述柱部的粗细方向的平均尺寸，因此，在由该电极金属形成栅极电极的情况下，能够充分降低栅极泄漏电流。
附图说明
图1是本发明的第一实施方式的氮化物半导体器件的截面图。
图2是用于对上述氮化物半导体器件的制造方法进行说明的工序截面图。
图3是接着图2的工序截面图。
图4是接着图3的工序截面图。
图5是接着图4的工序截面图。
图6是接着图5的工序截面图。
图7是接着图6的工序截面图。
图8是表示上述氮化物半导体器件的栅极电极的截面构造的扫描式电子显微镜图像的图。
图9是表示图8所示的扫描式电子显微镜图像的线分析结果的图。
图10是表示作为比较例的氮化物半导体器件的栅极电极的截面构造的扫描式电子显微镜图像的图。
图11是表示图10所示的扫描式电子显微镜图像的线分析结果的图。
图12是表示上述氮化物半导体器件的第一金属层的微细柱状构造的柱部的粗细方向的平均尺寸与栅极泄漏电流不良率的关系的图。
图13是表示上述氮化物半导体器件的第二金属层的微细柱状构造的柱部的粗细方向的平均尺寸与栅极泄漏电流不良率的关系的图。
图14是表示本发明的第二实施方式的氮化物半导体器件的栅极电极的截面构造的扫描式电子显微镜图像的图。
图15是表示上述氮化物半导体器件的第二金属层的微细柱状构造的柱部的粗细方向的平均尺寸与栅极泄漏电流不良率的关系的图。
具体实施方式
以下通过图示的实施方式对本发明进行详细说明。
(第一实施方式)
图1表示本发明的第一实施方式的GaN类HFET(Hetero-junctionFieldEffectTransistor：异质结场效应晶体管)的截面图。
上述氮化物半导体器件，如图1所示，包括：Si衬底10；形成在该Si衬底10上的无掺杂AlGaN缓冲层15；和形成在该无掺杂AlGaN缓冲层15上的氮化物半导体层叠体20。该氮化物半导体层叠体20包括无掺杂GaN层1和无掺杂AlGaN层2。在该无掺杂GaN层1与无掺杂AlGaN层2的界面附近产生2DEG层(2维电子气层)3。
另外，可以代替上述GaN层1而形成具有带隙比AlGaN层2小的组成的AlGaN层。此外，可以在上述AlGaN层2上设置例如由GaN构成的厚度约1nm的层作为覆盖层。此外，上述氮化物半导体层20由2层的半导体层形成，但是并不限于此，也可以由3层的氮化物半导体层形成。
此外，上述氮化物半导体器件具备源极电极11和漏极电极12。此外，源极电极11和漏极电极12在AlGaN层2上彼此隔开间隔地形成。此外，源极电极11和漏极电极12形成在贯通AlGaN层2和2DEG层3到达GaN层1的凹部106、109中。此外，在AlGaN层2上、并且在源极电极11与漏极电极12之间的源极电极侧，形成有栅极电极13。源极电极11和漏极电极12为欧姆电极，栅极电极13为肖特基电极。由上述源极电极11、漏极电极12、栅极电极13和有源区域构成HFET。另外，栅极电极13是金属电极层的一个例子。
在此，上述有源区域是指通过对栅极电极13施加的电压，在源极电极11与漏极电极12之间流动载流子的氮化物半导体层叠体20(GaN层1、AlGaN层2)的区域。
为了保护上述AlGaN层2，在该AlGaN层2上形成有由SiO2构成的绝缘膜30。此外，在上述绝缘膜30上形成有覆盖源极电极11、漏极电极12和栅极电极13的由聚酰亚胺构成的层间绝缘膜40。在该层间绝缘膜40，在源极电极11、漏极电极12和栅极电极13上的区域分别形成有作为接触部的通路部41(在图1中，源极电极11和栅极电极13上的通路部未图示)。在该通路部41内填充有漏极电极焊盘42的一部分，与漏极电极焊盘42连接。
另外，上述绝缘膜30的材料并不限于SiO2，也可以为SiN或Al2O3等。特别地，就绝缘膜30而言，为了抑制电流崩塌(currentcollapse)，可以做成在半导体层表面具有不符合化学计量的SiN膜和用于保护表面的SiO2膜或SiN膜的多层膜构造的绝缘膜。此外，层间绝缘膜40的材料并不限于聚酰亚胺，也可以为通过p-CVD(等离子体化学气相沉积)制造的SiO2膜、SOG(SpinOnGlass：旋涂玻璃)、BPSG(硼磷硅酸盐玻璃)等绝缘材料。
在此，“电流崩塌”是指高电压工作的晶体管的导通电阻与低电压工作的晶体管的导通电阻相比变高的现象。
在上述结构的氮化物半导体器件中，通过对栅极电极13施加电压来控制上述沟道层，使具有源极电极11、漏极电极12和栅极电极13的HFET导通/截止。该HFET是常导通型(normally-ontype)的晶体管，该晶体管在对栅极电极13施加有负电压时，在栅极电极13下的GaN层1形成耗尽层而成为截止状态，而在栅极电极13的电压为0时，在栅极电极13下的GaN层1耗尽层消失而成为导通状态。
接着，根据图2～图7对上述GaN类HFET的制造方法进行说明。另外，在图2～图7中，为了使得容易观察附图，未图示Si衬底10和AlGaN缓冲层15，此外，改变了栅极电极13、源极电极11和漏极电极12的大小和间隔。
首先，如图2所示，在上述Si衬底10上，使用MOCVD(MetalOrganicChemicalVaporDeposition：有机金属气相沉积)法，依次形成AlGaN缓冲层15、GaN层101和AlGaN层102。GaN层101的厚度例如为1μm，AlGaN层102的厚度例如为30nm。该GaN层101和AlGaN层102构成氮化物半导体层叠体120。
然后，利用例如等离子体CVD(ChemicalVaporDeposition：化学气相沉积)法在上述AlGaN层102上形成200nm厚的绝缘膜130(例如SiO2)。此时，在GaN层101与AlGaN层102的异质界面附近形成有2DEG层103。
接着，在上述绝缘膜130上涂敷光致抗蚀剂(未图示)进行图案化后，通过干式蚀刻除去要形成欧姆电极的部分。由此，如图3所示，从绝缘膜130的上表面至GaN层101的上侧的一部分形成比2DEG层103深的凹部106、109。该凹部106、109的深度只要为从AlGaN层102的表面至2DEG层103的深度以上即可，例如为50nm。
在上述干式蚀刻中，使用氯类的气体，并将RIE(reactiveionetching：反应离子蚀刻)装置的自偏置电位Vdc设定为180V以上并且240V以下。
在形成上述凹部106、109后，对凹部106、109的表面依次进行O2等离子体处理、利用HCl/H2O2进行的清洗、利用BHF(缓冲氢氟酸)或1％的HF(氢氟酸)进行的清洗。然后，为了使由干式蚀刻引起的蚀刻损伤减少而进行退火(例如500～850℃)。
接着，如图4所示，通过溅射在绝缘膜30上和凹部106、109中层叠Ti/Al/TiN，形成作为欧姆电极的层叠金属膜107。在此，TiN层是用于保护Ti/Al层免受后面工序的影响的覆盖层。
在通过上述溅射形成层叠金属膜107时，在Ti成膜过程中使少量(例如5sccm)的氧流入腔室内。在此，流入上述腔室内的氧的流量为不会生成Ti的氧化物的量。
另外，在上述溅射中，可以代替在Ti成膜过程中使少量的氧流入腔室内，而在Ti成膜前使例如50sccm的氧流入腔室内5分钟。此外，可以同时溅射Ti和Al两者，也可以代替溅射而蒸镀Ti、Al。
接着，如图5所示，使用通常的光刻法和干式蚀刻，形成源极电极11、漏极电极12的图案。
然后，例如在400℃以上500℃以下对形成有源极电极11、漏极12的衬底进行10分钟以上的退火，由此，在2DEG层3与源极电极11、漏极电极12之间得到欧姆接触。
接着，如图6所示，通过光刻法在光致抗蚀剂(未图示)上形成掩模后，通过蚀刻在源极电极11与漏极电极12之间除去绝缘膜30的要形成栅极电极13的区域形成凹部160。
然后，在上述光致抗蚀剂上和凹部160中通过溅射以150nm至250nm的范围的膜厚形成栅极金属膜之后，通过剥离形成突出到绝缘膜30上的栅极电极13。该栅极电极13包括：第一金属层24，该第一金属层24具有包含多个柱部A(图8所示)的微细柱状构造；和第二金属层25，该第二金属层25具有包含多个柱部B(图8所示)的微细柱状构造，并且层叠在第一金属层24上。第一金属层24与AlGaN层2的接合为肖特基接合。
在上述栅极电极13中，作为第一金属层24使用W(钨)氮化物，作为第二金属层25使用W。
上述第一、第二金属层24、25的微细柱状构造的柱部A、B分别在与层厚方向大致平行的方向上延伸。此外，第一金属层24的微细柱状构造的柱部A的下端与AlGaN层2的上表面接合，第一金属层24的微细柱状构造的柱部A的上端与第二金属层25的下表面接合。此外，第二金属层25的微细柱状构造的柱部B的下端与第一金属层24的上表面接合。
另外，就上述栅极电极13而言，只要第一金属层24与AlGaN层2的接合为肖特基接合即可，例如可以在第一金属层24使用Ti氮化物，也可以在第一金属层24与AlGaN层2之间形成不符合化学计量的SiN膜等薄膜，隔着该薄膜将第一金属层24与AlGaN层2相互接合。
接着，在上述绝缘膜30上形成层间绝缘膜40。然后，在该层间绝缘膜40的栅极电极13上的区域，进行使用氟类气体的干式蚀刻。由此，如图7所示，得到形成有通路部51的层间绝缘膜40。该通路部51内的栅极电极焊盘52的一部分与栅极电极13连接。此外，对于源极电极11、漏极电极12也同样地通过干式蚀刻在层间绝缘膜40的源极电极11(图1所示)和漏极电极12(图1所示)上的区域形成通路部41(源极电极11上的通路部未图示，漏极电极12上的通路部41在图1中示出)，通过在该通路部41内填充电极焊盘材料，形成如图1所示的氮化物半导体器件。
在上述实施方式中，如以下那样设定栅极电极13的第一金属层24使用的W氮化物膜和第二金属层25使用的W膜的成膜条件，制作栅极电极13。图8是通过上述制造方法制作的栅极电极13的截面构造的一个例子。
(W氮化物膜)
Ar流量：45-110sccm
N2流量：135-180sccm
腔室内压力：35-83mTorr
DC输出：1000-1600W
成膜温度：300℃
(W膜)
Ar流量：45-80sccm
腔室内压力：4-10mTorr
DC输出：1000-1600W
成膜温度：300℃
在上述条件下制作的W氮化物膜的微细柱状构造的柱部A的粗细方向的平均尺寸为23.2nm。另一方面，W膜的微细柱状构造的柱部B的粗细方向的平均尺寸为34.4nm。在使用该栅极电极13的上述实施方式的GaN类HFET中，向漏极电极12施加0V、向源极电极111施加0V、向栅极电极13施加-20V的截止状态的栅极泄漏电流为0.7nA。另外，将2.0nA以上设为不良时的不良率为0.6％。
此外，作为比较例，形成具备如图10所示的栅极电极1013的GaN类HFET。在该栅极电极1013中，使用微细柱状构造的柱部C的粗细方向的平均尺寸为24.0nm的W氮化物膜作为第一金属层1024，使用微细柱状构造的柱部D的粗细方向的平均尺寸为22.5nm的W膜作为第二金属层1025。在这样的比较例的GaN类HFET中，栅极泄漏电流为1.6nA，栅极泄漏电流不良率为93％。
在此，对本发明中使用的微细柱状构造的柱部的粗细方向的平均尺寸的计算方法进行说明。将作为对象的氮化物半导体器件的衬底解理，使得栅极电极的截面露出，如图8、图10所示，使用扫描式电子显微镜观察解理的部分。当在与第一金属层和第二金属层的微细柱状构造的柱部的长度方向垂直的方向(与层厚方向垂直的方向)上利用扫描式电子显微镜的电子射线扫描时，得到如图9、图11所示的2次电子的线分析图像。该线分析图像的强度与利用电子射线扫描的微细柱状构造的表面的凹凸形状对应，因此，将扫描范围内的线分析图像的凸部分的半值宽度的平均设为作为对象的氮化物半导体器件的微细柱状构造的柱部的粗细方向的平均尺寸。
图12表示上述GaN类HFET的栅极电极13的第一金属层24的微细柱状构造的柱部A的粗细方向的平均尺寸与栅极泄漏电流不良率的关系。此外，图13表示上述GaN类HFET的栅极电极13的第二金属层25的微细柱状构造的柱部B的粗细方向的平均尺寸与栅极泄漏电流不良率的关系。
参照图12可知，当使上述第一金属层24的微细柱状构造的柱部A的粗细方向的平均尺寸为25nm以下时，栅极泄漏电流不良率小于5％。可以认为这是因为，当上述柱部A的粗细方向的平均尺寸超过25nm时，第一金属层24的内部应力变大，与AlGaN层2的界面的泄漏增大。另一方面，当使上述第一金属层24的微细柱状构造的柱部A的粗细方向的平均尺寸小于5nm时，已经不再是微细柱状构造，与第二金属层25之间的内部应力变大。由此，第一金属层24与第二金属层25之间的密合性降低，第二金属层25容易发生膜剥落。
作为上述第一金属层24使用的W氮化物膜，在其成膜时，有以下趋势：在1000-1600W的范围内越使DC输出减小，越使N2/Ar流量比增大，微细柱状构造的柱部A的粗细方向的平均尺寸越小。特别是，通过使N2和Ar的总流量减少，对于形成柱部A的粗细方向的平均尺寸小的微细柱状构造有效。在腔室内压力为35-83mTorr的压力范围内，使N2和Ar的总流量降低，使腔室内压力下降，对于使微细柱状构造的粗细方向的平均尺寸减小有效。可以认为这是因为，当腔室内压力下降时，溅射颗粒的散射减少，柱状构造的沉积速率上升。
此外，参照图13可知：当使上述第二金属层25的微细柱状构造的柱部B的粗细方向的平均尺寸为30nm以上时，栅极泄漏电流不良率小于1％。可以认为这是因为，当使第二金属层25的微细柱状构造的柱部B的粗细方向的平均尺寸小于30nm时，第二金属层25的微细柱状构造的柱部B的粗细方向的平均尺寸接近作为基底的第一金属层24的微细柱状构造的柱部A的粗细方向的平均尺寸，构造的连续性(晶界的连续性)增强，在形成通路部51时的干式蚀刻工序时，等离子体从通路部51底部的接触部50(图7所示)穿过栅极电极13而到达绝缘膜30，该绝缘膜30由于等离子体中的活性种而受到损伤，因此，栅极泄漏电流增加，栅极泄漏电流不良率增加。另一方面，当使第二金属层25的微细柱状构造的粗细方向的平均尺寸为30nm以上时，与第一金属层24的微细柱状构造的构造连续性降低，抑制上述干式蚀刻时损伤从接触部50向绝缘膜30扩散，因此，能够降低栅极泄漏电流，降低栅极泄漏电流不良率。
不过，当上述第二金属层25的微细柱状构造的柱部B的粗细方向的平均尺寸超过150nm时，已经不再是微细柱状构造，虽然能够使第一金属层24与第二金属层25的构造的连续性进一步降低，但是第二金属层25的内部应力变大。因此，与第一金属层24的密合性降低，第二金属层25有可能发生膜剥落。因此，第二金属层25必须具有微细柱状构造，优选其粗细方向的平均尺寸小于150nm。
作为上述第二金属层25使用的W膜，在其成膜时，有以下趋势：在1000-1600W的范围内越使DC输出变大，微细柱状构造的柱部A的粗细方向的平均尺寸越大。但是，在Ar流量：40-80sccm的范围内，减小Ar流量以降低腔室内压力，对于形成与第一金属层24的密合性高的微细柱状构造有效。可以认为这是因为，通过减少Ar流量，降低腔室内压力，溅射颗粒的散射减少，柱状构造的纵向的沉积速率上升。
可知通过像这样使上述第二金属层25的微细柱状构造的柱部B的粗细方向的平均尺寸大于第一金属层24的微细柱状构造的柱部A的粗细方向的平均尺寸，能够使栅极泄漏电流大幅减小，因此，能够显著改善栅极泄漏电流不良率。特别是通过使第一金属层24的微细柱状构造的柱部A的粗细方向的平均尺寸为25nm以下，使第二金属层25的微细柱状构造的柱部B的粗细方向的平均尺寸为30nm以上，能够进一步改善栅极泄漏电流不良率。
(第二实施方式)
接着，对本发明的第二实施方式的GaN类HFET进行说明。该第二实施方式的GaN类HFET基本上与图1所示的第一实施方式的GaN类HFET为同样的结构，与第一实施方式的GaN类HFET的制造方法具有同样的工序。因此，援用图1～图7的说明，省略对结构和制造方法的说明。此外，以下，对于与上述第一实施方式的GaN类HFET的构成部相同的构成部，标注与上述第一实施方式的构成部的参照编号相同的参照编号进行说明。
上述第二实施方式的GaN类HFET仅在具备由W膜和Ti膜这2层构成的第二金属层225(图14所示)代替第二金属层25这一点不同。在该第二实施方式中，如以下那样设定第一金属层24使用的W氮化物膜以及第二金属层225使用的W膜和Ti膜的成膜条件。
(W氮化物膜)
Ar流量：45-110sccm
N2流量：135-180sccm
腔室内压力：35-83mTorr
DC输出：1000-1600W
成膜温度：300℃
(W膜)
Ar流量：40-80sccm
腔室内压力：4-10mTorr
DC输出：1000-1600W
成膜温度：300℃
(Ti膜)
Ar流量：25-30sccm
N2流量：100-120sccm
腔室内压力：4-10mTorr
DC输出：4000-5000W
成膜温度：50℃
图14是制作的栅极电极213的截面构造的一个例子。上述W氮化物膜的微细柱状构造的柱部A、W膜的微细柱状构造的柱部F和Ti氮化物的微细柱状构造的柱部G的粗细方向的平均尺寸为23.2nm、36.8nm、33.7nm。
在此，对第二金属层由2层形成时的微细柱状构造的柱部的粗细方向的平均尺寸的计算方法进行说明。首先，将作为对象的氮化物半导体器件的衬底10解理，使得栅极电极213的截面露出，如图14所示，使用扫描式电子显微镜观察解理的部分。在与第一金属层24的微细柱状构造的柱部A和第二金属层225的微细柱状构造的柱部F、G的长度方向垂直的方向(与层厚方向垂直的方向)利用扫描式电子显微镜的电子射线扫描。于是，关于第一金属层24和第二金属层225这2层，分别得到如图9、图11所示的2次电子的线分析图像。该线分析图像的强度与利用电子射线扫描的微细柱状构造的表面的凹凸形状对应，因此，将扫描范围内的线分析图像的凸部分的半值宽度的平均设为作为对象的氮化物半导体器件的微细柱状构造的柱部的粗细方向的平均尺寸。
图15是表示上述GaN类HFET的第二金属层125的微细柱状构造的柱部FG的粗细方向的平均尺寸与栅极泄漏电流不良率的关系的图。
参照图15可知，当使第二金属层225的微细柱状构造的柱部F、G的粗细方向的平均尺寸均为30nm以上时，栅极泄漏电流不良率为0％。这可以认为是因为，通过使第二金属层225的微细柱状构造为W膜和Ti氮化物的2层结构，与第一金属层24的微细柱状构造的构造连续性进一步降低，在形成通路部51时的干式蚀刻时，能够抑制由等离子体对绝缘膜130造成的损伤。
可知通过像这样以包含W膜和Ti膜的方式构成第二金属层225，与使用仅包含W膜的第二金属层25的情况相比，栅极泄漏电流不良率进一步改善。
另外，在本实施方式中，“使第二金属层225的微细柱状构造的柱部F、G的粗细方向的平均尺寸大于第一金属层24的微细柱状构造的柱部A的粗细方向的平均尺寸”是指，使第二金属层225的2层的微细柱状构造的柱部F、G的粗细方向的各自的平均尺寸大于第一金属层的柱部A的粗细方向的平均尺寸(即，A＜F并且A＜G)。
在上述第一实施方式和第二实施方式中，GaN类HFET具备Si衬底，但是并不限于Si衬底，也可以具备蓝宝石衬底或SiC衬底。在该情况下，可以在蓝宝石衬底或SiC衬底上沉积氮化物半导体层。
在本发明的一个实施方式中，可以像在GaN衬底上沉积AlGaN层等那样，在由氮化物半导体构成的衬底上沉积氮化物半导体层。在该情况下，可以在衬底与氮化物半导体层之间形成缓冲层，也可以在氮化物半导体层叠体的第一氮化物半导体层与第二氮化物半导体层之间形成异质改善层。
此外，在上述第一实施方式和第二实施方式中，GaN类HFET具备凹陷构造，但是并不限于此，也可以GaN类HFET不具备凹陷构造，在AlGaN层上形成源极电极和漏极电极。
此外，在上述第一实施方式和第二实施方式中，作为氮化物半导体器件，使用形成2DEG层的GaN类HFET，但是并不限于此，作为氮化物半导体器件，也可以使用具备其它结构的场效应晶体管。
此外，在上述第一实施方式和第二实施方式中，作为氮化物半导体器件，使用常导通型的GaN类HFET，但是并不限于此，作为氮化物半导体器件也可以使用常截止型(normally-offtype)的GaN类HFET。
此外，在上述第一实施方式和第二实施方式中，作为电极金属层使用进行肖特基接合的栅极电极，但是并不限于此，作为电极金属层也可以使用电极绝缘栅极构造的场效应晶体管。
本发明的氮化物半导体器件的氮化物半导体只要是由AlxInyGa1-x-yN(x≥0、y≥0、0≤x+y≤1)表示的氮化物半导体即可。
以上对本发明的具体实施方式进行了说明，但是本发明并不限定于上述第一实施方式和第二实施方式，能够在本发明的范围内进行各种变更而实施。此外，也可以使将上述第一实施方式和第二实施方式的记载适当组合而得到的方式为本发明的一个实施方式。此外，本发明的氮化物半导体器件并不限于利用2DEG的HFET，即使是MIS(MetalInsulatorSemiconductor：金属绝缘体半导体)FET、MOS(MetalOxideSemiconductor：金属氧化物半导体)FET、MES(MetalSemiconductor：金属半导体)FET等其它结构的场效应晶体管也能够得到同样的效果。
即，对本发明和实施方式进行总结如下。
本发明的氮化物半导体器件的特征在于，包括：
衬底10；
形成在上述衬底10上且具有异质界面的氮化物半导体层叠体20；和
形成在上述氮化物半导体层叠体20上的电极金属层，
上述电极金属层包括：
第一金属层24，该第一金属层24与上述氮化半导体层叠体20接合，并且具有包含多个柱部A的微细柱状构造；和
第二金属层25，该第二金属层25层叠在上述第一金属层24上，并且具有包含多个柱部B的微细柱状构造，
上述第二金属层25的上述柱部B的粗细方向的平均尺寸，大于上述第一金属层24的上述柱部A的粗细方向的平均尺寸。
根据上述结构，在由上述金属层形成栅极电极13的情况下，电极金属层包括：第一金属层24，该第一金属层24具有包含多个柱部A的微细柱状构造且与氮化物半导体层叠体20接合；和第二金属层25，该第二金属层25具有包含多个柱部B的微细柱状构造且层叠在第一金属层24上，第二金属层25的上述柱部B的粗细方向的平均尺寸大于第一金属层24的上述柱部A的粗细方向的平均尺寸，因此，能够降低栅极泄漏电流。
此外，在一个实施方式的氮化半导体器件中，
上述第一金属层24的上述微细柱状构造由钨氮化物构成，上述第一金属层24的上述柱部A的粗细方向的平均尺寸为5nm以上25nm以下。
根据上述实施方式，在由上述电极金属层形成栅极电极13的情况下，通过使第一金属层24的微细柱状构造的柱部A的粗细方向的平均尺寸为25nm以下，能够降低栅极泄漏电流。
此外，通过使上述第一金属层24的微细柱状构造的柱部A的粗细方向的平均尺寸为5nm以上，能够抑制第一金属层24与第二金属层25之间的膜剥落。
此外，在一个实施方式的氮化半导体器件中，
上述第二金属层25的上述柱部B的粗细方向的平均尺寸为30nm以上150nm以下。
根据上述实施方式，在由上述电极金属层形成栅极电极13的情况下，通过使第二金属层25的微细柱状构造的柱部B的粗细方向的平均尺寸为30nm以上，能够降低栅极泄漏电流。
此外，通过使上述第二金属层25的微细柱状构造的柱部B的粗细方向的平均尺寸为150nm以下，能够抑制第一金属层24与第二金属层25之间的膜剥落。
此外，在一个实施方式的氮化半导体器件中，
上述第二金属层25由钨构成。
根据上述实施方式，第二金属层25由钨构成，因此，在第一金属层24为钨氮化物的情况下，即使第二金属层25的微细柱状构造的柱部B的粗细方向的平均尺寸与第一金属层24的微细柱状构造的柱部A的粗细方向的平均尺寸不同，第一金属层24与第二金属层25之间也能得到高的密合性，能够在防止膜剥落的同时抑制由栅极泄漏不良的发生导致的成品率下降。
此外，在一个实施方式的氮化半导体器件中，
上述第二金属层225由钨层和钛氮化物层构成。
根据上述实施方式，在由上述电极金属层形成栅极电极13的情况下，通过使得第二金属层225包含钨层和钛氮化物层，与第二金属层225仅由钨层构成的情况相比，能够使栅极泄漏电流大幅降低。
附图标记说明
1、101GaN层
2、102AlGaN层
3、1032DEG层
10Si衬底
11源极电极
12漏极电极
13、213栅极电极
15AlGaN缓冲层
20、120氮化物半导体层叠体
24第一金属层
25、225第二金属层
30、130绝缘膜
40、140层间绝缘膜
41、51通路部
42漏极电极焊盘
50接触部
52栅极电极焊盘
106、109、160凹部
A、B柱部

Claims (5)

1.一种氮化物半导体器件，其特征在于，包括：
衬底(10)；
形成在所述衬底(10)上且具有异质界面的氮化物半导体层叠体(1、2)；和
形成在所述氮化物半导体层叠体(1、2)上的电极金属层(13)，
所述电极金属层(13)包括：
第一金属层(24)，该第一金属层(24)与所述氮化物半导体层叠体(1、2)接合，并且具有包含多个柱部(A)的微细柱状构造；和
第二金属层(25)，该第二金属层(25)层叠在所述第一金属层(24)上，并且具有包含多个柱部(B)的微细柱状构造，
所述第二金属层(25)的所述柱部(B)的粗细方向的平均尺寸，大于所述第一金属层(24)的所述柱部(A)的粗细方向的平均尺寸。
2.如权利要求1所述的氮化物半导体器件，其特征在于：
所述第一金属层(24)的所述微细柱状构造由钨氮化物构成，所述第一金属层(24)的所述柱部(A)的粗细方向的平均尺寸为5nm以上25nm以下。
3.如权利要求1或2所述的氮化物半导体器件，其特征在于：
所述第二金属层(25)的所述柱部(B)的粗细方向的平均尺寸为30nm以上150nm以下。
4.如权利要求1至3中任一项所述的氮化物半导体器件，其特征在于：
所述第二金属层(25)由钨构成。
5.如权利要求1至3中任一项所述的氮化物半导体器件，其特征在于：
所述第二金属层(25)由钨层和钛氮化物层构成。
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