JP2007335837A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】絶縁層37が除去されて露出したガラス基板22の表面に対し、ドライバ部を確実に貼り合わせる。
【解決手段】半導体装置の製造方法は、ドライバ部を貼り合わせる貼合領域Aの少なくとも一部を含むように犠牲膜31を形成する犠牲膜形成工程と、上記犠牲膜を覆うように絶縁層37を形成する絶縁層形成工程と、ガラス基板22から絶縁層37をエッチングして貼合領域の犠牲膜31を露出させる第1エッチング工程と、露出した犠牲膜31をエッチングしてガラス基板22の貼合領域Aを露出させる第2エッチング工程と、露出したガラス基板22の貼合領域Aに対し、ドライバ部を貼り合わせる貼り合わせ工程とを備える。
【選択図】図2
【解決手段】半導体装置の製造方法は、ドライバ部を貼り合わせる貼合領域Aの少なくとも一部を含むように犠牲膜31を形成する犠牲膜形成工程と、上記犠牲膜を覆うように絶縁層37を形成する絶縁層形成工程と、ガラス基板22から絶縁層37をエッチングして貼合領域の犠牲膜31を露出させる第1エッチング工程と、露出した犠牲膜31をエッチングしてガラス基板22の貼合領域Aを露出させる第2エッチング工程と、露出したガラス基板22の貼合領域Aに対し、ドライバ部を貼り合わせる貼り合わせ工程とを備える。
【選択図】図2
Description
本発明は、半導体装置の製造方法に関するものである。
従来より、絶縁層の表面に単結晶のシリコン層が形成されたシリコン基板であるSOI(Silicon On Insulator)基板が知られている。SOI基板にトランジスタ等のデバイスを形成することにより、寄生容量を低減すると共に絶縁抵抗を高くすることができる。すなわち、デバイスの高集積化や高機能化を図ることができる。上記絶縁層は、例えばシリコン酸化膜(SiO2)により形成されている。
上記SOI基板は、デバイスの動作速度を高めると共に寄生容量をさらに低減するために、単結晶シリコン層の膜厚を薄く形成することが望ましい。そこで、従来より、シリコン基板をガラス基板等の他の基板に貼り合わせた後に、シリコン基板の一部を分離除去することにより、SOI基板を作成する方法が知られている(例えば、非特許文献1参照)。
ここで、上記貼り合わせによるSOI基板の作成方法について、図18〜図21を参照して説明する。なお、SOI層の薄膜化の方法は、機械研磨や化学ポリッシングやポーラスシリコンを利用した手法などが種々あるが、ここでは、水素注入による方法について示す。まず、図18に示すように、第1の基板であるシリコン基板201の表面を酸化処理することにより、絶縁層である酸化シリコン(SiO2)層202を形成する。次に、図19に示すように、酸化シリコン(SiO2)層202を介してシリコン基板201中に、剥離用物質である水素をイオン注入する。このことにより、シリコン基板201の所定の深さ位置に剥離層である水素注入層204を形成する。続いて、RCA洗浄等の基板表面洗浄処理を行った後、図20に示すように上記酸化シリコン層202の表面に第2の基板である例えばシリコン基板203を貼り付ける。その後、熱処理を行うことにより、水素イオン注入深さ部分にマイクロクラックが形成されるため、図21に示すように、シリコン基板201を薄膜化してシリコン層201を形成する。なお、分離後、必要に応じて研磨、エッチング等の種々の手法によって所望の膜厚に薄膜化し、また、熱処理等により水素注入によって生成される結晶欠陥修復やシリコン表面の平滑化等を行う。
以上のようにして、シリコン基板(第2の基板)203の表面にSiO2層(絶縁層)202が形成されると共に、SiO2層202の表面にシリコン層201が薄く形成されたSOI基板が作成される。
Michel Bruel , "Smart-Cut:A New Silicon On Insulator Material Technology Based on Hydrogen Implantation and Wafer Bonding",Jpn.J.Appl.Phys., Vol.36(1997),pp.1636-1641
Michel Bruel , "Smart-Cut:A New Silicon On Insulator Material Technology Based on Hydrogen Implantation and Wafer Bonding",Jpn.J.Appl.Phys., Vol.36(1997),pp.1636-1641
本発明者らは、MOSトランジスタ等の半導体素子を有する半導体基板に対し、水素注入層を形成して半導体基板の一部を分離することにより、半導体素子を他の基板上に製造できることを発見した。このことにより、上記他の基板を透明基板とすることによって、半導体層が薄膜化された半導体素子を、液晶表示装置に適用することが可能になる。
ここで、上記半導体素子を含む半導体デバイス部を、ガラス基板に貼り合わせる場合について検討する。図17に示すように、ガラス基板101の表面には、一般に、ベースコート層111が積層されており、ベースコート層111の上にはTFT(薄膜トランジスタ)102が形成されている。TFT102は活性領域である半導体層103と、半導体層103を覆うゲート絶縁膜104と、ゲート絶縁膜104の上に設けられたゲート電極105と、ゲート電極105を覆う絶縁膜106とを有している。
そこで、例えば上記TFT102を駆動するドライバとして適用される半導体デバイス部120を上記絶縁膜106の表面に貼り付けることが考えられる。ところが、半導体デバイス部120を確実に貼り付けるためには、貼付先の表面に高い平坦性が必要となるところ、絶縁膜106の平坦性はその膜質に大きく影響を受けるため、確実な貼り合わせを行うことは難しい。また、半導体デバイス部120の上端とTFT102の上部との段差が比較的大きいと、これら半導体デバイス部120とTFT102とを接続する配線が断線しやすくなるという問題もある。
これに対して、ガラス基板101を部分的に露出させ、その露出した部分に半導体デバイス部120を貼り付けることが考えられる。ところが、例えばHF系のエッチング溶液によりエッチングを行い、ガラス基板101上のベースコート層111、ゲート絶縁膜104及び絶縁膜106からなる絶縁層107を一括して除去すると、これらの膜と共にガラス基板101の表面がエッチングされて凹凸状に形成されてしまう。その結果、ガラス基板の平坦性が失われるため、半導体デバイス部120をそのガラス基板上に確実に貼り合わせることが難しくなる。
一方、ドライエッチングにより、上記絶縁層107を除去すると、ガラス基板101の表面がさらに顕著に凹凸状に形成されてしまう結果、半導体デバイス部120を貼り合わせること自体が難しくなることがわかった。
本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、絶縁層が除去されて露出したガラス基板の表面に対し、半導体デバイス部を確実に貼り合わせようとすることにある。
上記の目的を達成するために、この発明では、半導体デバイス部を貼り合わせるガラス基板の貼合領域に犠牲膜を形成した後、その犠牲膜を覆うように絶縁層を形成し、絶縁層をエッチングして除去する工程と、その後に行う犠牲膜をエッチングして除去する工程とを、別個独立に行うようにした。
具体的に、本発明が係る半導体装置の製造方法は、絶縁層が積層されたガラス基板に対し、半導体素子を有する半導体デバイス部を貼り合わせることによって、半導体装置を製造する方法であって、エッチング速度が上記ガラス基板よりも速い犠牲膜を、上記ガラス基板に対し、上記半導体デバイス部が貼り合される貼合領域の少なくとも一部を含むように形成する犠牲膜形成工程と、上記犠牲膜を覆うように上記絶縁層を形成する絶縁層形成工程と、上記ガラス基板から上記絶縁層をエッチングして上記貼合領域の上記犠牲膜を露出させる第1エッチング工程と、上記第1エッチング工程とは別個独立に行われ、露出した上記犠牲膜をエッチングすることによって、上記貼合領域を露出させる第2エッチング工程と、露出した上記貼合領域に対して上記半導体デバイス部を貼り付ける貼り合わせ工程とを備える。
上記犠牲膜は、フッ素を含むエッチング溶液に対するエッチング速度が、上記絶縁層よりも遅いことが好ましい。
上記第2エッチング工程では、上記犠牲膜が、フッ素を含まないエッチング溶液によってエッチングされることが望ましい。
上記犠牲膜は、Mo、IPO、WO3及びMoO3のいずれか1つによって構成されていることが好ましい。
上記半導体デバイス部の半導体素子は、半導体層を有し、上記半導体層は、半導体基板に剥離用物質をイオン注入して剥離層を形成した後に、上記半導体基板の一部を上記剥離層に沿って分離除去することにより形成されていてもよい。
上記半導体装置のガラス基板は、液晶表示装置における複数のスイッチング素子が形成された素子基板を構成していてもよい。
上記犠牲膜形成工程では、上記犠牲膜を貫通する開口部を形成し、上記第1エッチング工程では、上記開口部を介して上記犠牲膜から露出した上記貼合領域の一部をエッチングすることにより、上記貼合領域と上記半導体デバイス部とを位置合わせするためのアラインメントマークを上記貼合領域に形成することが好ましい。
−作用−
次に、本発明の作用について説明する。
次に、本発明の作用について説明する。
犠牲膜形成工程では、エッチング速度がガラス基板よりも速い犠牲膜をガラス基板に対し、半導体デバイス部が貼り合わされる貼合領域の少なくとも一部を含むように形成する。また、その後に行う絶縁層形成工程では、犠牲膜を覆うように絶縁層を形成する。
第1エッチング工程では、絶縁層をエッチングして上記貼合領域の犠牲膜を露出させる。特に、犠牲膜のフッ素を含むエッチング溶液によるエッチング速度が絶縁層よりも遅くなっている場合には、上記フッ素を含むエッチング溶液によるエッチング速度は、絶縁層が除去された時点で変化して遅くなる。これにより、第1エッチング工程の終了を容易に判断できるため、第1エッチング工程の終了時に次の第2エッチング工程に切り替えることが可能である。
その後行う第2エッチング工程は、第1エッチング工程とは別個独立に行う。第2エッチング工程では、露出した犠牲膜をエッチングして貼合領域を露出させる。このとき、ガラス基板のエッチング速度は犠牲膜より遅いので、ガラス基板上の平坦性を維持しながら犠牲膜を除去して貼合領域を露出させることが可能である。特に、フッ素を含まないエッチング溶液によってエッチングされる場合には、ガラス基板はほとんど除去されないため、貼合領域の平坦性をより高く維持することが可能である。好ましくは、犠牲膜として、上記フッ素を含まないエッチング溶液によりエッチングされやすい材質を適用する。例えば、Mo、IPO、WO3、MoO3のいずれか1つにより構成されていることが好ましい。
さらに、犠牲膜形成工程において、犠牲膜を貫通する開口部を形成し、第1エッチング工程において、開口部を介して犠牲膜から露出した貼合領域の一部をエッチングすることにより、貼合領域と半導体デバイス部とを位置合わせするためのアラインメントマークを貼合領域に形成する場合には、第1エッチング工程とは別個の工程を行うことなく貼合領域にアラインメントマークを形成することが可能になる。
そうして、貼り合わせ工程において、露出したガラス基板に対して、半導体デバイス部を貼り合わせる。以上の各工程により、ガラス基板の表面に半導体デバイス部が直接貼り合わされた半導体装置を製造する。
本発明によれば、ガラス基板の貼合領域に犠牲膜を形成した後、その犠牲膜を覆うように絶縁層を形成し、絶縁層をエッチングして除去する第1エッチング工程と、犠牲膜をエッチングして除去する第2エッチング工程とを別個独立に行うようにしたので、仮に、第1エッチング工程に用いられるエッチング溶液がガラス基板を容易にエッチングする性質を有しているとしても、第2エッチング工程で露出したガラス基板の表面を高い平坦性に維持することができる。その結果、貼り合わせ工程において、半導体デバイス部をガラス基板の表面に対して確実に貼り合わせることが可能となる。
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
《発明の実施形態1》
図1〜図11は、本発明の実施形態1を示している。図11は、液晶表示装置Sの要部を概略的に示す図である。図1は素子基板の要部を拡大して示す図である。また、図1〜図10は、半導体装置である素子基板45及び半導体デバイス部であるドライバ部53の製造方法を説明する断面図である。
図1〜図11は、本発明の実施形態1を示している。図11は、液晶表示装置Sの要部を概略的に示す図である。図1は素子基板の要部を拡大して示す図である。また、図1〜図10は、半導体装置である素子基板45及び半導体デバイス部であるドライバ部53の製造方法を説明する断面図である。
液晶基板装置Sは、図11に示すように、素子基板45と、該素子基板45に対向して設けられた対向基板46と、これらの基板45,46の間に形成された液晶層47とを備えている。
上記素子基板45には、複数の画素(図示省略)が設けられ、図1に示すような複数のTFT(薄膜トランジスタ)30が各画素毎に形成されている。また、素子基板45は、液晶層47側の表面に配向膜48が設けられていると共に、液晶層47とは反対側の表面に偏光板49が積層されている。また、素子基板45には、各TFT30を駆動制御するためのドライバ部53が実装されている。
上記対向基板45には、図示は省略するが、カラーフィルタやITOからなる共通電極等が形成されている。また、対向基板46は、液晶層47側の表面に配向膜50が設けられると共に、液晶層47とは反対側の表面に偏光板51が積層されている。また、上記液晶層47は、素子基板45と対向基板46との間に介在されたシール部材52によって封止されている。こうして、液晶表示装置Sは、TFT30により液晶層47における液晶分子の配向状態を制御して、所望の表示を行うようになっている。
上記TFT30は、透明基板であるガラス基板22の表面に積層されたベースコート層32を介して設けられている。
そして、TFT30は、活性領域を含む半導体層33と、半導体層33を覆うゲート絶縁膜34と、ゲート絶縁膜34の上の設けられたゲート電極35と、ゲート電極35を覆う保護膜36とを有している。半導体層33は、ソース領域33sと、ドレイン領域33dと、これらソース領域33s及びドレイン領域33dの間に形成されたチャネル領域33cとにより構成されている。
上記ドライバ部53は、図1に示すように、ガラス基板22の表面に形成され、半導体素子であるMOSトランジスタ54を有している。ガラス基板22には、第1の平坦化膜である絶縁膜21と、第2の平坦化膜である層間絶縁膜18と、層間絶縁膜15と、絶縁膜14とがこの順に積層されている。絶縁膜21はガラス基板22の表面に接合されている。
すなわち、半導体装置45には、ガラス基板22において、ベースコート層32、ゲート絶縁膜34及び保護膜36からなる絶縁層37が部分的に除去された処理領域Bに、ドライバ部53が貼合わされている。ドライバ部53が貼合わされている貼合領域Aは、処理領域Bよりも小さくなっている。そのため、ドライバ部53の外側面と、処理領域Bにおける絶縁層37の内側面との間には、所定の隙間38が形成されている。
ドライバ部53における絶縁膜14の表面は、ガラス基板22側へ窪んでおり、ゲート酸化膜7とLOCOS酸化膜6とが形成されている。上記ゲート酸化膜7と絶縁膜14との間には、ゲート電極8とサイドウォール11とが形成されている。サイドウォール11はゲート電極8の左右両側面にそれぞれ形成されている。
一方、上記絶縁膜21には、層間絶縁膜18との境界においてソース電極20s及びドレイン電極20dが形成されている。また、上記層間絶縁膜18、層間絶縁膜15、絶縁膜14及びゲート酸化膜7には、これらの各膜18,15,14,7を貫通するコンタクトホール19s,19dが形成され、導電性材料が充填されている。コンタクトホール19s内の導電性材料はソース電極20sと一体に形成される一方、コンタクトホール19d内の導電性材料はドレイン電極20dと一体に形成されている。
上記ゲート酸化膜7の表面には、単結晶シリコン層である半導体層1が形成されている。半導体層1はLOCOS酸化膜6によって隣り合う他の半導体層(図示省略)との間が分離された状態で絶縁膜でもある保護膜23により被覆されている。また、保護膜23は、ドライバ部53の側面をも被覆している。こうして、保護膜23,36は、ドライバ部53及びTFT30の双方を覆うようになっている。
半導体層1は、半導体基板に剥離用物質をイオン注入して剥離層を形成した後に、上記半導体基板の一部を上記剥離層に沿って分離除去することにより形成されている。半導体層1は、保護膜23側において分離されている。剥離用物質には、水素及び不活性ガス元素の少なくとも一方を適用することができる。
半導体層1には活性領域43が形成され、この活性領域43は、チャネル領域44と、その左右両側に形成された低濃度不純物領域10s,10dと、さらにその左右両側に形成された高濃度不純物領域13s,13dとにより構成されている。上記低濃度不純物領域10s,10d及び高濃度不純物領域13s,13dには、例えばリン等のN型不純物が注入されている。低濃度不純物領域10s,10dは、いわゆるLDD領域を構成している。また、高濃度不純物領域13sはソース領域を構成する一方、高濃度不純物領域13dはドレイン領域を構成している。
チャネル領域44は、ゲート酸化膜7を介して上記ゲート電極8に対向するように形成されている。また、低濃度不純物領域10s,10dは、ゲート酸化膜7を介して上記サイドウォール11に対向して形成されている。そして、高濃度不純物領域13sにはコンタクトホール19sを介して上記ソース電極20sが接続される一方、高濃度不純物領域13dにはコンタクトホール19dを介して上記ドレイン電極20dが接続されている。
そして、上記ドライバ部53とTFT30とは、配線部40を介して接続されている。すなわち、上記ドライバ部53には、ソース電極20sの上方で、層間絶縁膜18、層間絶縁膜15、絶縁膜14、LOCOS酸化膜6及び保護膜23を貫通するコンタクトホール41が形成されている。一方、上記TFT30には、ソース領域33sの上方で、ゲート絶縁膜34及び保護膜36を貫通するコンタクトホール42が形成されている。これら各コンタクトホール41,42の内部には導電性材料が充填され、保護膜36の表面には、配線部40が上記各導電性材料に繋ぐようにパターン形成されている。
−製造方法−
次に、ドライバ部53及び素子基板45の製造方法について説明する。
次に、ドライバ部53及び素子基板45の製造方法について説明する。
素子基板45の製造方法には、犠牲膜形成工程と、絶縁層形成工程と、第1エッチング工程と、第2エッチング工程と、貼り合わせ工程とが含まれる。
まず、犠牲膜形成工程では、ガラス基板22に部分的に犠牲膜31を形成する。犠牲膜31を形成する領域は、例えば、図1及び図2に示すように、ドライバ部53を貼り合わせる領域である貼合領域A全体を含む領域である。ここで、エッチングを施すガラス基板22の領域である処理領域Bは貼合領域A全体を含み、且つ貼合領域Aよりも大きい。また、上記犠牲膜31は、処理領域Bよりも大きい。すなわち、犠牲膜31は、貼合領域A及び処理領域Bの全体を覆うように形成されると共に、処理領域Bよりも外側の領域にも形成されている。犠牲膜31は、例えば、Mo等により構成されている。
次に行う絶縁層形成工程では、ベースコート層32、ゲート絶縁膜34及び保護膜36からなる絶縁層37を積層すると共に、TFT30を形成する。
すなわち、まず、上記ガラス基板22に対し、上記犠牲膜31を覆うようにベースコート層32を積層する。
次に、上記ベースコート層32の上にTFT30を形成する。すなわち、ベースコート層32の表面に半導体層33をフォトリソグラフィによりパターン形成する。続いて、上記ベースコート層32の上に上記半導体層33を覆うように、ゲート絶縁膜34を積層する。その後、半導体層33の一部に重なるように、ゲート電極35をフォトリソグラフィによりパターン形成する。このゲート電極35をマスクとして、半導体層33に不純物元素をイオン注入した後に、保護膜36でゲート電極35を覆う。こうして、ガラス基板22上に絶縁層37及びTFT30を形成する。
次に、上記貼合領域Aを露出させるために、第1エッチング工程及び第2エッチング工程を行う。
第1エッチング工程では、ガラス基板22の上記処理領域Bからベースコート層32、ゲート絶縁膜34及び保護膜36からなる絶縁層37をエッチングにより除去する。これにより、処理領域Bに形成された上記犠牲膜31を露出させる。このエッチングには、例えば、HF等のフッ素を含むエッチング溶液を用いる。そして、図3に示すように、上記処理領域Bにおいて、絶縁層37をエッチングにより除去する。
次に、第2エッチング工程では、露出した上記犠牲膜31をエッチングして除去し、上記貼合領域Aを露出させる。このエッチングには、例えば、リン酸等のフッ素を含まない他のエッチング溶液を用いる。そして、図4に示すように、上記処理領域Bに形成された犠牲膜31をエッチングにより除去する。このとき、上記処理領域Bよりも外側の領域においてベースコート層32により覆われていた犠牲膜31もエッチングにより除去されるため、処理領域Bの外側には、ガラス基板22と絶縁層37との間に犠牲膜31が除去された空間である隙間39が形成される。その後、図5に示すように、露出したガラス基板22の貼合領域Aに対し、ドライバ部53を貼り合わせる貼り合わせ工程を行うことにより、素子基板45を製造する。
ここで、上記ドライバ部53の製造方法について説明する。ドライバ部53の製造方法には、酸化膜形成工程と、ゲート電極形成工程と、活性領域形成工程と、剥離層形成工程と、平坦化膜形成工程と、貼り合わせ工程と、分離工程と、保護膜形成工程とが含まれる。
酸化膜形成工程では、シリコン基板である半導体基板1(一部が分離される前の上記半導体層1に相当する)にPウェル領域4を形成すると共に、LOCOS酸化膜6及びゲート酸化膜7を形成する。
すなわち、図6に示すように、半導体基板1に熱酸化膜2を形成し、P型不純物元素(例えばホウ素)を半導体基板1の内部にイオン注入する。続いて、上記半導体基板1に熱処理を行い、イオン注入されたP型不純物元素を拡散すると共に活性化させることによって、Pウェル領域4を形成する。
次に、熱酸化膜2の表面に窒素珪素膜5をパターン形成した後に、熱酸化膜2及び半導体基板1に対してLOCOS酸化を行い、窒化珪素膜5の左右両側にLOCOS酸化膜6を形成する。次に、図7に示すように、窒素珪素膜5及び熱酸化膜2を一旦除去した後に、熱酸化膜2が形成されていた領域にゲート酸化膜7を形成する。
次に行うゲート電極形成工程では、ゲート酸化膜7の表面に積層した導線性材料をフォトリソグラフィ法等によりパターニングして、ゲート電極8を半導体基板1に形成する(図8参照)。
次に、活性領域形成工程では、図8に示すように、上記半導体基板1のPウェル領域4に活性領域43を形成する。まず、ゲート電極8をマスクとして、リン等のN型不純物元素をイオン注入し、N型低濃度不純物領域10s,10dを形成する。続いて、ゲート酸化膜7の表面にCVD等によりSiO2膜を形成した後に、異方性ドライエッチングを行うことにより、ゲート電極8の両側壁にサイドウォール11を形成する。
続いて、ゲート電極8及びサイドウォール11をマスクとして、リン等のN型不純物元素をイオン注入することにより、N型高濃度不純物領域13s,13dを形成する。その結果、低濃度不純物領域10s,10dは、ゲート酸化膜7を介してサイドウォール11に対向する領域に形成されることになる。その後、SiO2等の絶縁膜14を形成した後に、上記低濃度不純物領域10s,10d及び高濃度不純物領域13s,13dに対して熱処理を行い、イオン注入した不純物元素の活性化を行う。
次に、剥離層形成工程では、図8に示すように、絶縁膜14の表面に層間絶縁膜15を積層した後に、上記半導体基板1のPウェル領域4に対し、上記層間絶縁膜15を介して水素や、He及びNe等の不活性ガス元素からなる剥離用物質をイオン注入する。こうして、図9に示すように、半導体基板1に対し、剥離用物質が含まれる剥離層17を形成する。
次に、平坦化膜形成工程では、図9に示すように、半導体基板1及び層間絶縁膜15を覆うようにSiO2膜を形成し、CMP(Chemical Mechanical Polishing)等により平坦化することによって、層間絶縁層18を形成する。
続いて、ソース電極20s及びドレイン電極20dを形成する。まず、図10に示すように、上記層間絶縁膜18、層間絶縁膜15、絶縁膜14及びゲート酸化膜7を貫通するコンタクトホール19s,19dを形成する。コンタクトホール19sは、上記高濃度不純物領域(ソース領域)13sの上方に形成する一方、コンタクトホール19dは、上記高濃度不純物領域(ドレイン領域)13dの上方に形成する。そして、導電性材料を上記コンタクトホール19s,19dの内部と層間絶縁膜18の表面とに設けた後にパターニングする。そのことにより、コンタクトホール19sの上方位置にソース電極20sを形成する一方、コンタクトホール19dの上方位置にドレイン電極20dを形成する。続いて、絶縁膜21を形成した後に、CMP等によりその表面を平坦化する。
次に、貼り合わせ工程において、図1に示すように、絶縁膜21の表面を洗浄した後に、その平坦化された表面を、上記第2エッチング工程で露出させたガラス基板22の表面に貼り合わせる。
次に行う分離工程では、400〜600℃程度の温度で熱処理を行う。このことにより、図1に示すように、Pウェル領域4を含む半導体基板1の一部を剥離層17に沿って分離して、ドライバ部53のMOSトランジスタ54をガラス基板22の上に移す。尚、本実施形態では、分離工程において一部が分離された半導体基板1を、半導体層1と称する
。
。
次に、保護膜形成工程では、剥離層17をエッチング等により取り除いた後、チャネル領域44を薄膜化すると共に、LOCOS酸化膜6を露出させて素子分離を行うために、半導体層1をさらにエッチングする。その後、露出した半導体層1の表面とドライバ部53の側面とを保護し、電気絶縁性を確保するために、保護膜23を形成する。このとき、上記隙間38及び隙間39に対しても保護膜23を充填して形成する。
その後、ドライバ部53には、ソース電極20sの上方で、層間絶縁膜18、層間絶縁膜15、絶縁膜14、LOCOS酸化膜6及び保護膜23を貫通するコンタクトホール41を形成する。一方、TFT30には、ソース電極33sの上方で、ゲート絶縁膜34及び保護膜36を貫通するコンタクトホール42を形成する。続いて、各コンタクトホール41,42の内部に導電性材料を充填すると共に、保護膜23,36の表面には配線部40を上記各導電性材料に繋ぐようにしてパターン形成する。以上の工程を行って、ガラス基板22上にドライバ部53を形成して、素子基板45を製造する。
−実施形態1の効果−
絶縁層37は、第1エッチング工程において、フッ素を含むHF等のエッチング溶液により好適にエッチングすることができる。一方、犠牲膜31は、上記フッ素を含むエッチング溶液によりエッチングされにくい性質を有するMo等から構成されているので、上記HF等のエッチング溶液によるエッチングを抑制することができる。すなわち、第1エッチング工程では、絶縁層37がエッチングにより除去されて、犠牲膜31が露出した時点でエッチング速度が急激に遅くなる。これにより、第1のエッチング工程の終了を容易に判断することができるので、次の第2のエッチング工程に切り替えて、犠牲膜31のエッチングを別個独立に開始することができる。
絶縁層37は、第1エッチング工程において、フッ素を含むHF等のエッチング溶液により好適にエッチングすることができる。一方、犠牲膜31は、上記フッ素を含むエッチング溶液によりエッチングされにくい性質を有するMo等から構成されているので、上記HF等のエッチング溶液によるエッチングを抑制することができる。すなわち、第1エッチング工程では、絶縁層37がエッチングにより除去されて、犠牲膜31が露出した時点でエッチング速度が急激に遅くなる。これにより、第1のエッチング工程の終了を容易に判断することができるので、次の第2のエッチング工程に切り替えて、犠牲膜31のエッチングを別個独立に開始することができる。
第2エッチング工程では、上記エッチング溶液を、例えば、リン酸等のフッ素を含まない他のエッチング溶液に変更して、犠牲膜31をエッチングして除去する。ガラス基板22は、上記リン酸等のエッチング液によりエッチングがほとんどされないので、その表面が凹凸状に形成されることが無く、当初の高い平面性を維持することができる。その結果、単結晶シリコンからなる半導体層1を薄膜化して、MOSトランジスタ54の性能を向上させたドライバ部53を、絶縁層37が除去されて露出したガラス基板22の表面に対し、確実に貼り合わせることができる。
ところで、TFT30を駆動するドライバ部53をガラス基板22とは別個に外付けすると、素子基板45における額縁領域が大きくなるため、液晶表示装置の外形が大きくなってしまうという問題がある。これに対して、本実施形態では、ドライバ部53をガラス基板22の上に実装できるため、上記問題を解消して、液晶表示装置の小型化を図ることが可能となる。
《発明の実施形態2》
図12〜図14は、本発明の実施形態2を示している。尚、以降の各実施形態では、図1〜図11と同じ部分については同じ符号を付して、その詳細な説明を省略する。図12は、本実施形態2の犠牲膜31が形成されたガラス基板22を示す断面図である。図13は、本実施形態2において絶縁層37がエッチングされた状態のガラス基板22を示す断面図である。図14は、本実施形態2において露出させた貼合領域Aにドライバ部53を貼り付けた状態のガラス基板22を示す断面図である。
図12〜図14は、本発明の実施形態2を示している。尚、以降の各実施形態では、図1〜図11と同じ部分については同じ符号を付して、その詳細な説明を省略する。図12は、本実施形態2の犠牲膜31が形成されたガラス基板22を示す断面図である。図13は、本実施形態2において絶縁層37がエッチングされた状態のガラス基板22を示す断面図である。図14は、本実施形態2において露出させた貼合領域Aにドライバ部53を貼り付けた状態のガラス基板22を示す断面図である。
ガラス基板22における貼合領域Aに対してドライバ部53を貼り付けるときには、ガラス基板22の貼合領域Aに予め形成したアラインメントマーク60により貼合領域Aとドライバ部53との位置合わせを行うことが好ましい。
上記アラインメントマーク60は、例えば貼合領域Aに形成された凹部等である。本実施形態2では、以下の方法により、アラインメントマーク60を形成して貼合領域Aに対してドライバ部53を貼り付ける。
まず、犠牲膜形成工程において、図12に示すように、ガラス基板22に部分的に犠牲膜31を形成する。このとき、犠牲膜31を形成すると共に犠牲膜31を貫通する開口部55を形成する。すなわち、上記実施形態1では、犠牲膜31を形成する領域は貼合領域A全体を含む領域であるとしたが、本実施形態2では、犠牲膜31は開口部55を有し、貼合領域Aの一部には犠牲膜31が形成されていない。そのことにより、上記貼合領域Aの一部は、犠牲膜31に形成された開口部55を介して犠牲膜31から露出している。この開口部55を有する犠牲膜31は、例えば印刷法又はフォトリソグラフィー法等により形成する。
次に、絶縁層形成工程により絶縁層37を形成すると共にTFT30を形成した後、図13に示すように、第1エッチング工程によりガラス基板22における処理領域Bから絶縁層37をエッチングにより除去して犠牲膜31を露出させる。このとき、第1エッチング工程において、開口部55を介して犠牲膜31から絶縁層37側に露出した貼合領域Aの一部をエッチングすることにより、貼合領域Aと半導体デバイス部53とを位置合わせするためのアラインメントマーク60を貼合領域Aに形成する。
次に、図14に示すように、第2エッチング工程により露出した犠牲膜31を除去して貼合領域A全体を露出させた後、貼り合わせ工程において、アラインメントマーク60により貼合領域Aとドライバ部53との位置合わせを行い、貼合領域Aにドライバ部53を貼り付ける。
−実施形態2の効果−
したがって、この実施形態2によると、犠牲膜形成工程において、犠牲膜31を貫通する開口部55を形成し、第1エッチング工程において、開口部55を介して犠牲膜31から露出した貼合領域Aの一部をエッチングすることにより、アラインメントマーク60を貼合領域Aに形成するため、第1エッチング工程とは別個の工程を行うことなくアラインメントマーク60を貼合領域Aに形成することが可能になる。すなわち、アラインメントマーク60を形成する工程を第1エッチング工程と別個に行う必要がない。その結果、製造コストを低減できると共に生産性を向上させることができる。
したがって、この実施形態2によると、犠牲膜形成工程において、犠牲膜31を貫通する開口部55を形成し、第1エッチング工程において、開口部55を介して犠牲膜31から露出した貼合領域Aの一部をエッチングすることにより、アラインメントマーク60を貼合領域Aに形成するため、第1エッチング工程とは別個の工程を行うことなくアラインメントマーク60を貼合領域Aに形成することが可能になる。すなわち、アラインメントマーク60を形成する工程を第1エッチング工程と別個に行う必要がない。その結果、製造コストを低減できると共に生産性を向上させることができる。
《その他の実施形態》
上記実施形態では、犠牲膜31は、処理領域Bよりも大きく、該犠牲膜31を形成する領域は貼合領域A全体を含む領域であるとして説明したが、本発明はこれに限られない。
上記実施形態では、犠牲膜31は、処理領域Bよりも大きく、該犠牲膜31を形成する領域は貼合領域A全体を含む領域であるとして説明したが、本発明はこれに限られない。
例えば、断面図である図15に示すように、貼合領域Aと略等しい大きさの犠牲膜31を貼合領域A上に一致させるように形成してもよい。
このように、貼合領域Aと略等しい大きさの犠牲膜31を形成したガラス基板22に第1エッチング工程を行うと、図15に示すように、処理領域B内で貼合領域A以外のガラス基板22の領域であるマージン領域にわずかな凹凸が生じる。一方、貼合領域Aには犠牲膜31が形成されているため、貼合領域Aにおいて高い平坦性を維持しながら第1エッチング工程及びその後行う第2エッチング工程を行うことができる。ここで、上記隙間39は、ドライバ部53を貼合領域Aに貼り合わせたときに上記マージン領域の上方にできる。すなわち、上記マージン領域は、ドライバ部53を貼り合わせる領域ではないので、そのマージン領域にわずかな凹凸が生じても貼合領域Aにおいて高い平坦性が維持されていればドライバ部53を確実に貼り合わせることができる。その結果、上記実施形態1と同様の効果を得ることができる。
また、その他に、例えば、断面図である図16に示すように、貼合領域Aよりも小さい犠牲膜31を貼合領域Aに形成してもよい。
このように、貼合領域Aよりも小さい犠牲膜31を形成したガラス基板22に第1エッチング工程を行うと、図16に示すように、上記マージン領域及び犠牲膜31が形成されていない貼合領域Aの一部にわずかに凹凸が生じてしまう。一方、犠牲膜31が形成された貼合領域Aの一部では高い平坦性を維持しながら第1エッチング工程及びその後行う第2エッチング工程を行うことができる。貼合領域Aの一部にわずかな凹凸が生じていても貼合領域Aの他の一部において高い平坦性が維持されていれば、その高い平坦性が維持された領域においてドライバ部53の確実な貼り合わせを行うことができる。その結果、貼合領域Aの犠牲膜31が形成されていなかった一部の領域に凹凸が形成されていたとしても、上記実施形態1と同様の効果を得ることができる。
また、犠牲膜31は、一例として、Mo等から構成されるとして説明したが、Mo、IPO、WO3及びMoO3のいずれか一つから構成されていることが望ましく、フッ素を含まない他のエッチング溶液によるエッチング速度がガラス基板22よりも速いものであればよい。
上記実施形態2では、アラインメントマーク60が貼合領域Aに形成された凹部であるとしたが、本発明はこれに限られず、アラインメントマーク60は、貼合領域Aに溝状に形成された溝部であってもよく、犠牲膜31の開口部55の形状を制御することにより種々の形状に形成することが可能である。
また、上各記実施形態では、ガラス基板22に貼り合わせる半導体デバイス部をドライバ部53として説明したが、本発明はこれに限らず、貼り合わせ面が平坦である他のデバイスを適用することも可能である。
以上説明したように、本発明は、半導体装置の製造方法について有用であり、特に、絶縁層が除去されて露出したガラス基板の表面に対し、半導体デバイス部を確実に貼り合わせる場合に適している。
A 貼合領域
17 剥離層
22 ガラス基板
31 犠牲膜
37 絶縁層
53 半導体デバイス部(ドライバ部)
17 剥離層
22 ガラス基板
31 犠牲膜
37 絶縁層
53 半導体デバイス部(ドライバ部)
Claims (7)
- 絶縁層が積層されたガラス基板に対し、半導体素子を有する半導体デバイス部を貼り合わせることによって、半導体装置を製造する方法であって、
エッチング速度が上記ガラス基板よりも速い犠牲膜を、上記ガラス基板に対し、上記半導体デバイス部が貼り合される貼合領域の少なくとも一部を含むように形成する犠牲膜形成工程と、
上記犠牲膜を覆うように上記絶縁層を形成する絶縁層形成工程と、
上記ガラス基板から上記絶縁層をエッチングして上記貼合領域上の上記犠牲膜を露出させる第1エッチング工程と、
上記第1エッチング工程とは別個独立に行われ、露出した上記犠牲膜をエッチングすることによって、上記貼合領域を露出させる第2エッチング工程と、
露出した上記貼合領域に対して上記半導体デバイス部を貼り付ける貼り合わせ工程とを備える
ことを特徴とする半導体装置の製造方法。 - 請求項1において、
上記犠牲膜は、フッ素を含むエッチング溶液に対するエッチング速度が、上記絶縁層よりも遅い
ことを特徴とする半導体装置の製造方法。 - 請求項1において、
上記第2エッチング工程では、上記犠牲膜が、フッ素を含まないエッチング溶液によってエッチングされる
ことを特徴とする半導体装置の製造方法。 - 請求項1において、
上記犠牲膜は、Mo、IPO、WO3及びMoO3のいずれか1つによって構成されている
ことを特徴とする半導体装置の製造方法。 - 請求項1において、
上記半導体デバイス部の半導体素子は、半導体層を有し、
上記半導体層は、半導体基板に剥離用物質をイオン注入して剥離層を形成した後に、上記半導体基板の一部を上記剥離層に沿って分離除去することにより形成されている
ことを特徴とする半導体装置の製造方法。 - 請求項1において、
上記ガラス基板は、液晶表示装置における複数のスイッチング素子が形成された素子基板を構成している
ことを特徴とする半導体装置の製造方法。 - 請求項1において、
上記犠牲膜形成工程では、上記犠牲膜を貫通する開口部を形成し、
上記第1エッチング工程では、上記開口部を介して上記犠牲膜から露出した上記貼合領域の一部をエッチングすることにより、上記貼合領域と上記半導体デバイス部とを位置合わせするためのアラインメントマークを上記貼合領域に形成する
ことを特徴とする半導体装置の製造方法。
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JP2007025852A JP2007335837A (ja) | 2006-05-15 | 2007-02-05 | 半導体装置の製造方法 |
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2007
- 2007-02-05 JP JP2007025852A patent/JP2007335837A/ja active Pending
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