JP2008198628A - 半導体装置及びその製造方法並びに液晶表示装置 - Google Patents
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Abstract
【課題】ベースコート層が除去されて露出したガラス基板22の表面に対し、ドライバ部50を確実に貼り合わせる。
【解決手段】半導体装置の製造方法は、ガラス基板22からTEOS層32をエッチングして、SiN層31を部分的に露出させる第1エッチング工程と、第1エッチング工程とは別個独立に行われ、露出したSiN層31をウェットエッチングして、ガラス基板22を部分的に露出させる第2エッチング工程と、露出したガラス基板22に対し、ドライバ部50を貼り合わせる貼り合わせ工程とを備える。
【選択図】図1
【解決手段】半導体装置の製造方法は、ガラス基板22からTEOS層32をエッチングして、SiN層31を部分的に露出させる第1エッチング工程と、第1エッチング工程とは別個独立に行われ、露出したSiN層31をウェットエッチングして、ガラス基板22を部分的に露出させる第2エッチング工程と、露出したガラス基板22に対し、ドライバ部50を貼り合わせる貼り合わせ工程とを備える。
【選択図】図1
Description
本発明は、半導体装置及びその製造方法並びに液晶表示装置に関するものである。
従来より、絶縁層の表面に単結晶のシリコン層が形成されたシリコン基板であるSOI(Silicon On Insulator)基板が知られている。SOI基板にトランジスタ等のデバイスを形成することにより、寄生容量を低減すると共に絶縁抵抗を高くすることができる。すなわち、デバイスの高集積化や高性能化を図ることができる。上記絶縁層は、例えばシリコン酸化膜(SiO2)により形成されている。
上記SOI基板は、デバイスの動作速度を高めると共に寄生容量をさらに低減するために、単結晶シリコン層の膜厚を薄く形成することが望ましい。そこで、従来より、シリコン基板をガラス基板等の他の基板に貼り合わせた後に、シリコン基板の一部を分離除去することにより、SOI基板を作製する方法が知られている(例えば、非特許文献1参照)。
ここで、上記貼り合わせによるSOI基板の作製方法について、図11〜図14を参照して説明する。なお、SOI層の薄膜化の方法は、機械研磨や化学ポリッシングやポーラスシリコンを利用した手法など種々あるが、ここでは、水素注入による方法について示す。まず、図11に示すように、第1の基板であるシリコン基板201の表面を酸化処理することにより、絶縁層である酸化シリコン(SiO2)層202を形成する。次に、図12に示すように、酸化シリコン(SiO2)層202を介してシリコン基板201中に、剥離用物質である水素をイオン注入する。このことにより、シリコン基板201の所定の深さ位置に剥離層である水素注入層204を形成する。続いて、RCA洗浄等の基板表面洗浄処理を行った後、図13に示すように、上記酸化シリコン層202の表面に第2の基板である例えばシリコン基板203を貼り付ける。その後、熱処理を行うことにより、水素イオン注入深さ部分にマイクロクラックが形成されるため、図14に示すように、シリコン基板201の一部を上記水素注入層204に沿って分離する。こうして、シリコン基板201を薄膜化してシリコン層201を形成する。なお、分離後、必要に応じて研磨、エッチング等の種々の手法によって所望の膜厚に薄膜化し、また、熱処理等により水素注入によって生成される結晶欠陥修復やシリコン表面の平滑化等を行う。
以上のようにして、シリコン基板(第2の基板)203の表面にSiO2層(絶縁層)202が形成されると共に、SiO2層202の表面にシリコン層201が薄く形成されたSOI基板が作製される。
Michel Bruel ,"Smart-Cut:A New Silicon On Insulator Material Technology Based on Hydrogen Implantation and Wafer Bonding",Jpn.J.Appl.Phys.,Vol.36(1997),pp.1636-1641
Michel Bruel ,"Smart-Cut:A New Silicon On Insulator Material Technology Based on Hydrogen Implantation and Wafer Bonding",Jpn.J.Appl.Phys.,Vol.36(1997),pp.1636-1641
本発明者らは、MOSトランジスタ等の半導体素子を有する半導体基板に対し、水素注入層を形成して半導体基板の一部を分離することにより、半導体素子を他の基板上に製造できることを見出した。このことにより、上記他の基板を透明基板とすることによって、半導体層が薄膜化された半導体素子を、液晶表示装置に適用することが可能となる。
ここで、上記半導体素子を含む半導体デバイス部を、ガラス基板に貼り合わせる場合について検討する。図10に示すように、ガラス基板101の表面には、一般に、第1のベースコート層であるSiON膜111と、第2のベースコート層であるTEOS層112とが順に積層されている。TEOS層112の上にはTFT(薄膜トランジスタ)102が形成されている。TFT102は、活性領域である半導体層103と、半導体層を覆うゲート絶縁膜104と、ゲート絶縁膜104の上に設けられたゲート電極105と、ゲート電極105を覆う絶縁膜106とを有している。
そこで、例えば上記TFT102を駆動するドライバとして適用される半導体デバイス部120を、上記絶縁膜106の表面に貼り付けることを考えた。ところが、半導体デバイス部120を確実に貼り付けるためには、貼付先の表面に高い平坦性が必要となるところ、上記絶縁膜106の平坦性はその膜質に大きく影響を受けるため、確実な貼り合わせを行うことが難しい。また、半導体デバイス部120の上端とTFT102の上部との段差が比較的大きいと、これら半導体デバイス部120とTFT102とを接続する配線が断線しやすくなるという問題もある。
これに対して、ガラス基板101を部分的に露出させ、その露出した部分に半導体デバイス部120を貼り付けることを考えた。ところが、HF系の溶液によりウェットエッチングを行い、ガラス基板101上の絶縁膜106、ゲート絶縁膜104、TEOS層112及びSiON膜111を一括して除去すると、これらの膜と共にガラス基板101の表面がエッチングされて凹凸状に形成されてしまうため、半導体デバイス部120を確実に貼り合わせることが難しくなった。また、ドライエッチングにより、上記各膜を除去すると、ガラス基板101の表面がさらに顕著に凹凸状に形成されてしまう結果、半導体デバイス部120を貼り合わせること自体が難しくなることがわかった。
本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、ベースコート層が除去されて露出したガラス基板の表面に対し、半導体デバイス部を確実に貼り合わせると共に、ガラス基板上の段差を低減しようとすることにある。
上記の目的を達成するために、この発明では、第1のベースコート層及び第2のベースコート層が順に積層されたガラス基板に対し、第2のベースコート層をエッチングして除去する工程と、その後に行う第1のベースコート層をウェットエッチングして除去する工程とを、別個独立に行うようにした。
具体的に、本発明に係る半導体装置の製造方法は、第1のベースコート層及び第2のベースコート層が順に積層されたガラス基板に対し、半導体素子を有する半導体デバイス部を貼り合わせることによって、半導体装置を製造する方法であって、上記ガラス基板から上記第2のベースコート層をエッチングして、上記第1のベースコート層を部分的に露出させる第1エッチング工程と、上記第1エッチング工程とは別個独立に行われ、露出した上記第1のベースコート層をウェットエッチングして、上記ガラス基板を部分的に露出させる第2エッチング工程と、露出した上記ガラス基板に対し、上記半導体デバイス部を貼り合わせる貼り合わせ工程とを備える。
上記第1のベースコート層は、フッ素を含むエッチング溶液に対するエッチング速度が、上記第2のベースコート層よりも遅いことが好ましい。
上記第2エッチング工程では、第1ベースコート層が、フッ素を含まない他のエッチング溶液によってエッチングされることが望ましい。
上記第1のベースコート層は、SiN層であってもよい。また、上記第1のベースコート層は、SiNO層であてもよい。
上記第2のベースコート層は、TEOS層であることが好ましい。
上記半導体デバイス部の半導体素子は、半導体層を有し、上記半導体層は、半導体基板に剥離用物質をイオン注入して剥離層を形成した後に、上記半導体基板の一部を上記剥離層に沿って分離除去することにより形成されていてもよい。
また、本発明に係る半導体装置は、第1のベースコート層及び第2のベースコート層が順に積層されたガラス基板と、上記ガラス基板における上記第1のベースコート層及び第2のベースコート層が部分的に除去された領域に対し、直接に貼り合わされた半導体デバイス部とを備え、上記第1のベースコート層は、フッ素を含むエッチング溶液に対するエッチング速度が、上記第2のベースコート層よりも遅い。
また、本発明に係る液晶表示装置は、アクティブマトリクス基板と、該アクティブマトリクス基板に対向して設けられた対向基板と、上記アクティブマトリクス基板と上記対向基板との間に設けられた液晶層とを備えた液晶表示装置であって、上記アクティブマトリクス基板は、第1のベースコート層及び第2のベースコート層が順に積層されたガラス基板と、上記ガラス領域における上記第1のベースコート層及び第2のベースコート層が部分的に除去された領域に対し、直接に貼り合わされた半導体デバイス部とを備え、上記第1のベースコート層は、フッ素を含むエッチング溶液に対するエッチング速度が、上記第2のベースコート層よりも遅い。
−作用−
次に、本発明の作用について説明する。
次に、本発明の作用について説明する。
半導体装置はガラス基板を有し、そのガラス基板には、第1のベースコート層が積層されている。さらに、第1のベースコート層には、第2のベースコート層が積層されている。第1エッチング工程では、ガラス基板から第2のベースコート層をエッチングして、第1のベースコート層を部分的に露出させる。次に、第2エッチング工程を第1エッチング工程とは別個独立に行う。第2エッチング工程では、露出した第1のベースコート層をウェットエッチングして、ガラス基板を部分的に露出させる。そうして、貼り合わせ工程において、露出したガラス基板に対して、半導体デバイス部を貼り合わせる。以上の各工程により、ガラス基板の表面に半導体デバイス部が直接に貼り合わされた半導体装置を製造する。
第1のベースコート層は、フッ素を含むエッチング溶液によるエッチング速度が第2のベースコート層よりも遅くなっている。すなわち、上記エッチング溶液によるベースコート層のエッチング速度は、第1のベースコート層が除去された時点で変化して遅くなる。好ましくは、第2のベースコート層として、上記フッ素を含むエッチング溶液によりほとんどエッチングされないような材質を適用する。例えば、第1のベースコート層をSiN層やSiNO層とし、第2のベースコート層をTEOS層により構成することが好ましい。そうすると、第1エッチング工程の終了を容易に判断できるため、次の第2エッチング工程に切り替えて、第1のベースコート層のエッチングを開始することが可能となる。
第2エッチング工程では、上記エッチング溶液を、フッ素を含まない他のエッチング溶液に変更して、第1のベースコート層をエッチング除去する。ガラス基板は、フッ素を含まない他のエッチング溶液によりエッチングされないので、凹凸状に形成されることが無く、高い平面性が維持される。
本発明によれば、仮に、第1エッチング工程に用いられるエッチング溶液がガラス基板を容易にエッチングする性質を有しているとしても、第1エッチング工程と、その後に行う第2エッチング工程とを別個独立に行うようにしたので、第2エッチング工程で露出したガラス基板の表面を、高い平坦性に維持することができる。その結果、貼り合わせ工程において、半導体デバイス部をガラス基板の表面に対して確実に貼り合わせることが可能となる。
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
《発明の実施形態1》
図1〜図9は、本発明の実施形態1を示している。図9は、液晶表示装置Sの要部を概略的に示す断面図である。図1は、アクティブマトリクス基板42の要部を拡大して示す断面図である。また、図1〜図8は、半導体装置であるアクティブマトリクス基板42、及びデバイス部であるドライバ部50の製造方法を説明する断面図である。
図1〜図9は、本発明の実施形態1を示している。図9は、液晶表示装置Sの要部を概略的に示す断面図である。図1は、アクティブマトリクス基板42の要部を拡大して示す断面図である。また、図1〜図8は、半導体装置であるアクティブマトリクス基板42、及びデバイス部であるドライバ部50の製造方法を説明する断面図である。
液晶表示装置Sは、図9に示すように、アクティブマトリクス基板42と、このアクティブマトリクス基板42に対向して設けられた対向基板43と、これらの基板42,43の間に形成された液晶層44とを備えている。
上記アクティブマトリクス基板42には、複数の画素(図示省略)が設けられ、図1に示すような複数のTFT(薄膜トランジスタ)20が各画素毎に形成されている。また、アクティブマトリクス基板42は、液晶層44側の表面に配向膜45が設けられると共に、液晶層44とは反対側の表面に偏光板46が積層されている。また、アクティブマトリクス基板42には、各TFT30を駆動制御するためのドライバ部50が実装されている。
上記対向基板43には、図示を省略するが、カラーフィルタやITOからなる共通電極等が形成されている。また、対向基板43は、液晶層44側の表面に配向膜47が設けられると共に、液晶層44とは反対側の表面に偏光板48が積層されている。また、上記液晶層44は、アクティブマトリクス基板42と対向基板43との間に介在されたシール部材49によって封止されている。こうして、液晶表示装置Sは、TFT30により液晶層44における液晶分子の配向状態を制御して、所望の表示を行うようになっている。
上記TFT30は、透明基板であるガラス基板22の表面に順に積層された第1のベースコート層31及び第2のベースコート層32を介して設けられている。第1のベースコート層31は、フッ素を含むエッチング溶液に対するエッチング速度が、第2のベースコート層32よりも遅くなっている。そのエッチング速度の差は大きいほど好ましい。さらに、第2のベースコート層32は、第1のベースコート層をエッチングするエッチング溶液によってエッチングされないことが好ましい。第1のベースコート層31は、例えばSiN層により構成されてガラス基板22の表面に積層されている。一方、第2のベースコート層32は、例えばTEOS層により構成されて上記第1のベースコート層31の表面に積層されている。
尚、第1のベースコート層31は、SiN層の他に、例えばSiNO層により構成することも可能である。SiNO層は、SiN層に近似した特性を有し、フッ素を含むエッチング溶液に対するエッチング速度がTEOS層(第2のベースコート層32)よりも遅いためである。また、本発明における第1のベースコート層31は、これらに限らず、エッチング溶液によるエッチング速度が、第2のベースコート層32よりも遅い他の絶縁膜により構成することが可能である。
そして、TFT30は、活性領域を含む半導体層33と、半導体層33を覆うゲート絶縁膜34と、ゲート絶縁膜34の上に設けられたゲート電極35と、ゲート電極35を覆う保護膜36とを有している。半導体層33は、ソース領域33sと、ドレイン領域33dと、これらソース領域33s及びドレイン領域33dとの間に形成されたチャネル領域33cとにより構成されている。
上記ドライバ部50は、図1に示ように、ガラス基板22の表面に形成され、半導体素子であるMOSトランジスタ51を有している。ガラス基板22には、第1の平坦化膜である絶縁膜21と、第2の平坦化膜である層間絶縁膜18と、層間絶縁膜15と、絶縁膜14とがこの順に積層されている。絶縁膜21は、ガラス基板22の表面に接合されている。
絶縁膜14の表面は、ガラス基板22側へ窪んでおり、ゲート酸化膜7とLOCOS酸化膜6とが形成されている。ゲート酸化膜7と上記絶縁膜14との間には、ゲート電極8とサイドウォール11とが形成されている。サイドウォール11はゲート電極8の左右両側面にそれぞれ形成されている。
一方、上記絶縁膜21には、層間絶縁膜18との界面においてソース電極20s及びドレイン電極20dが形成されている。また、上記層間絶縁膜18、層間絶縁膜15、絶縁膜14及びゲート酸化膜7には、これらの各膜18,15,14,7を貫通するコンタクトホール19s,19dが形成され、導電性材料が充填されている。コンタクトホール19s内の導電性材料はソース電極20sと一体に形成される一方、コンタクトホール19d内の導電性材料はドレイン電極20dと一体に形成されている。
上記ゲート酸化膜7の表面には、単結晶シリコン層である半導体層1が形成されている。半導体層1は、LOCOS酸化膜6によって隣り合う他の半導体層(図示省略)との間が分離された状態で、絶縁膜である保護膜36により被覆されている。また、保護膜36は、ドライバ部50の側面をも被覆している。こうして、保護膜36は、ドライバ部50及びTFT30の双方を覆うようになっている。
半導体層1は、半導体基板に剥離用物質をイオン注入して剥離層を形成した後に、上記半導体基板の一部を上記剥離層に沿って分離除去することにより形成されている。半導体層1は、保護膜36側において分離されている。剥離用物質には、水素及び不活性ガス元素の少なくとも一方を適用することができる。
半導体層1には活性領域40が形成され、この活性領域40は、チャネル領域41と、その左右両側に形成された低濃度不純物領域10s,10dと、さらにその左右両側に形成された高濃度不純物領域13s,13dとにより構成されている。上記低濃度不純物領域10s,10d及び高濃度不純物領域13s,13dには、例えばリン等のN型不純物が注入されている。低濃度不純物領域10s,10dは、いわゆるLDD領域を構成している。また、高濃度不純物領域13sはソース領域を構成する一方、高濃度不純物領域13dはドレイン領域を構成している。
チャネル領域41は、ゲート酸化膜7を介して上記ゲート電極8に対向するように形成されている。また、低濃度不純物領域10s,10dは、ゲート酸化膜7を介して上記サイドウォール11に対向して形成されている。そして、高濃度不純物領域13sにはコンタクトホール19sを介して上記ソース電極20sが接続される一方、高濃度不純物領域13dにはコンタクトホール19dを介して上記ドレイン電極20dが接続されている。
そして、上記ドライバ部50とTFT30とは、配線部37を介して接続されている。すなわち、上記ドライバ部50には、ソース電極20sの上方で、層間絶縁膜18、層間絶縁膜15、絶縁膜14、LOCOS酸化膜6及び保護膜36を貫通するコンタクトホール38が形成されている。一方、上記TFT30には、ソース領域33sの上方で、ゲート絶縁膜34及び保護膜36を貫通するコンタクトホール39が形成されている。これら各コンタクトホール38,39の内部には導電性材料が充填され、保護膜36の表面には、配線部37が上記各導電性材料に繋ぐようにパターン形成されている。
−製造方法−
次に、ドライバ部50及びアクティブマトリクス基板42の製造方法について説明する。
次に、ドライバ部50及びアクティブマトリクス基板42の製造方法について説明する。
まず、図2に示すように、ガラス基板22にベースコート層であるSiN層31及びTEOS層32をこの順に積層する。次に、上記TEOS層32の上にTFT30を形成する。まず、TEOS層32の表面に半導体層33をフォトリソグラフィによりパターン形成する。続いて、上記TEOS層32の上に上記半導体層33を覆うように、ゲート絶縁膜34を積層する。その後、半導体層33の一部に重なるように、ゲート電極35をフォトリソグラフィによりパターン形成する。このゲート電極35をマスクとして、半導体層33に不純物元素をイオン注入した後に、保護膜36でゲート電極35を覆う。こうして、ガラス基板22上にTFT30を形成する。
次に、ガラス基板22におけるドライバ部50を貼り付ける領域を露出させるために、第1エッチング工程及び第2エッチング工程を行う。
第1エッチング工程では、ガラス基板22からTEOS層32を含む層をエッチングして、上記SiN層31を部分的に露出させる。このエッチングには、例えばHF等のフッ素を含むエッチング溶液を用いる。そして、図3に示すように、所定領域において、TEOS層32、ゲート絶縁膜34、及び保護膜36をエッチングにより除去する。尚、この第1エッチング工程では、ドライエッチングによって、上記TEOS層32、ゲート絶縁膜34、及び保護膜36をエッチングにより除去するようにしてもよい。
次に、第2エッチング工程では、露出した上記SiN層31をウェットエッチングして、ガラス基板22を部分的に露出させる。このエッチングには、例えばリン酸等のフッ素を含まない他のエッチング溶液を用いる。その後、露出したガラス基板22に対し、ドライバ部50を貼り合わせる貼り合わせ工程を行うことにより、アクティブマトリクス基板42を製造する。
ここで、上記ドライバ部50の製造方法について説明する。ドライバ部50の製造方法には、酸化膜形成工程と、ゲート電極形成工程と、活性領域形成工程と、剥離層形成工程と、平坦化膜形成工程と、貼り合わせ工程と、分離工程と、保護膜形成工程とが含まれる。
酸化膜形成工程では、シリコン基板である半導体基板1(一部が分離される前の上記半導体層1に相当する)にPウェル領域4を形成すると共に、LOCOS酸化膜6及びゲート酸化膜7を形成する。
すなわち、図4に示すように、半導体基板1に熱酸化膜2を形成し、P型不純物元素(例えばホウ素)を半導体基板1の内部にイオン注入する。続いて、上記半導体基板1に熱処理を行い、イオン注入されたP型不純物元素を拡散すると共に活性化させることによって、Pウェル領域4を形成する。
次に、熱酸化膜2の表面に窒化珪素膜5をパターン形成した後に、熱酸化膜2及び半導体基板1に対してLOCOS酸化を行い、窒化珪素膜5の左右両側にLOCOS酸化膜6を形成する。次に、図5に示すように、窒化珪素膜5及び熱酸化膜2を一旦除去した後に、熱酸化膜2が形成されていた領域にゲート酸化膜7を形成する。
次に行うゲート電極形成工程では、ゲート酸化膜7の表面に積層した導電性材料をフォトリソグラフィ法等によりパターニングして、ゲート電極8を半導体基板1に形成する(図6参照)。
次に、活性領域形成工程では、図6に示すように、上記半導体基板1のPウェル領域4に活性領域40を形成する。まず、ゲート電極8をマスクとして、リン等のN型不純物元素をイオン注入し、N型低濃度不純物領域10s,10dを形成する。続いて、ゲート酸化膜7の表面にCVD等によりSiO2膜を形成した後に、異方性ドライエッチングを行うことにより、ゲート電極8の両側壁にサイドウォール11を形成する。
続いて、ゲート電極8及びサイドウォール11をマスクとして、リン等のN型不純物元素をイオン注入することにより、N型高濃度不純物領域13s,13dを形成する。その結果、低濃度不純物領域10s,10dは、ゲート酸化膜7を介してサイドウォール11に対向する領域に形成されることとなる。その後、SiO2等の絶縁膜14を形成した後に、上記低濃度不純物領域10s,10d及び高濃度不純物領域13s,13dに対して熱処理を行い、イオン注入した不純物元素の活性化を行う。
次に、剥離層形成工程では、図6に示すように、絶縁膜14の表面に層間絶縁膜15を積層した後に、上記半導体基板1のPウェル領域に対し、上記層間絶縁膜15を介して水素や、He及びNe等の不活性ガス元素からなる剥離用物質をイオン注入する。こうして、図7に示すように、半導体基板1に対し、剥離用物質が含まれる剥離層17を形成する。
次に、平坦化膜形成工程では、図7に示すように、半導体基板1及び層間絶縁膜15を覆うようにSiO2膜を形成し、CMP(Chemical Mechanical Polishing)等により平坦化することによって、層間絶縁膜18を形成する。
続いて、ソース電極20s及びドレイン電極20dを形成する。まず、図8に示すように、上記層間絶縁膜18、層間絶縁膜15、絶縁膜14、及びゲート酸化膜7を貫通するコンタクトホール19s,19dを形成する。コンタクトホール19sは、上記高濃度不純物領域(ソース領域)13sの上方に形成する一方、コンタクトホール19dは、上記高濃度不純物領域(ドレイン領域)13dの上方に形成する。そして、導電性材料を上記コンタクトホール19s,19dの内部と層間絶縁膜18の表面とに設けた後にパターニングする。そのことにより、コンタクトホール19sの上方位置にソース電極20sを形成する一方、コンタクトホール19dの上方位置にドレイン電極20dを形成する。続いて、絶縁膜21を形成した後に、CMP等によりその表面を平坦化する。
次に、貼り合わせ工程において、図1に示すように、絶縁膜21の表面を洗浄した後に、その平坦化された表面を、上記第2エッチング工程で露出されたガラス基板22の表面に貼り合わせる。
次に行う分離工程では、400〜600℃程度の温度で熱処理を行う。このことにより、図1に示すように、Pウェル領域4を含む半導体基板1の一部を剥離層17に沿って分離して、ドライバ部50のMOSトランジスタ51をガラス基板22の上に移す。尚、本実施形態では、分離工程において一部が分離された半導体基板1を、半導体層1と称する。
次に、保護膜形成工程では、剥離層17をエッチング等により取り除いた後、チャネル領域41を薄膜化すると共に、LOCOS酸化膜6を露出させて素子分離を行うために、半導体層1をさらにエッチングする。その後、露出した半導体層1の表面とドライバ部50の側面とを保護し、電気絶縁性を確保するために、保護膜23を形成する。
その後、ドライバ部50には、ソース電極20sの上方で、層間絶縁膜18、層間絶縁膜15、絶縁膜14、LOCOS酸化膜6及び保護膜23を貫通するコンタクトホール38を形成する。一方、TFT30には、ソース領域33sの上方で、ゲート絶縁膜34及び保護膜36を貫通するコンタクトホール39を形成する。続いて、各コンタクトホール38,39の内部に導電性材料を充填すると共に、保護膜23,36の表面には配線部37を上記各導電性材料に繋ぐようにパターン形成する。以上の工程を行って、ガラス基板22上にドライバ部50を形成して、アクティブマトリクス基板42を製造する。
−実施形態1の効果−
第2のベースコート層であるTEOS層32は、第1エッチング工程においてフッ素を含むHF等のエッチング溶液により好適にエッチングされる。一方、第1のベースコート層31であるSiN層31は、上記HF等のエッチング溶液によりほとんどエッチングされない。したがって、第1エッチング工程の終了を容易に判断できるため、次の第2エッチング工程に切り替えて、SiN層31のエッチングを別個独立に開始することが可能となる。
第2のベースコート層であるTEOS層32は、第1エッチング工程においてフッ素を含むHF等のエッチング溶液により好適にエッチングされる。一方、第1のベースコート層31であるSiN層31は、上記HF等のエッチング溶液によりほとんどエッチングされない。したがって、第1エッチング工程の終了を容易に判断できるため、次の第2エッチング工程に切り替えて、SiN層31のエッチングを別個独立に開始することが可能となる。
第2エッチング工程では、上記エッチング溶液を、リン酸等のフッ素を含まない他のエッチング溶液に変更して、SiN層31をエッチング除去する。ガラス基板は、上記リン酸等のエッチング溶液によりエッチングされないので、その表面が凹凸状に形成されることが無く、当初の高い平面性を維持することができる。その結果、単結晶シリコンからなる半導体層1を薄型化して、MOSトランジスタ51の性能を向上させたドライバ部50を、ベースコート層が除去されて露出したガラス基板22の表面に対し、確実に貼り合わせることができる。
さらに、ドライバ部50の上面とTFT20の表面との段差を、SiN層31、TEOS層32、ゲート絶縁膜34及び保護膜36の各厚みの分だけ小さくすることができるため、その段差における配線部37の断線を抑制することが可能となる。
ところで、TFT30を駆動するドライバをガラス基板22とは別個に外付けすると、アクティブマトリクス基板42における額縁領域が大きくなるため、液晶表示装置の外形が大きくなってしまうという問題点がある。これに対して、本実施形態では、ドライバ部50をガラス基板22の上に実装できるため、上記問題点を解消して、液晶表示装置の小型化を図ることが可能となる。
《その他の実施形態》
上記実施形態では、ガラス基板22に貼り合わせる半導体デバイス部をドライバ部50として説明したが、本発明はこれに限らず、貼り合わせ面が平坦である他のデバイスを適用することが可能である。
上記実施形態では、ガラス基板22に貼り合わせる半導体デバイス部をドライバ部50として説明したが、本発明はこれに限らず、貼り合わせ面が平坦である他のデバイスを適用することが可能である。
以上説明したように、本発明は、半導体装置及びその製造方法並びに液晶表示装置について有用であり、特に、ベースコート層が除去されて露出したガラス基板の表面に対し、半導体デバイス部を確実に貼り合わせる場合に適している。
S 液晶表示装置
1 半導体層、半導体基板
17 剥離層
22 ガラス基板
31 SiN層(第1のベースコート層)
32 TEOS層(第2のベースコート層)
42 アクティブマトリクス基板(半導体装置)
43 対向基板
44 液晶層
50 ドライバ部(半導体デバイス部)
51 MOSトランジスタ(半導体素子)
1 半導体層、半導体基板
17 剥離層
22 ガラス基板
31 SiN層(第1のベースコート層)
32 TEOS層(第2のベースコート層)
42 アクティブマトリクス基板(半導体装置)
43 対向基板
44 液晶層
50 ドライバ部(半導体デバイス部)
51 MOSトランジスタ(半導体素子)
Claims (9)
- 第1のベースコート層及び第2のベースコート層が順に積層されたガラス基板に対し、半導体素子を有する半導体デバイス部を貼り合わせることによって、半導体装置を製造する方法であって、
上記ガラス基板から上記第2のベースコート層をエッチングして、上記第1のベースコート層を部分的に露出させる第1エッチング工程と、
上記第1エッチング工程とは別個独立に行われ、露出した上記第1のベースコート層をウェットエッチングして、上記ガラス基板を部分的に露出させる第2エッチング工程と、
露出した上記ガラス基板に対し、上記半導体デバイス部を貼り合わせる貼り合わせ工程とを備える
ことを特徴とする半導体装置の製造方法。 - 請求項1において、
上記第1のベースコート層は、フッ素を含むエッチング溶液に対するエッチング速度が、上記第2のベースコート層よりも遅い
ことを特徴とする半導体装置の製造方法。 - 請求項1において、
上記第2エッチング工程では、第1ベースコート層が、フッ素を含まないエッチング溶液によってエッチングされる
ことを特徴とする半導体装置の製造方法。 - 請求項1において、
上記第1のベースコート層は、SiN層である
ことを特徴とする半導体装置の製造方法。 - 請求項1において、
上記第1のベースコート層は、SiNO層である
ことを特徴とする半導体装置の製造方法。 - 請求項1において、
上記第2のベースコート層は、TEOS層である
ことを特徴とする半導体装置の製造方法。 - 請求項1において、
上記半導体デバイス部の半導体素子は、半導体層を有し、
上記半導体層は、半導体基板に剥離用物質をイオン注入して剥離層を形成した後に、上記半導体基板の一部を上記剥離層に沿って分離除去することにより形成されている
ことを特徴とする半導体装置の製造方法。 - 第1のベースコート層及び第2のベースコート層が順に積層されたガラス基板と、
上記ガラス基板における上記第1のベースコート層及び第2のベースコート層が部分的に除去された領域に対し、直接に貼り合わされた半導体デバイス部とを備え、
上記第1のベースコート層は、フッ素を含むエッチング溶液に対するエッチング速度が、上記第2のベースコート層よりも遅い
ことを特徴とする半導体装置。 - アクティブマトリクス基板と、該アクティブマトリクス基板に対向して設けられた対向基板と、上記アクティブマトリクス基板と上記対向基板との間に設けられた液晶層とを備えた液晶表示装置であって、
上記アクティブマトリクス基板は、第1のベースコート層及び第2のベースコート層が順に積層されたガラス基板と、上記ガラス基板における上記第1のベースコート層及び第2のベースコート層が部分的に除去された領域に対し、直接に貼り合わされた半導体デバイス部とを備え、
上記第1のベースコート層は、フッ素を含むエッチング溶液に対するエッチング速度が、上記第2のベースコート層よりも遅い
ことを特徴とする液晶表示装置。
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