JP2010186883A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】基板上にダイを効率良く配置する。
【解決手段】フォトリソグラフィ及びエッチングによって、基体層及び平坦化膜を所定領域７０の周囲において除去し、所定領域７０を含むと共に、基体層の厚み方向から見て、構造物６２，６４に沿うように湾曲又は屈曲した側面を有する凸状部５１を形成する。次に、基体層を凸状部の周囲において厚み方向に分断することにより、凸状部５１を有するダイＤを形成する。その後、基板に貼り付けられたダイＤにおける基体層の一部を剥離層に沿って分離除去する。
【選択図】図１

Description

本発明は、例えば液晶表示装置等に適用される半導体装置、及びその製造方法に関するものである。

本発明者らは、ＭＯＳトランジスタ等の半導体素子の少なくとも一部を形成した半導体基板に対し、水素注入層を形成して半導体基板の一部を分離することにより、半導体素子を他の基板上に薄膜化して製造できることを見出している。このことにより、半導体素子の高性能化や高集積化を図ることができる。そして、上記他の基板を透明基板とすることによって、半導体層が薄膜化された半導体装置を、液晶表示装置に適用することを提案している（例えば、特許文献１参照）。

特許文献１では、半導体基板を分断してダイを形成する前に、その分断領域を底面に含む凹溝を形成することを開示している。このことにより、半導体基板の分断時に生じるダストが、凹溝が形成されていたダイの外縁部分に付着しても、当該ダストがダイの接合面と基板表面との間に挟まれないようにすることができる。その結果、ダイの基板への貼り合わせ精度を高めることが可能になる。

特開２００８−６６５６６号公報

ところで、近年、用途の多様化に応じて、例えば円形、多角形、又は曲線を含む形状等、種々の形状の液晶表示パネルが開発されている。一方、液晶表示パネルに設けられる半導体チップは、通常、ダイシングにより長方形に形成されている。したがって、その長方形のチップを上記種々の形状の液晶表示パネルに、スペースの無駄なく効率良く配置することは難しいという問題がある。

本発明は、斯かる点に鑑みてなされたものであり、その目的とするところは、基板上にダイを効率良く配置しようとすることにある。

上記の目的を達成するために、本発明に係る半導体装置の製造方法は、基板上に設けられる構造物と隣接するようにダイが前記基板上に配置された半導体装置を製造する方法であって、前記基体層の内部に剥離層を形成する工程と、前記基体層に、平坦な表面を有する平坦化膜を形成する工程と、フォトリソグラフィ及びエッチングによって、前記基体層及び前記平坦化膜を所定領域の周囲において除去し、前記所定領域を含むと共に、前記基体層の厚み方向から見て、前記構造物に沿うように湾曲又は屈曲した側面を有する凸状部を形成する工程と、前記剥離層が形成された基体層を、前記凸状部の周囲において前記基体層の厚み方向に分断することにより、前記凸状部を有するダイを形成する工程と、前記ダイを、前記構造物と隣接するように、前記凸状部における平坦化膜の表面において前記基板に貼り付ける工程と、前記基板に貼り付けられたダイにおける前記基体層の一部を前記剥離層に沿って分離除去する工程とを有する。

さらに、前記平坦化膜を形成する前に、前記基体層に素子の少なくとも一部を形成する工程を有し、前記平坦化膜を形成する工程では、前記素子の少なくとも一部を覆うように前記平坦化膜を形成し、前記凸状部を形成する工程では、前記所定領域に前記素子の少なくとも一部が形成されていてもよい。

さらに、前記凸状部を形成する工程では、前記剥離層が含まれるように前記凸状部を形成するようにしてもよい。

さらに、前記剥離層を形成する工程では、水素及び不活性元素の少なくとも一方をイオン注入することにより、前記剥離層を形成するようにしてもよい。

この場合において、さらに、前記基体層の一部を分離除去する工程では、前記基体層を加熱するようにしてもよい。

さらにまた、前記剥離層を形成する工程では、ポーラス層、アモルファス層又は柱状構造によって前記剥離層を形成するようにしてもよい。

この場合において、さらに、前記基体層の一部を分離除去する工程では、前記基体層に外力を加えるようにしてもよい。

また、前記基体層の一部を分離除去する工程では、前記剥離層をエッチングするようにしてもよい。

さらに、前記基板は、ガラス基板であってもよい。若しくは、前記基板は、樹脂基板であってもよい。

さらに、前記基体層は、シリコン層、ゲルマニウム層、II−VI族化合物半導体層又はその混晶層、III−V族化合物半導体層又はその混晶層、IV−IV族化合物半導体層又はその混晶層、ＬｉＮｂＯ_３層、ＬａＡｌＯ_３層、及びＳｒＴｉＯ_３層のいずれか１つであってもよい。

また、本発明に係る半導体装置は、表面が平坦である平坦化膜が形成された基体層を有するダイと、前記平坦化膜を介して前記ダイが貼り付けられ、該ダイに隣接して設けられた構造物を有する基板とを備えた半導体装置であって、前記ダイは、前記基板表面の法線方向から見て前記構造物に沿って湾曲又は屈曲した側面を有している。

さらに、前記基板は、ガラス基板であってもよい。若しくは、前記基板は、樹脂基板であってもよい。

さらに、前記基体層は、シリコン層、ゲルマニウム層、II−VI族化合物半導体層又はその混晶層、III−V族化合物半導体層又はその混晶層、IV−IV族化合物半導体層又はその混晶層、ＬｉＮｂＯ_３層、ＬａＡｌＯ_３層、及びＳｒＴｉＯ_３層のいずれか１つであってもよい。

−作用−
次に、本発明の作用について説明する。

上記半導体装置は、基板上に設けられているダイが、基板表面の法線方向から見て、隣接している構造物に沿って湾曲又は屈曲した側面を有している。したがって、隣接している構造物が湾曲又は屈曲した側面を有していても、その側面に沿ってダイを効率良く配置することが可能になる。

上記半導体装置を製造する場合には、基体層の内部に剥離層を形成する。剥離層は、例えば、水素及び不活性元素の少なくとも一方をイオン注入することによって形成することができる。また、ポーラス層、アモルファス層又は柱状構造によって剥離層を形成することも可能である。

基体層としては、例えば、シリコン層、ゲルマニウム層、II−VI族化合物半導体層又はその混晶層、III−V族化合物半導体層又はその混晶層、IV−IV族化合物半導体層又はその混晶層、ＬｉＮｂＯ_３層、ＬａＡｌＯ_３層、及びＳｒＴｉＯ_３層のいずれか１つを適用することが可能である。

また、基体層に素子の少なくとも一部を形成しておくことも可能である。

次に、基体層に、平坦な表面を有する平坦化膜を形成する。基体層に素子の少なくとも一部が形成されている場合には、その素子の少なくとも一部を覆うように、平坦化膜を形成する。

次に、フォトリソグラフィ及びエッチングによって、基体層及び平坦化膜を所定領域（素子の一部が形成されている場合にはその素子形成領域）の周囲において除去する。そのことによって、所定領域（素子形成領域）を含むと共に、基体層の厚み方向から見て、前記構造物に沿うように湾曲又は屈曲した側面を有する凸状部を形成する。このとき、剥離層が含まれるように凸状部を形成すれば、後工程において、凸状部のみを剥離層に沿って容易に分離することができる。

次に、剥離層が形成された基体層を、凸状部の周囲において基体層の厚み方向に分断することにより、凸状部を有するダイを形成する。

次に、ダイを、構造物と隣接するように、凸状部における平坦化膜の表面において、例えばガラス基板等の基板に貼り付ける。このとき、ダイが基板に貼り付けられた状態で、上記ダイの凸状部周りの底面と基板との間に隙間が形成される。したがって、仮にダイの凸状部周りにダストが付着しても、上記隙間において、ダストがダイと基板とに挟まれないようにすることが可能になる。その結果、ダイと基板とは互いに良好に貼り合わされることとなる。

尚、基板としては、ガラス基板以外にも、例えば樹脂基板等を適用することが可能である。

次に、基板に貼り付けられたダイにおける基体層の一部を剥離層に沿って分離除去する。水素及び不活性元素の少なくとも一方をイオン注入することで剥離層が形成されている場合には、基体層を加熱することにより当該基体層の分離が可能である。

一方、ポーラス層、アモルファス層又は柱状構造によって剥離層が形成されている場合には、基体層に外力を加えたり、剥離層をエッチングすることによって、当該基体層の分離が可能である。

このことにより、基体層を薄型化して、素子の動作速度を高めると共に寄生容量を低減することができ、素子の消費電力を低減することが可能になる。

本発明によれば、基体層の厚み方向から見て、構造物に沿うように湾曲又は屈曲した側面をダイに形成するようにしたので、基板上にダイをスペースの無駄なく効率良く配置することができる。

図１は、本実施形態１における液晶表示装置の要部外観を示す平面図である。 図２は、基体層上に形成された素子形成領域を示す平面図である。 図３は、図２におけるIII−III線断面図である。 図４は、分断された凸状部を示す平面図である。 図５は、図４におけるV−V線断面図である。 図６は、ガラス基板に貼り付けられたダイを示す平面図である。 図７は、図６におけるVII−VII線断面図である。 図８は、半導体装置の要部構造を示す断面図である。 図９は、第１領域及び第２領域にＰ型不純物元素をイオン注入する工程を示す断面図である。 図１０は、第２領域に形成されたＬＯＣＯＳ酸化膜を示す断面図である。 図１１は、第２領域に低濃度不純物領域を形成する工程を示す断面図である。 図１２は、サイドウォールが形成された状態を示す断面図である。 図１３は、平坦化膜が形成された状態を示す断面図である。 図１４は、剥離層が形成された状態を示す断面図である。 図１５は、電極を覆う平坦化膜形成された状態を示す断面図である。 図１６は、凹溝が形成された状態を示す断面図である。 図１７は、保護膜が形成された状態でダイシングされたダイを示す断面図である。 図１８は、ガラス基板に貼り付けられたダイを示す断面図である。 図１９は、剥離層に沿ってシリコン基板の一部が分離されたダイを示す断面図である。 図２０は、ガラス基板とダイとの間の隙間を示す拡大断面図である。 図２１は、シリコン基板の一部が分離された状態を示す拡大断面図である。 図２２は、本実施形態２における液晶表示装置の要部外観の一部を示す平面図である。 図２３は、ＴＦＴ基板のガラス基板上に形成されたドライバを拡大して示す平面図である。 図２４は、その他の実施形態におけるダイの外観を拡大して示す平面図である。

以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。

《発明の実施形態１》
図１〜図２１は、本発明の実施形態１を示している。本実施形態では、表示装置の一例として液晶表示装置Ｌについて説明する。

図１は、液晶表示装置Ｌの要部外観を示す平面図である。図８は、半導体装置Ｓの要部構造を示す断面図である。図２〜図７、図９〜図１９は、半導体装置Ｓの各製造工程を示す断面図である。

−液晶表示装置の構成−
液晶表示装置Ｌは、図１に示すように、複数のスイッチング素子としてのＴＦＴ（Thin-Film Transistor：不図示）が形成されたＴＦＴ基板６１と、ＴＦＴ基板６１に対向して配置された対向基板６２と、これらＴＦＴ基板６１と対向基板６２との間に設けられた液晶層６３とを有し、全体として円形に形成されている。

すなわち、ＴＦＴ基板６１及び対向基板６２は、それぞれ円板状のガラス基板によって構成され、対向基板６２の直径がＴＦＴ基板６１の直径よりも小さくなっており、同心状に重なって配置されている。

また、ＴＦＴ基板６１と対向基板６２との間には、液晶層６３を封入するリング状のシール部材６４が設けられている。このシール部材６４の内側に円形の表示領域６５が形成される一方、表示領域６５の外側に非表示領域６６がリング状に形成されている。

表示領域６５には、複数の画素（不図示）がマトリクス状に配置され、各画素毎に上記ＴＦＴ及び画素電極（不図示）等が形成されている。一方、対向基板６２にはカラーフィルタ、共通電極及びブラックマトリクス等（不図示）が形成されている。

非表示領域６６には、ＴＦＴ基板６１と対向基板６２とが重ならない領域に、上記複数の画素を駆動するためのドライバ６７が、ＴＦＴ基板６１のガラス基板に形成されている。ドライバ６７は、後述のダイＤによって構成され、ＴＦＴ基板６１表面の法線方向から見て、湾曲した形状を有している。

−半導体装置の構成−
本実施形態の半導体装置Ｓは、液晶表示装置Ｌの表示パネルを構成しており、ＴＦＴ基板６１を構成するガラス基板３５に形成されたＭＯＳトランジスタ４６，４７を含むデバイスとして構成されている。尚、本発明に係る半導体装置は、半導体素子を含む概念である。

半導体装置Ｓは、図８に示すように、ガラス基板３５と、ガラス基板３５上に高密度且つ高精度に形成されたダイＤと、ガラス基板３５上にダイＤに隣接して設けられた構造物としての上記シール部材６４及び対向基板６２とを備えている。

本実施形態のダイＤには、素子であるＭＯＳトランジスタ４６，４７が含まれており、ＭＯＳトランジスタ４６，４７は平坦化膜２６，３１によって覆われている。そうして、ダイＤは、平坦化膜３１を介してガラス基板３５に自己接合によって貼り付けられている。

尚、半導体装置Ｓを透過表示を行う液晶表示装置に適用する場合には、基板にはガラス基板３５等の透明基板が好ましいが、それ以外の表示装置等に適用する場合には、シリコン基板等の他の基板を適用することができる。また、ＭＯＳトランジスタ４６，４７が形成される表面に絶縁層を有する金属基板や、例えばプラスチック、ＰＥＴ、又はポリイミド等の樹脂基板等を、上記基板として適用することも可能である。

（ダイの構成）
そして、本実施形態におけるダイＤの外形は、図１，図６及び図７に示すように、ダイＤは、シリコン基板１の厚み方向から見て、構造物（シール部材６４及び対向基板６２）に沿うように湾曲した側面を有している。ダイＤは、図７に示すように、ガラス基板３５上で一定の厚みを有している。

ここで、図６は、ダイＤの外形を拡大して示す平面図であり、図７は、図６におけるVII−VII線断面図である。尚、構造物が屈曲した側面を有する場合には、ダイＤが、シリコン基板１の厚み方向から見て、構造物に沿うように屈曲した側面を有するようにしてもよい。

ダイＤは、図８に示すように、活性領域４１，４２が形成された複数の第１領域Ｒ１（図８では２つの第１領域Ｒ１のみを図示している。）と、各第１領域Ｒ１同士の間にそれぞれ設けられた第２領域Ｒ２とを有している。第１領域Ｒ１には半導体素子であるＮＭＯＳトランジスタ４７又はＰＭＯＳトランジスタ４６が形成されている。第２領域Ｒ２には、各トランジスタ４６，４７同士の間を電気的に分離する素子分離領域が形成され、この素子分離領域には素子分離用膜であるＬＯＣＯＳ酸化膜１０が形成されている。

尚、ここでは、ＮＭＯＳトランジスタ４７及びＰＭＯＳトランジスタ４６を１つずつ示しているが、形成するデバイスはこれらに限るものではなく、あらゆる半導体デバイスについて適用できる。また、その個数も１個から数百万個レベルまで制限はない。また、ダイＤには素子の少なくとも一部を形成して平坦化膜により覆っておくことが可能である。

（ＭＯＳトランジスタの構成）
活性領域４１，４２は、例えば単結晶シリコン層等の半導体層からなる基体層１に形成され、図４で右側の第１領域Ｒ１に設けられてＰＭＯＳトランジスタ４６を構成する第１の活性領域４１と、図４で左側の第１領域Ｒ１に設けられてＮＭＯＳトランジスタ４７を構成する第２の活性領域４２とからなる。第１の活性領域４１には、例えばリン等のＮ型不純物元素及び例えばホウ素等のＰ型不純物元素が含まれている。一方、第２の活性領域４２には、例えばホウ素等のＰ型不純物元素が含まれている。

各活性領域４１，４２は、チャネル領域７，８の左右両外側に形成された低濃度不純物領域１５，１８と、その低濃度不純物領域１５，１８の外側に形成された高濃度不純物領域２２，２５とによって構成されたＬＤＤ（Lightly Doped Drain）構造をそれぞれ有している。すなわち、第１の活性領域４１には、チャネル領域７を構成するＮウェル領域７が形成されると共に、チャネル領域７の左右両側に配置されたＰ型低濃度不純物領域１８と、そのＰ型低濃度不純物領域１８の外側にそれぞれ配置されたＰ型高濃度不純物領域２５とが形成されている。一方、第２の活性領域４２には、チャネル領域８を構成するＰウェル領域８が形成されると共に、チャネル領域８の左右両側に配置されたＮ型低濃度不純物領域１５と、そのＮ型低濃度不純物領域１５の外側にそれぞれ配置されたＮ型高濃度不純物領域２２とが形成されている。

尚、基体層１には、シリコン層以外に、ゲルマニウム層、II−VI族化合物半導体層又はその混晶層、III−V族化合物半導体層又はその混晶層、IV−IV族化合物半導体層又はその混晶層、ＬｉＮｂＯ_３層、ＬａＡｌＯ_３層、及びＳｒＴｉＯ_３層のいずれか１つを適用することが可能である。

基体層１の一部は、後述するように、水素等の剥離用物質がイオン注入されることにより形成された剥離層に沿って分離されている。尚、剥離用物質には、水素及び不活性元素（すなわち、ヘリウム、ネオン、アルゴン、クリプトン等）の少なくとも一方を適用することが可能である。基体層１はその一部が分離除去されることにより薄膜化されている。

図８に示すように、ガラス基板３５の表面には絶縁膜である平坦化膜３１が積層されている。この平坦化膜３１にはさらに平坦化膜２６が積層されている。平坦化膜２６の上には、第１領域Ｒ１にゲート酸化膜１１が形成される一方、第２領域Ｒ２にＬＯＣＯＳ酸化膜１０が形成されている。ゲート酸化膜１１の上には上記活性領域４１，４２が形成されている。これら活性領域は、ＬＯＣＯＳ酸化膜１０と共に、その表面を保護するための保護膜３６によって覆われている。

また、第１領域Ｒ１には、例えばポリシリコン等からなるゲート電極１２及びサイドウォール２１が、平坦化膜２６とゲート酸化膜１１との間に形成されている。第１領域Ｒ１の平坦化膜２６の表面は局部的に凹状に形成され、その凹状部分にゲート電極１２及びサイドウォール２１が配置されている。ゲート電極１２は、ゲート酸化膜１１を介してチャネル領域７，８に対向している。一方、サイドウォール２１は、ゲート電極１２の側方に配置されゲート酸化膜１１を介して低濃度不純物領域１５，１８に対向している。

平坦化膜２６，３１には、各高濃度不純物領域２２，２５と重なる位置において、コンタクトホール２９が貫通形成されている。コンタクトホール２９には、メタル電極であるソース電極３０及びドレイン電極３０がそれぞれ形成されている。

−製造方法−
次に、上記半導体装置Ｓの製造方法について説明する。

（素子形成工程）
まず、素子形成工程では基体層１に素子であるＮＭＯＳトランジスタ４７及びＰＭＯＳトランジスタ４６の少なくとも一部を形成する。すなわち、図９に示すように、ウェハであるシリコン基板１（基体層１に相当する）に対し、３０ｎｍ程度の厚みの熱酸化膜２を形成する。熱酸化膜２は、後にイオン注入を行う工程においてシリコン基板１の表面の汚染を防ぐことを目的とするものであるが、必ずしも必須ではない。

次に、第２の活性領域４２となる領域にレジストマスク（不図示）を形成した状態で、第１の活性領域４１となる領域にＮ型不純物元素（例えばリン等）をイオン注入する。リン元素をイオン注入する場合、その注入エネルギーを５０〜１５０ＫｅＶ程度に設定すると共に、ドーズ量を１×１０^１２〜１×１０^１３ｃｍ^−２程度とする。このとき、次の工程においてＰ型不純物をシリコン基板１の全面に注入する場合には、Ｐ型不純物元素によって打ち消される相当分を考慮して、Ｎ型不純物元素の注入量を設定する。

次に、図９に示すように、上記レジストを除去した後に、第１の活性領域４１となる領域及び第２の活性領域４２となる領域の双方に対し、同時にＰ型不純物元素５（例えばホウ素）をイオン注入する。ホウ素をイオン注入する場合、注入エネルギーを１０〜５０ＫｅＶ程度にすると共に、ドーズ量を１×１０^１２〜１×１０^１３ｃｍ^−２程度とする。

その後、熱酸化膜２を除去した後、酸化雰囲気中で９００〜１０００°程度の熱処理をすることによって、３０ｎｍ程度の厚みの熱酸化膜６を形成すると共に、Ｎウェル領域７及びＰウェル領域８に注入された不純物元素を拡散させ、Ｎウェル領域７及びＰウェル領域８を形成する。

次に、シリコン基板１（Ｎウェル領域７及びＰウェル領域８）の表面にＣＶＤ等により２００ｎｍ程度の厚みの窒化珪素膜９を形成した後、窒化珪素膜９及び熱酸化膜６のパターニングを行う。

このとき、Ｎウェル領域７及びＰウェル領域８の一部が窒化珪素膜９及び熱酸化膜６によって覆われている。また、Ｎウェル領域７及びＰウェル領域８の境界を含む領域が露出している。そうして、これら窒化珪素膜９及び熱酸化膜６が残された領域が後に第１領域Ｒ１となる一方、それ以外の窒化珪素膜９及び熱酸化膜６が除去された領域が後に第２領域Ｒ２となる。

続いて、図１０に示すように、酸素雰囲気中で９００〜１０００°程度の熱処理を行うことによりＬＯＣＯＳ酸化を行う。そうして、２００〜５００ｎｍ程度の厚みであって例えば３５０ｎｍのＬＯＣＯＳ酸化膜１０を形成する。ＬＯＣＯＳ酸化膜１０は、上記窒化珪素膜９及び熱酸化膜６から露出している領域及びその近傍に形成される。こうして、ＬＯＣＯＳ酸化膜１０が形成された複数の領域がそれぞれ第２領域Ｒ２となる。また、これら第２領域Ｒ２の間の領域は、後工程で活性領域４１，４２が形成される第１領域Ｒ１となる。尚、ＬＯＣＯＳ酸化は素子分離のための方法であるが、例えばＳＴＩ（Shallow Trench Isolation）等のＬＯＣＯＳ酸化以外の方法によって素子分離を行ってもよい。

次に、窒化珪素膜９及び熱酸化膜６を一旦除去した後に、酸素雰囲気中で１０００℃程度の熱処理を行って、第１領域Ｒ１におけるＮウェル領域７及びＰウェル領域８の表面に１０〜２０ｎｍ程度の厚みのゲート酸化膜１１を形成する。尚、ＮＭＯＳ及びＰＭＯＳトランジスタのしきい値電圧を調整するために、窒化珪素膜９を除去した後に、ＮＭＯＳ及びＰＭＯＳトランジスタにそれぞれＮ型不純物イオン又はＰ型不純物イオンをイオン注入してもよい。

その後、図１１に示すように、第１領域Ｒ１のゲート酸化膜１１の上に、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲート電極１２を形成する。ゲート電極１２はＣＶＤ等により３００ｎｍ程度の厚みのポリシリコンをゲート酸化膜１１の上に堆積させた後、フォトリソグラフィ及びエッチングによりパターニングして形成する。

続いて、図１１に示すように、ＮＭＯＳトランジスタを形成する領域（図１１で右側の領域）で開口するようにレジスト１３を形成し、ゲート電極１２をマスクとして、Ｎ型不純物元素１４をイオン注入する。そうして、シリコン基板１にＮ型低濃度不純物領域１５を形成する。Ｎ型不純物元素１４には例えばリン元素を適用し、そのイオン注入条件としては、例えばドーズ量を５×１０^１２〜５×１０^１３ｃｍ^−２程度とする。

次に、同様に、ＰＭＯＳトランジスタを形成する領域（図１１で左側の領域）で開口するようにレジスト（不図示）を形成し、ゲート電極１２をマスクとして、Ｐ型不純物元素をイオン注入する。そうして、図１２に示すように、Ｐ型低濃度不純物領域１８を形成する。上記Ｐ型不純物元素には例えばホウ素元素を適用し、そのイオン注入条件としては、例えばドーズ量を５×１０^１２〜５×１０^１３ｃｍ^−２程度とする。

尚、ホウ素は熱拡散係数が比較的大きいため、後工程においてＰＭＯＳトランジスタのＰ型高濃度不純物領域を形成する際に注入されたホウ素の熱拡散のみによって、ＰＭＯＳトランジスタのＰ型低濃度不純物領域を形成できる場合がある。したがって、必ずしもＰ型低濃度不純物領域１８を形成するためのイオン注入を行わなくてもよい。

次に、ゲート酸化膜１１及びＬＯＣＯＳ酸化膜１０等を覆うようにＣＶＤ等によりＳｉＯ_２膜（不図示）を形成する。その後、前記ＳｉＯ_２膜に対して異方性ドライエッチングを行うことにより、図１２に示すように、ゲート電極１２の両側壁にＳｉＯ_２からなるサイドウォール２１を形成する。

次に、ＮＭＯＳトランジスタを形成する領域で開口するようにレジスト（不図示）を形成し、ゲート電極１２及びサイドウォール２１をマスクとして、リン等のＮ型不純物元素をシリコン基板１にイオン注入する。そうして、Ｎ型低濃度不純物領域１５の両外側にＮ型高濃度不純物領域２２を形成する。

また、ＰＭＯＳトランジスタを形成する領域で開口するようにレジスト（不図示）を形成し、ゲート電極１２及びサイドウォール２１をマスクとして、ホウ素等のＰ型不純物元素をシリコン基板１にイオン注入する。そうして、Ｐ型低濃度不純物領域１８の両外側にＰ型高濃度不純物領域２５を形成する。その後、不純物元素がイオン注入された領域に熱処理を行って、その不純物元素の活性化を行う。熱処理としては例えば９００℃で１０分間の熱処理を行う。

その後、図１３に示すように、ゲート電極１２及びサイドウォール２１等を覆うようにＳｉＯ_２等の絶縁膜を形成した後に、これをＣＭＰ等により平坦化して厚さ６００ｎｍ程度の平坦化膜２６を形成する。このことにより、第２領域Ｒ２の絶縁膜の厚みは９５０ｎｍ（＝６００ｎｍ＋３００ｎｍ）程度となる。

（剥離層形成工程）
次に、剥離層形成工程を行う。剥離層形成工程では、図１４に示すように、シリコン基板１の内部に、平坦化膜２６を介して剥離用物質２７をイオン注入して、剥離層２８を形成する。剥離用物質２７は、水素、及びＨｅやＮｅ等の不活性元素の少なくとも一つを含むようにする。イオン注入の条件としては、例えば剥離用物質２７が水素の場合、ドーズ量を２×１０^１６〜１×１０^１７ｃｍ^−２とし、注入エネルギーを１００〜２００ＫｅＶ程度とする。そうして、例えば１５０ＫｅＶで水素をイオン注入した場合には、水素濃度のピークは、平坦化膜２６の表面から１４００ｎｍ程度の深さに形成される。

続いて、平坦化膜２６にコンタクトホール２９を形成し、コンタクトホール２９の底で高濃度不純物領域２２，２５を露出させる。その後、コンタクトホール２９の内部にメタル材料を充填して、図１５に示すように、メタル電極３０を形成する。尚、メタル配線層の容量低減等のために、層間絶縁膜としての平坦化膜２６の膜厚を大きくする場合には、コンタクトホール２９を形成する前に、ＳｉＯ_２等の絶縁膜をＣＶＤ等により追加形成してもよい。以上のように、素子形成工程を行う。

（平坦化膜形成工程）
次に、平坦化膜形成工程を行う。平坦化膜形成工程では、素子である上記ＮＭＯＳトランジスタ４７及びＰＭＯＳトランジスタ４６の少なくとも一部を覆うように、シリコン基板１（後の基体層１に相当する）に平坦な表面を有する平坦化膜３１を形成する。すなわち、まず、第１領域Ｒ１及び第２領域Ｒ２の平坦化膜２６上に、ＣＶＤ等により絶縁膜を２μｍ程度の厚みで堆積させて形成する。その後、その絶縁膜をＣＭＰ法等によって１μｍ程度の厚みに研磨して表面を平坦化し、図１５に示すように、平坦化膜３１を形成する。

本実施形態において、複数の上記ＮＭＯＳトランジスタ４７及びＰＭＯＳトランジスタ４６が形成されている領域である素子形成領域７０は、ガラス基板３５上に複数形成され、平面図である図２、及び図２におけるIII−III線断面図である図３に示すように、シリコン基板１の厚みから見て、それぞれ湾曲した形状となっている。尚、素子形成領域７０には、素子の少なくとも一部が形成されていればよい。

（凸状部形成工程）
次に、凸状部形成工程を行う。凸状部形成工程では、平面図である図４、図４におけるV−V線断面図である図５、及び図１６に示すように、フォトリソグラフィ及びエッチングによって、シリコン基板の一部及び平坦化膜２６，３１を素子形成領域７０の周囲において除去する。そのことによって、素子形成領域７０を含む凸状部５１を形成する。

凸状部５１は、シリコン基板１の厚み方向から見て、後工程でガラス基板３５に貼り付けられたときに前記構造物たるシール部材６４及び対向基板６２の側面に沿うように、湾曲又は屈曲した側面を有するように形成する。本実施形態では、図１に示すように、凸状部５１は、シール部材６４及び対向基板６２の凸状に湾曲した側面に沿って、これらシール部材６４等側の側面が凹状に湾曲して形成される。

すなわち、まず、図１６に示すように、凸状部５１の周囲で開口するフォトレジスト３２を形成する。このフォトレジスト３２が開口している領域には、後工程でダイシングによりシリコン基板１を切断する分断領域４４が含まれている。分断領域４４は、各凸状部５１同士の間で延びる格子状の領域である。

そして、フォトレジスト３２から露出している領域をドライエッチングすることにより、平坦化膜２６，３１、ＬＯＣＯＳ酸化膜１０、シリコン基板（基体層）１の一部及び剥離層２８を除去して、図１６に示すように、剥離層２８よりも深い位置まで凹状部５２を形成する。例えば、この実施形態では基板表面から剥離層２８までの深さは２．４μｍ程度なので、ドライエッチングにより３〜３．５μｍ程度の深さの凹状部５２を形成する。尚、凹状部５２はウェットエッチングによっても形成することが可能である。

こうして、凹状部５２以外の領域が凸状部５１として形成される。また、凸状部５１には剥離層２８が含まれることとなる。

（ダイ形成工程）
次に、ダイ形成工程を行う。ダイ形成工程では、図４、図５及び図１７に示すように、剥離層２８が形成された基体層１を、凸状部５１の周囲において基体層１の厚み方向に上記分断領域４４で分断する。そのことにより、凸状部５１を有するダイＤを形成する。すなわち、フォトレジスト３２を除去した後に、レジスト等を塗布して表面保護膜３３を形成する。その後、図１７に示すように、分断領域４４において、基体層１をダイシングにより分断して、複数のダイＤを形成する。

尚、凸状部５１を形成したときのフォトレジスト３２を、そのまま表面保護膜として流用してもよい。ただし、ダイＤの側面を滑らかな表面に形成する観点から、上述のように、フォトレジスト３２とは別に、表面保護膜３３を形成することが望ましい。

（貼付工程）
次に、貼付工程を行う。貼付工程では、ダイＤを、図１、図６、図６におけるVII−VII線断面図である図７及び図１８に示すように、後工程で配置される前記構造物６２，６４と隣接するように、平坦化膜３１の表面において基板３５に貼り付ける。基板３５には例えばガラス基板３５を適用する。すなわち、表面保護膜３３を除去した後に、平坦化膜３１の表面をＳＣ１洗浄して表面の有機物を除去し、かつ、水酸基で終端する。その後、図１８に示すように、同じくＳＣ１洗浄したガラス基板３５に位置合わせして、ファンデルワールス力による自己接合により、平坦化膜３１の表面を貼り合わせる。

（分離工程）
次に、分離工程を行う。分離工程では、ガラス基板３５に貼り付けられたダイＤにおける基体層１の一部を剥離層２８に沿って分離除去する。図１９に示すように、４００〜６００℃程度の加熱処理を基体層１に行うことにより、剥離層２８に沿って基体層（シリコン基板）１の一部（つまり、剥離層２８を介してゲート電極１２とは反対側の部分）が分離除去され、ガラス基板３５上にＮＭＯＳトランジスタ４７及びＰＭＯＳトランジスタ４６が移される。

（素子分離工程）
その後、図８に示すように、剥離層２８をエッチング等により取り除いた後、ＬＯＣＯＳ酸化膜１０が露出するまで基体層１（Ｎウェル領域７及びＰウェル領域８）をエッチングやＣＭＰ等により薄膜化して、素子分離を行う。さらに、図８に示すように、露出した基体層１の表面を保護し、電気絶縁性を確保するために、保護膜３６を形成する。尚、ＬＯＣＯＳ酸化膜１０が露出するまで基体層１をエッチングする工程は必ずしも必須ではない。以上のようにして、半導体装置Ｓを製造する。

−実施形態１の効果−
したがって、この実施形態１によると、基体層１の厚み方向から見て、ダイＤの側面を構造物（対向基板６２及びシール部材６４）の凸状に湾曲した側面に沿うように、凹状に湾曲した形状に形成することができ、ガラス基板３５上にダイＤをスペースの無駄なく効率良く配置することができる。また、その形状をフォトリソグラフィにより高精度に形成することができる。したがって、ダイＤからなる低消費電力のドライバ６７を任意の形状に精度良く形成でき、ドライバ６７を配置するガラス基板３５上の領域（非表示領域６６）の形状の拘わらず、当該ドライバ６７を高密度に集積して配置することができる。また、上記ダイＤを有する半導体装置は、例えばモバイル機器等の低消費電力が重要視されるデバイスに、好適なものとすることができる。

さらに、ダイＤの側面の少なくとも一部に、凹状部５２の底面と内側面（言い換えれば、凸状部５１の側面）とからなる切り欠き状部分を形成できるため、仮にダイＤの上記切り欠き状部分にダストが付着しても、拡大断面図である図２０に示すように、その切り欠き状部分の底面とガラス基板３５との間に所定の隙間５０を形成して、その隙間５０においてダスト５５がダイＤとガラス基板３５とに挟まれないようにすることができる。その結果、ダイＤとガラス基板３５との貼り合わせを、ダイＤの外周領域においてダスト５５により阻害されないようにして、その貼り合わせ精度を高めることができる。

さらにまた、凹状部５２を水素注入深さよりも深く形成したので、拡大断面図である図２１に示すように、分離工程において、ダイＤの端部に付着したダスト５５がガラス基板３５上に残らないようにすることができる。

さらに、ダイＤの側面（つまり、凸状部５１の側面）を、フォトリソグラフィ及びエッチングによって形成したので、厚み方向に揃った滑らかな表面に形成することができる。したがって、貼り合わせの位置精度を容易に高めることができ、貼り合わせマージンを大きく取る必要もなくなる。そうして、製造された半導体装置の良品率を向上させると共に、集積度を高めることが可能になる。

《発明の実施形態２》
図２２は、本発明の実施形態２を示している。尚、以降の各実施形態では、図１〜図２１と同じ部分については同じ符号を付して、その詳細な説明を省略する。

図２２は、本実施形態２の液晶表示装置Ｌの一部を示す平面図である。

上記実施形態１では、ＴＦＴ基板６１及び対向基板６２が円形であったのに対し、本実施形態ではそれぞれ矩形状に形成されている。図２２に示すように、ＴＦＴ基板６１の非表示領域６６には、対向基板６２に対向しない領域において、ＦＰＣ（flexible printed circuit）６８の一端が接続されると共に、ダイＤからなるドライバ６７が設けられている。

上記ダイＤは、対向基板６２及びシール部材６４と、ＦＰＣ６８との間に配置されている。そして、ダイＤのＦＰＣ６８側部分は、ＴＦＴ基板６１表面の法線方向から見て、ＦＰＣ６８の一端を囲むように凹状に屈曲して形成されている。一方、ダイＤの対向基板６２側部分は、直線状の対向基板６２の辺に沿って直線状に形成されている。本実施形態のダイＤは、上記実施形態１と同様にして形成することができる。

したがって、本実施形態２によっても、構造物であるＦＰＣ６８、対向基板６２及びシール部材６４の側面に沿って、ダイＤを容易に形成できる結果、ガラス基板３５上にドライバ６７をスペースの無駄なく効率良く配置することができる。

《発明の実施形態３》
図２３は、本発明の実施形態３を示している。

図２３は、ＴＦＴ基板６１のガラス基板３５上に形成されたドライバ６７を拡大して示す平面図である。

本実施形態では、液晶表示装置Ｌを構成するガラス基板３５に、２つの横長矩形状の回路部６９が所定の間隔で配置されている。これに対し、本実施形態ダイＤからなるドライバ６７は、左右が凹状に屈曲したエ字状に形成され、その凹状部分の内側に上記回路部６９がそれぞれ配置されている。言い換えれば、ダイＤは、各回路部６９の３辺をそれぞれ囲むように屈曲して形成されている。

したがって、本実施形態３によっても、構造物である２つの回路部６９の側面に沿って、ダイＤを容易に形成できる結果、ガラス基板３５上にドライバ６７をスペースの無駄なく効率良く配置することができる。

《その他の実施形態》
上記実施形態１では、シール部材６４の外側のリング状の非表示領域６６にダイＤを配置した例について説明したが、平面図である２４に示すように、シール部材６４と重なるように、ダイＤを配置するようにしてもよい。このことによっても、ダイＤを構造物としてのシール部材６４内側の液晶層６３に沿って湾曲して形成することができ、ダイＤを効率良く配置することが可能になる。

また、上記各実施形態では、剥離層形成工程において、水素等の剥離用物質を基体層１にイオン注入して剥離層２８を形成した例について説明したが、本発明はこれに限らず、例えば、機械的強度が比較的小さいポーラス層、アモルファス層又は柱状構造によって剥離層を形成することも可能である。

この場合には、分離工程において、上記剥離層が形成された基体層１に外力を加えて、圧縮力、剪断力、引っ張り応力等を生じさせることにより、若しくは上記剥離層をエッチングすることにより、当該基体層１の一部を剥離層に沿って分離除去することができる。

また、ダイＤは素子の少なくとも一部を含んでいればよく、例えば、単結晶シリコン等の半導体膜を含むダイＤを、基板に移すようにしてもよい。

また、上記実施形態１では、ガラス基板３５に貼り合わせる前のダイＤに素子の少なくとも一部を形成した例について説明したが、本発明はこれに限らず、ダイＤが、素子の少なくとも一部が形成されていない基体層１と、その表面に形成された平坦化膜３１とによって構成されている場合についても、同様に適用することができる。例えば、単結晶シリコン等からなる基体層１及び平坦化膜３１を、フォトリソグラフィ及びエッチングによって所定の形状に形成し、ダイシングした後にガラス等の基板３５に貼り付けるようにしてもよい。そうして、基板３５上に移された基体層１を、そのままの形状で、ＭＯＳトランジスタの半導体層として用いることが可能である。

また、構造物は、上述の対向基板６２やＦＰＣ６８等に限らず、例えば上記実施形態１で説明したようなダイであってもよい。すなわち、予め基板３５上にダイをシリコン基板１から移して形成し、当該ダイを構造物として、このダイに沿うように湾曲又は屈曲した側面を有するダイＤを隣接して形成することも可能である。

また、上記実施形態１ではガラス基板３５にダイＤを貼り合わせる例について説明したが、本発明はこれに限らず、ガラス基板３５に予め形成した電気素子（不図示）に対し、ガラス基板３５に貼り付けたダイＤのＮＭＯＳトランジスタ４７及びＰＭＯＳトランジスタ４６を電気的に接続するようにしてもよい。

以上説明したように、本発明は、例えば液晶表示装置等に適用される半導体装置、及びその製造方法について有用である。

Ｓ 半導体装置
Ｄ ダイ
１ 基体層、シリコン基板
２８ 剥離層
３１ 平坦化膜
３５ ガラス基板（基板）
４６ ＰＭＯＳトランジスタ（素子）
４７ ＮＭＯＳトランジスタ（素子）
５１ 凸状部
６１ ＴＦＴ基板
６２ 対向基板（構造物）
６３ 液晶層
６４ シール部材（構造物）
６７ ドライバ
６８ ＦＰＣ（構造物）
６９ 回路部（構造物）
７０ 素子形成領域

Claims (16)

1. 基板上に設けられる構造物と隣接するようにダイが前記基板上に配置された半導体装置を製造する方法であって、
   前記基体層の内部に剥離層を形成する工程と、
   前記基体層に、平坦な表面を有する平坦化膜を形成する工程と、
   フォトリソグラフィ及びエッチングによって、前記基体層及び前記平坦化膜を所定領域の周囲において除去し、前記所定領域を含むと共に、前記基体層の厚み方向から見て、前記構造物に沿うように湾曲又は屈曲した側面を有する凸状部を形成する工程と、
   前記剥離層が形成された基体層を、前記凸状部の周囲において前記基体層の厚み方向に分断することにより、前記凸状部を有するダイを形成する工程と、
   前記ダイを、前記構造物と隣接するように、前記凸状部における平坦化膜の表面において前記基板に貼り付ける工程と、
   前記基板に貼り付けられたダイにおける前記基体層の一部を前記剥離層に沿って分離除去する工程とを有する
   ことを特徴とする半導体装置の製造方法。
2. 請求項１に記載された半導体装置の製造方法において、
   前記平坦化膜を形成する前に、前記基体層に素子の少なくとも一部を形成する工程を有し、
   前記平坦化膜を形成する工程では、前記素子の少なくとも一部を覆うように前記平坦化膜を形成し、
   前記凸状部を形成する工程では、前記所定領域に前記素子の少なくとも一部が形成されている
   ことを特徴とする半導体装置の製造方法。
3. 請求項１又は２に記載された半導体装置の製造方法において、
   前記凸状部を形成する工程では、前記剥離層が含まれるように前記凸状部を形成する
   ことを特徴とする半導体装置の製造方法。
4. 請求項１乃至３の何れか１つに記載された半導体装置の製造方法において、
   前記剥離層を形成する工程では、水素及び不活性元素の少なくとも一方をイオン注入することにより、前記剥離層を形成する
   ことを特徴とする半導体装置の製造方法。
5. 請求項４に記載された半導体装置の製造方法において、
   前記基体層の一部を分離除去する工程では、前記基体層を加熱する
   ことを特徴とする半導体装置の製造方法。
6. 請求項１乃至３の何れか１つに記載された半導体装置の製造方法において、
   前記剥離層を形成する工程では、ポーラス層、アモルファス層又は柱状構造によって前記剥離層を形成する
   ことを特徴とする半導体装置の製造方法。
7. 請求項６に記載された半導体装置の製造方法において、
   前記基体層の一部を分離除去する工程では、前記基体層に外力を加える
   ことを特徴とする半導体装置の製造方法。
8. 請求項６に記載された半導体装置の製造方法において、
   前記基体層の一部を分離除去する工程では、前記剥離層をエッチングする
   ことを特徴とする半導体装置の製造方法。
9. 請求項１乃至８の何れか１つに記載された半導体装置の製造方法において、
   前記基板は、ガラス基板である
   ことを特徴とする半導体装置の製造方法。
10. 請求項１乃至８の何れか１つに記載された半導体装置の製造方法において、
    前記基板は、樹脂基板である
    ことを特徴とする半導体装置の製造方法。
11. 請求項１乃至１０の何れか１つに記載された半導体装置の製造方法において、
    前記基体層は、シリコン層、ゲルマニウム層、II−VI族化合物半導体層又はその混晶層、III−V族化合物半導体層又はその混晶層、IV−IV族化合物半導体層又はその混晶層、ＬｉＮｂＯ_３層、ＬａＡｌＯ_３層、及びＳｒＴｉＯ_３層のいずれか１つである
    ことを特徴とする半導体装置の製造方法。
12. 表面が平坦である平坦化膜が形成された基体層を有するダイと、
    前記平坦化膜を介して前記ダイが貼り付けられ、該ダイに隣接して設けられた構造物を有する基板とを備えた半導体装置であって、
    前記ダイは、前記基板表面の法線方向から見て前記構造物に沿って湾曲又は屈曲した側面を有している
    ことを特徴とする半導体装置。
13. 請求項１２に記載された半導体装置において、
    前記基体層には、素子の少なくとも一部が形成され、
    前記素子の少なくとも一部は、前記平坦化膜に覆われている
    ことを特徴とする半導体装置。
14. 請求項１２又は１３に記載された半導体装置において、
    前記基板は、ガラス基板である
    ことを特徴とする半導体装置。
15. 請求項１２又は１３に記載された半導体装置において、
    前記基板は、樹脂基板である
    ことを特徴とする半導体装置。
16. 請求項１２乃至１５の何れか１つに記載された半導体装置において、
    前記基体層は、シリコン層、ゲルマニウム層、II−VI族化合物半導体層又はその混晶層、III−V族化合物半導体層又はその混晶層、IV−IV族化合物半導体層又はその混晶層、ＬｉＮｂＯ_３層、ＬａＡｌＯ_３層、及びＳｒＴｉＯ_３層のいずれか１つである
    ことを特徴とする半導体装置。

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