JP2638558B2

JP2638558B2 - 半導体装置及びその製造方法

Info

Publication number: JP2638558B2
Application number: JP10629995A
Authority: JP
Inventors: 勲美酒井
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1995-04-28
Filing date: 1995-04-28
Publication date: 1997-08-06
Anticipated expiration: 2012-08-06
Also published as: JPH08306916A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関し、特
にソース・ドレイン拡散層上に自己整合的にシリサイド
層が形成されたＭＯＳトランジスタを有する半導体装置
に関する。

【０００２】

【従来の技術】従来のゲート電極及びソース・ドレイン
拡散層が自己整合的にシリサイド化されたＭＯＳトラン
ジスタの半導体装置に係る製造方法の一例を図１１〜１
３により説明する。

【０００３】まず図１１（ａ）に示すようにＰ型シリコ
ン基板１０１にパッド酸化膜４０１，窒化膜４０２を形
成した後、活性領域にパターニングしたフォトレジスト
４０３をマスクとして窒化膜４０２をエッチングし、フ
ィールド反転防止のためのボロンを１５０ｋｅＶで５ｅ
１３／ｃｍ²ほど注入し、ｐ⁺不純物層４０４を形成す
る。

【０００４】次に図１１（ｂ）に示すように、フォトレ
ジスト４０３を除去した後、窒化膜４０２をマスクとし
てＰ型シリコン基板１０１を選択酸化し、素子分離のた
めのフィールド酸化膜４０５を形成する。次に、パッド
酸化膜４０１を除去し、新たに２０ｎｍの酸化膜を成長
させ、閾値電圧を調整するためにボロンを３０ｋｅＶで
５ｅ１２／ｃｍ²ほど注入した後、２０ｎｍの酸化膜を
除去し、ゲート電極膜１１２を形成する。

【０００５】次に図１２（ｃ）に示すように、燐を添加
したゲートポリシリコン１１３をゲート酸化膜１１２上
に形成し、ソース・ドレイン領域ｎ^-拡散層１１４を形
成する。次に、ＣＶＤ法により、窒化膜を１００ｎｍ程
成長し、その後、異方性エッチングにより窒化膜をエッ
チングし、ゲートポリシリコン１１３の側面に膜厚、１
００ｎｍの窒化間の側壁１１５を形成する。次に、砒素
のイオン注入によりｎ⁺拡散層１１６を形成する。

【０００６】次に図１２（ｄ）に示すように、バッファ
ードフッ酸により自然酸化膜を除去した後、スパッタ法
により５０ｎｍのチタン層１１７を形成する。

【０００７】次に図１３（ｅ）に示すように、窒素雰囲
気中で６５０℃，３０秒の熱処理を行うことにより、チ
タン層１１７とゲートポリシリコン１１３及びｎ⁺拡散
層１１６とを反応させ、チタンシリサイド層１１８，１
１９を形成する。次に、フィールド酸化膜４０５上及び
窒化膜の側壁１１５上の未反応のチタン層をウェットエ
ッチにより除去する。その後、チタンシリサイド層１１
８，１１９の層抵抗を低下させるため、９００℃，３０
秒の熱処理を行う。

【０００８】その後図１３（ｆ）に示すように、層間絶
縁膜１２１を堆積して、コンタクト形成のためにフォト
レジストをパターニングして、異方性エッチングにより
コンタクト孔１２３を開口する。

【０００９】次に、チタン１２４，窒化チタン１２５及
びアルミ１２６をスパッタし、フォトレジストをマスク
にした異方性エッチングにより、引き出し電極１２７を
形成して、コンタクト抵抗を安定させるため、４００℃
で、３０分の熱処理を行って、装置は完成する。

【００１０】従来の製造方法の公知例としては特開昭５
７−９９７７５号等がある。

【００１１】

【発明が解決しようとする課題】この従来のＭＯＳトラ
ンジスタではチタン層被着後、熱処理によりチタン層と
シリコンとを反応させ、チタンシリサイドを形成すると
きに、図１４に示すようにフィールド酸化膜４０５とチ
タン層が反応し、フィールド酸化膜上にも薄いチタンシ
リサイド５０１が形成されてしまう。その結果、本来分
離されるべき、ソース・ドレインであるｎ⁺拡散層５０
２と、ｎ⁺拡散層５０３とがフィールド酸化膜上のチタ
ンシリサイド５０１とが短絡し、回路は正常に動作しな
くなる。

【００１２】この不具合を避けるためには、フィールド
酸化膜上のチタンシリサイド５０１を除去するためにウ
ェットエッチングを行えばよい。しかし、素子の微細化
に伴い、拡散層上のチタンシリサイドも薄くした場合、
このウェットエッチングによりゲートポリシリ上、及び
拡散層上のチタンシリサイドもエッチングされるため、
チタンシリサイドの層抵抗が増大し、ばらつきも大きく
なる。このようにチタンシリサイドを形成したゲート電
極の層抵抗及び拡散層の層抵抗が増大したり、ばらつき
が大きくなると、これを用いて製造した集積回路では所
望の性能を出すことができなくなり、歩留りが低下する
という問題がある。

【００１３】また、他の問題点としては、微細化に伴
い、コンタクト孔とフィールド酸化膜との間隔が小さく
なり、フォトレジストにコンタクト孔形成用のパターニ
ングをするマスクの位置合わせがずれた場合、コンタク
ト孔がフィールド酸化膜４０５上にも形成される。この
とき、通常、コンタクト孔形成時の異方性エッチングは
層間膜をエッチングするだれの時間だけでなく、さらに
時間を長くしてエッチングを行うため、図１５（ａ）に
示すように、フィールド酸化膜４０５もエッチングさ
れ、フィールド酸化膜の下のｐ⁺不純物層４０４が露出
する。このような状態で、チタン１２４，窒化チタン１
２５，アルミ１２６をスパッタし、引き出し電極を形成
すると、本来、ｐ−ｎ接合により分離されるべきｎ⁺拡
散層５０３とｐ⁺不純物層４０４がチタン１２４により
短絡し、回路は正常に動作しなくなるる（図１５
（ｂ））。

【００１４】この不具合を避けるためには、コンタクト
孔孔開口後にリン等のｎ型不純物を注入すればよいが、
イオン注入工程，熱処理工程等が増加し、特にＣＭＯＳ
構造においては、ｐＭＯＳ，ｎＭＯＳ別々に不純物をコ
ンタクトに注入しなくてはならないため、さらに多くに
工程が必要となる。従って、この製造工程の増大に伴
い、製造コストが増大するという問題がある。

【００１５】本発明の目的は、短絡事故を防止し、かつ
歩留り等を防止した半導体装置及びその製造方法を提供
することにある。

【００１６】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、２以上の絶縁膜と、シ
リサイド層とを有する半導体装置であって、２以上の絶
縁膜は、一導電型の半導体基板に選択的に設けられた素
子分離領域に埋設され、一方の絶縁膜は活性領域側に形
成され、他方の絶縁膜は、前記一方の絶縁膜の周囲に形
成されており、シリサイド層は、前記活性領域に形成さ
れた拡散層上に選択的に形成され、前記一方の絶縁膜上
に延在したものである。

【００１７】また前記一方の絶縁膜は、シリコン酸化膜
である。

【００１８】また前記他方の絶縁膜は、シリコン窒化膜
である。

【００１９】また前記シリサイド層は、高融点金属のシ
リサイドである。

【００２０】また前記シリサイド層は、チタンシリサイ
ドである。

【００２１】また前記シリサイド層は、コバルトシリサ
イドである。

【００２２】また前記シリサイド層は、コバルトとチタ
ンの積層膜とシリコンが反応することにより形成された
シリサイドである。

【００２３】また前記一方の絶縁膜は、酸化膜であり、
前記他方の絶縁膜は窒化膜であり、前記シリサイド層は
高融点金属のシリサイドである。

【００２４】また本発明に係る半導体装置の製造方法
は、凹部形成工程と、絶縁膜形成工程と、除去工程と、
シリサイド形成工程とを有する半導体装置の製造方法で
あって、凹部形成工程は、一導電型の半導体基板の素子
分離領域に選択的に凹部を形成する処理であり、絶縁膜
形成工程は、前記半導体基板全面に第１の絶縁膜と第２
の絶縁膜とを層状に形成する処理であり、除去工程は、
前記半導体基板の凹部を除く領域に位置する前記第２の
絶縁膜及び前記第１の絶縁膜を選択的に除去する処理で
あり、シリサイド形成工程は、前記半導体基板の凹部を
除く領域に選択的に形成された拡散層上、及び前記拡散
層に隣接する前記第１の絶縁膜上に高融点金属のシリサ
イドを選択的に形成する処理である。

【００２５】また凹部形成工程と、前段の絶縁膜形成工
程と、前段の除去工程と、後段の絶縁膜形成工程と、後
段の除去工程と、シリサイド形成工程とを有する半導体
装置の製造方法であって、凹部形成工程は、一導電型の
半導体基板の素子分離領域に選択的に凹部を形成する処
理であり、前段の絶縁膜形成工程は、前記半導体基板全
面に第１の絶縁膜と第２の絶縁膜とを層状に形成する処
理であり、前段の除去工程は、異方性エッチングにより
少なくとも前記半導体基板の凹部を除く領域の前記第２
の絶縁膜を除去し、前記凹部の側面に前記第２の絶縁膜
を残す処理であり、後段の絶縁膜形成工程は、前記半導
体基板に第３の絶縁膜を形成する処理であり、後段の除
去工程は、前記半導体基板の凹部を除く領域の前記第３
の絶縁膜及び前記第１の絶縁膜を選択的に除去する処理
であり、シリサイド形成工程は、前記半導体基板の凹部
を除く領域に選択的に形成された拡散層上、及び前記拡
散層に隣接する第１の絶縁膜上に高融点金属のシリサイ
ドを選択的に形成する処理である。

【００２６】また前記半導体基板の凹部を除く領域の前
記第２の絶縁膜、及び前記第１の絶縁膜を選択的に除去
する工程は、化学機械的研磨法により前記半導体基板の
凹部を除く領域の前記第２の絶縁膜、及び前記第１の絶
縁膜を選択的に除去する処理である。

【００２７】また前記半導体基板の凹部を除く領域の前
記第２の絶縁膜、及び前記第１の絶縁膜を選択的に除去
する工程は、前記第２の絶縁膜上にフォトレジストを塗
布した後、異方性エッチングにより前記半導体基板の凹
部を除く領域の前記第２の絶縁膜が露出するまで前記フ
ォトレジストを除去した後、前記半導体基板の凹部を除
く領域の前記第２の絶縁膜及び前記第１の絶縁膜を異方
性エッチングにより選択的に除去する処理である。

【００２８】また前記半導体基板の凹部を除く領域の前
記第２の絶縁膜、及び前記第１の絶縁膜を選択的に除去
する工程は、化学機械的研磨法により前記半導体基板の
凸部の前記第２の絶縁膜、及び前記第１の絶縁膜を選択
的に除去する処理である。

【００２９】また前記半導体基板の凹部を除く領域の前
記第３の絶縁膜、及び前記第１の絶縁膜を選択的に除去
する工程は、前記第３の絶縁膜上にフォトレジストを塗
布した後、異方性エッチングにより前記半導体基板の凹
部を除く領域の前記第３の絶縁膜が露出するまで前記フ
ォトレジストを除去した後、前記半導体基板の凹部を除
く領域の前記第３の絶縁膜及び前記第１の絶縁膜を異方
性エッチングにより選択的に除去する処理である。

【００３０】また前記第１の絶縁膜は、前記高融点金属
と反応しシリサイドを形成する絶縁膜であり、前記第２
の絶縁膜は前記高融点金属と反応せず、シリサイドを形
成しない絶縁膜である。

【００３１】また前記第１の絶縁膜は、シリコン酸化膜
であり、前記第２の絶縁膜はシリコン窒化膜である。

【００３２】また前記高融点金属は、チタンである。

【００３３】また前記高融点金属は、コバルトである。

【００３４】また前記高融点金属は、モリブデンであ
る。

【００３５】また前記高融点金属は、タングステンであ
る。

【００３６】また前記高融点金属は、チタンとコバルト
の積層膜である。

【００３７】

【作用】フィールド領域において活性領域側から酸化膜
１０８，その外側に窒化膜１１０を形成し、拡散層１１
６上には高融点金属とシリコンを反応させてシリサイド
１１９，１２０を形成する。この高融点金属とシリコン
を反応させるとき、窒化膜１１０上にはシリサイド１１
９，１２０は形成されないため、フィールド領域により
分離された拡散層の短絡を防ぐことができる。また、こ
の反応時に活性領域に接する酸化膜上にはシリサイド１
１９，１２０が形成され、このシリサイド１１９，１２
０がコンタクト開口時に活性領域に接する酸化膜がエッ
チングされるのを防ぎ、コンタクト部での拡散層とシリ
コン基板の短絡を防ぐ。

【００３８】

【実施例】次に本発明について図面を参照して説明す
る。

【００３９】（実施例１）図１〜図５は、本発明の実施
例１を説明するための製造工程順の断面図である。

【００４０】まず図１（ａ）に示すようにｐ型シリコン
基板１０１に２０ｎｍのパッド酸化膜１０２及び５０ｎ
ｍのポリシリコン１０３を成長させる。次に活性領域に
フォトレジスト１０４を形成して、このフォトレジスト
１０４をマスクとして、不活性領域のポリシリコン１０
３，パッド酸化膜１０２及びｐ型シリコン基板１０１を
異方性エッチングにより除去し、深さ２００ｎｍの凹部
１０５，１０６を形成する。

【００４１】次に図１（ｂ）に示すように、フォトレジ
スト１０４を除去した後、熱酸化法により１０ｎｍの酸
化膜１０７を形成した後、ＣＶＤ法により５０ｎｍの酸
化膜１０８を成長する。次に１５０ｎｍのシリコン窒化
膜１０９を成長させ、異方性エッチングにより、平坦部
のシリコン窒化膜１０９をエッチングする。このとき、
幅が４００ｎｍよりも小さい凹部１０５においてはシリ
コン窒化膜１０９により凹部がすべて埋め込まれてしま
うが、幅が４００ｎｍよりも大きい凹部１０６において
は、活性領域の側面にシリコン窒化膜の側壁１１０がで
きる。

【００４２】次に図２（ｃ）に示すように、ＣＶＤ法に
より２００ｎｍの酸化膜１１１を成長し、化学的，機械
的研磨法により、活性領域である凸部の酸化膜１１１，
１０７及び１０８を除去し、シリコン窒化膜１０９，１
１０及びポリシリコン１０３を露出させる。

【００４３】次に図２（ｄ）に示すように、ポリシリコ
ン１０３を除去し、閾値電圧を調整するためにボロンを
３０ｋｅＶで５ｅ１２／ｃｍ²ほど注入した後、パッド
酸化膜１０２を除去し、１０ｎｍのゲート酸化膜１１２
を形成する。

【００４４】次に図３（ｅ）に示すように、燐を添加し
たポリシリコン１１３をゲート酸化膜１１２上に形成
し、ソース・ドレイン領域にｎ^-拡散層１１４を形成す
る。次に、ＣＶＤ法により、シリコン窒化膜を１００ｎ
ｍ程成長し、その後、異方性エッチングによりシリコン
チッキ膜をエッチングし、ゲートポリシリコン１１３の
側面に膜厚，１００ｎｍの窒化膜の側壁１１５を形成す
る。次に、砒素のイオン注入によりｎ+拡散層１１６を
形成する。

【００４５】次に図３（ｆ）に示すように、バッファー
ドフツ酸により自然酸化膜を除去した後、スパッタ法に
より５０ｎｍのチタン層１１７を形成する。

【００４６】次に図４（ｇ）に示すように、窒素雰囲気
中で７５０℃，６０秒の熱処理を行うことにより、チタ
ン層１１７とゲートポリシリコン１１３及びｎ⁺拡散層
１１６とを反応させ、チタンシリサイド層１１８，１１
９を形成する。このとき、熱処理温度が通常の反応温度
よりも高いため、酸化膜１０８上においては、チタン層
１１７と酸化膜１０８とが反応することと、ｎ⁺拡散層
１１６から、シリコンが供給されることにより、酸化膜
１０８上には、チタンシリサイド１２０が形成される。
このチタンシリサイド１２０はｎ⁺拡散層上のチタンシ
リサイド１１９よりもやや薄く、電気的には両者は短絡
している。またこのとき、窒化膜の側壁１１５及び素子
分離領域の窒化膜１０９，１１０とチタン層１１７とは
反応せず、これら窒化膜上にはチタンシリサイドは形成
されない。

【００４７】次に図４（ｈ）に示すように、フィールド
部の酸化膜１１１上及びシリコン窒化膜１０９及び窒化
膜の側壁１１５上の未反応のチタン層１１７をウェット
エッチにより除去する。このとき、酸化膜１１１上に形
成されたチタンシリサイドは、形成の効こうが酸化膜１
１１とチタン層１１７との反応のみによるものなので、
チタンシリサイド１２０よりも薄いため、この未反応チ
タンがエッチのときに除去される。その後、チタンシリ
サイド層１１８，１１９及び１２０の層抵抗を低下させ
るため、９０℃，３０秒の熱処理を行う。

【００４８】その後、図５（ｉ）に示すように層間絶縁
膜１２１を堆積して、コンタクト形成のためにフォトレ
ジスト１２２をパターニングして、異方性エッチングに
よりコンタクト孔１２３を開口する。このコンタクト開
口部には、エッチングガスに一酸化炭素（ＣＯ）を添加
するなどして、層間絶縁膜１２１とチタンシリサイド１
１８、１１９、及び１２０との選択比を高くし、チタン
シリサイドがエッチングされないようにする。

【００４９】次に図（ｊ）に示すように、チタン１２
４、窒化チタン１２５、及びアルミ１２６をスパッタ
し、フォトレジストをマスクにした異方性エッチングに
より、引き出し電極１２７を形成して、コンタクト抵抗
を安定させるため、４００℃で、３０分の熱処理を行っ
て、装置は完成する。

【００５０】（実施例２）次に本発明の実施例２につい
て図面を参照して説明する。図６〜図１０は、本発明の
実施例２を説明するための製造工程順の断面図である。

【００５１】図６（ａ）に示すようにｐ型シリコン基板
１０１に２０ｎｍのパッド酸化膜１０２及び５０ｎｍの
ポリシリコン１０３を成長させる。次に活性領域にフォ
トレジスト１０４を形成して、このフォトレジスト１０
４をマスクに、不活性領域のポリシリコン１０３、パッ
ド酸化膜１０２、及びｐ型シリコン基板１０１を異方性
エッチングにより除去し、深さ２００ｎｍの凹部１０
５、１０６を形成する。

【００５２】図６（ｂ）に示すように、フォトレジスト
１０４を除去した後、熱酸化法により１０ｎｍの酸化膜
１０７を形成した後、ＣＶＤ法により５０ｎｍの酸化膜
１０８を成長させる。次に１７０ｎｍのシリコン窒化膜
２０１を成長し、次にフォトレジスト２０２を塗布す
る。

【００５３】次に図７（ｃ）に示すように、フォトレジ
スト２０２とシリコン窒化膜２０１とのエッチングレー
トがほぼ等しくなるような条件でエッチングし、活性領
域である凸部のシリコン窒化膜２０１、酸化膜１０８、
及び酸化膜１０７を除去し、ポリシリコン１０３を露出
させる。このとき、不活性領域のフォトレジストは完全
になくなり、シリコン窒化膜２０１が露出している。

【００５４】次に図７（ｂ）に示すように、ポリシリコ
ン１０３を除去し、闘値電圧を調整するためにボロンを
３０ＫｅＶで５ｅ／１２ｃｍ２ほど注入した後、パッド
酸化膜１０２を除去し、１０ｎｍのゲート酸化膜１１２
を形成する。

【００５５】その後は、実施例１の図２（ｄ）〜図５
（ｊ）により説明した製造方法により、ゲートポリシリ
コン１１３をゲート酸化膜１１２上に形成し、ソース・
ドレイン領域にｎ^-拡散層１１４を形成する。次にゲー
トポリシリコン１１３の側面に窒化膜の側壁１１５を形
成し、ｎ⁺拡散層１１６を形成する（図８（ｅ））。

【００５６】次に図８（ｆ）に示すように、チタンをス
パッタし、熱処理によりシリコンの反応させることによ
り、チタンシリサイド層１１８、１１９、及び酸化膜１
０８条にチタンシリサイド１２０を形成する。

【００５７】その後、図９（ｇ）に示すように、層間絶
縁膜１２１を堆積して、コンタクト孔１２３を開口す
る。次に、チタン１２４、窒化チタン１２５、及びアル
ミ１２６をスパッタし、フォトレジストをマスクにした
異方性エッチングにより、引き出し電極１２７を形成し
て、コンタクト抵抗を安定させるため、４００℃で、３
０分の熱処理を行って、装置は完成する。

【００５８】実施例２では、不活性領域の素子分離構造
が酸化膜とシリコン窒化膜の２層構造になっており、実
施例１と比べると簡単な構造になっている。

【００５９】以上の実施例１、２ではｎチャネルのＭＯ
Ｓトランジスタについて示したが、ｐチャネルＭＯＳト
ランジスタ、ＣＭＯＳについても同様に本発明を適用さ
せることができることは言うまでもない。また、本実施
例では、シリサイド形成の金属として、チタンを用いた
が、タングステン、コバルト、及びモリブデン等の高融
点金属を用いてシリサイドを形成する場合にも同様に実
施することができる。

【００６０】

【発明の効果】以上の説明したように本発明は、素子分
離領域に活性領域を囲むように窒化膜を配置しているた
め、たとえ素子分離領域の酸化膜上にチタンシリサイド
が形成されても、窒化膜上にはチタンシリサイドは形成
されず、本来分離される素子が短絡することはない。従
って、チタンシリサイドの特性を損なうことなく、ソー
ス・ドレインの拡散層の短絡を防止し、歩留まりが向上
する。従来７０％程度であった歩留まりは、ほぼ１００
％となった。

【００６１】また、このように形成されたチタン膜は図
４（ｇ）に示すように素子分離領域の酸化膜１０７、１
０８上にも形成される。そのため、図１０（ａ）に示す
ように、コンタクトと素子分離の間隔が縮小され、コン
タクト形成時に位置合わせずれが生じ、コンタクト孔が
素子分離上に形成されても、ｎ⁺拡散層１１６と酸化膜
１０７の界面はチタンシリサイド１２０によりコンタク
トエッチング時に保護され、露出されることはない。従
って、その後、図１０に示すように、引き出し電極１２
７を形成しても、ｎ+拡散層１１６とシリコン基板１０
１が短絡されることがないので、コンタクト部でのリー
ク電流は増大しない。従来は、図１５（ａ）に示すよう
にシリコン基板と酸化膜との界面が露出する場合、コン
タクト開口後、ｎ型の不純物を導入し、コンタクト部で
のリーク電流を低減していたが、本発明の場合、コンタ
クト開口後の不純物導入が必要なくなる。従って、コン
タクト開口後の不純物導入に必要な工程を増加すること
なく、つまり、コストを増加させることなく、コンタク
トと素子分離の間隔を小さく、微細化することができ
る。

【図面の簡単な説明】

【図１】本発明の実施例１を製造工程順に示す断面図で
ある。

【図２】本発明の実施例１を製造工程順に示す断面図で
ある。

【図３】本発明の実施例１を製造工程順に示す断面図で
ある。

【図４】本発明の実施例１を製造工程順に示す断面図で
ある。

【図５】本発明の実施例１を製造工程順に示す断面図で
ある。

【図６】本発明の実施例２を製造工程順に示す断面図で
ある。

【図７】本発明の実施例２を製造工程順に示す断面図で
ある。

【図８】本発明の実施例２を製造工程順に示す断面図で
ある。

【図９】本発明の実施例２を製造工程順に示す断面図で
ある。

【図１０】本発明のコンタクト部を示す断面図である。

【図１１】従来の半導体装置の製造方法を製造工程順に
示す断面図である。

【図１２】従来の半導体装置の製造方法を製造工程順に
示す断面図である。

【図１３】従来の半導体装置の製造方法を製造工程順に
示す断面図である。

【図１４】従来の半導体装置の製造方法により不良が生
じた状態を示す断面図である。

【図１５】従来のコンタクト部を示す断面図である。

【符号の説明】

１０１ｐ型シリコン基板１０２酸化膜１０３ポリシリコン１０４，１２２フォトレジスト１０５，１０６凹部１０７熱酸化膜１０８，１１１酸化膜１０９，１１０窒化膜１１２ゲート酸化膜１１３ゲートポリシリコン１１４ｎ^-拡散層１１５窒化膜の側壁１１６ｎ⁺拡散層１１７チタン層１１８，１１９，１２０チタンシリサイド１２１層間絶縁膜１２３コンタクト孔１２４チタン１２５窒化チタン１２６アルミ１２７引き出し電極２０１窒化膜２０２フォトレジスト３０１コンタクト孔４０１パッド酸化膜４０２窒化膜４０３フォトレジスト４０４ｐ⁺拡散層４０５フィールド酸化膜５０１チタンシリサイド５０２，５０３ｎ⁺拡散層

Claims

(57)【特許請求の範囲】

【請求項１】２以上の絶縁膜と、シリサイド層とを有
する半導体装置であって、２以上の絶縁膜は、一導電型の半導体基板に選択的に設
けられた素子分離領域に埋設され、一方の絶縁膜は活性
領域側に形成され、他方の絶縁膜は、前記一方の絶縁膜
の周囲に形成されており、シリサイド層は、前記活性領域に形成された拡散層上に
選択的に形成され、前記一方の絶縁膜上に延在したもの
であることを特徴とする半導体装置。
【請求項２】前記一方の絶縁膜は、シリコン酸化膜で
あることを特徴とする請求項１に記載の半導体装置。
【請求項３】前記他方の絶縁膜は、シリコン窒化膜で
あることを特徴とする請求項１に記載の半導体装置。
【請求項４】前記シリサイド層は、高融点金属のシリ
サイドであることを特徴とする請求項１に記載の半導体
装置。
【請求項５】前記シリサイド層は、チタンシリサイド
であることを特徴とする請求項１に記載の半導体装置。
【請求項６】前記シリサイド層は、コバルトシリサイ
ドであることを特徴とする請求項１に記載の半導体装
置。
【請求項７】前記シリサイド層は、コバルトとチタン
の積層膜とシリコンが反応することにより形成されたシ
リサイドであることを特徴とする請求項１に記載の半導
体装置。
【請求項８】前記一方の絶縁膜は、酸化膜であり、前
記他方の絶縁膜は窒化膜であり、前記シリサイド層は高
融点金属のシリサイドであることを特徴とする請求項１
に記載の半導体装置。
【請求項９】凹部形成工程と、絶縁膜形成工程と、除
去工程と、シリサイド形成工程とを有する半導体装置の
製造方法であって、凹部形成工程は、一導電型の半導体基板の素子分離領域
に選択的に凹部を形成する処理であり、絶縁膜形成工程は、前記半導体基板全面に第１の絶縁膜
と第２の絶縁膜とを層状に形成する処理であり、除去工程は、前記半導体基板の凹部を除く領域に位置す
る前記第２の絶縁膜及び前記第１の絶縁膜を選択的に除
去する処理であり、シリサイド形成工程は、前記半導体基板の凹部を除く領
域に選択的に形成された拡散層上、及び前記拡散層に隣
接する前記第１の絶縁膜上に高融点金属のシリサイドを
選択的に形成する処理であることを特徴とする半導体装
置の製造方法。
【請求項１０】凹部形成工程と、前段の絶縁膜形成工
程と、前段の除去工程と、後段の絶縁膜形成工程と、後
段の除去工程と、シリサイド形成工程とを有する半導体
装置の製造方法であって、凹部形成工程は、一導電型の半導体基板の素子分離領域
に選択的に凹部を形成する処理であり、前段の絶縁膜形成工程は、前記半導体基板全面に第１の
絶縁膜と第２の絶縁膜とを層状に形成する処理であり、前段の除去工程は、異方性エッチングにより少なくとも
前記半導体基板の凹部を除く領域の前記第２の絶縁膜を
除去し、前記凹部の側面に前記第２の絶縁膜を残す処理
であり、後段の絶縁膜形成工程は、前記半導体基板に第３の絶縁
膜を形成する処理であり、後段の除去工程は、前記半導体基板の凹部を除く領域の
前記第３の絶縁膜及び前記第１の絶縁膜を選択的に除去
する処理であり、シリサイド形成工程は、前記半導体基板の凹部を除く領
域に選択的に形成された拡散層上、及び前記拡散層に隣
接する第１の絶縁膜上に高融点金属のシリサイドを選択
的に形成する処理であることを特徴とする半導体装置の
製造方法。
【請求項１１】前記半導体基板の凹部を除く領域の前
記第２の絶縁膜、及び前記第１の絶縁膜を選択的に除去
する工程は、化学機械的研磨法により前記半導体基板の
凹部を除く領域の前記第２の絶縁膜、及び前記第１の絶
縁膜を選択的に除去する処理であることを特徴とする請
求項９に記載の半導体装置の製造方法。
【請求項１２】前記半導体基板の凹部を除く領域の前
記第２の絶縁膜、及び前記第１の絶縁膜を選択的に除去
する工程は、前記第２の絶縁膜上にフォトレジストを塗
布した後、異方性エッチングにより前記半導体基板の凹
部を除く領域の前記第２の絶縁膜が露出するまで前記フ
ォトレジストを除去した後、前記半導体基板の凹部を除
く領域の前記第２の絶縁膜及び前記第１の絶縁膜を異方
性エッチングにより選択的に除去する処理であることを
特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１３】前記半導体基板の凹部を除く領域の前
記第２の絶縁膜、及び前記第１の絶縁膜を選択的に除去
する工程は、化学機械的研磨法により前記半導体基板の
凸部の前記第２の絶縁膜、及び前記第１の絶縁膜を選択
的に除去する処理であることを特徴とする請求項１０に
記載の半導体装置の製造方法。
【請求項１４】前記半導体基板の凹部を除く領域の前
記第３の絶縁膜、及び前記第１の絶縁膜を選択的に除去
する工程は、前記第３の絶縁膜上にフォトレジストを塗
布した後、異方性エッチングにより前記半導体基板の凹
部を除く領域の前記第３の絶縁膜が露出するまで前記フ
ォトレジストを除去した後、前記半導体基板の凹部を除
く領域の前記第３の絶縁膜及び前記第１の絶縁膜を異方
性エッチングにより選択的に除去する処理であることを
特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１５】前記第１の絶縁膜は、前記高融点金属
と反応しシリサイドを形成する絶縁膜であり、前記第２
の絶縁膜は前記高融点金属と反応せず、シリサイドを形
成しない絶縁膜であることを特徴とする請求項９又は１
０に記載の半導体装置の製造方法。
【請求項１６】前記第１の絶縁膜は、シリコン酸化膜
であり、前記第２の絶縁膜はシリコン窒化膜であること
を特徴とする請求項９又は１０に記載の半導体装置の製
造方法。
【請求項１７】前記高融点金属は、チタンであること
を特徴とする請求項９又は１０に記載の半導体装置の製
造方法。
【請求項１８】前記高融点金属は、コバルトであるこ
とを特徴とする請求項９又は１０に記載の半導体装置の
製造方法。
【請求項１９】前記高融点金属は、モリブデンである
ことを特徴とする請求項９又は１０に記載の半導体装置
の製造方法。
【請求項２０】前記高融点金属は、タングステンであ
ることを特徴とする請求項９又は１０に記載の半導体装
置の製造方法。
【請求項２１】前記高融点金属は、チタンとコバルト
の積層膜であることを特徴とする請求項９又は１０に記
載の半導体装置の製造方法。