JP3583927B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、入力または出力の容量値に下限が要求される半導体装置に適用して有効な技術に関するものである。
【0002】
【従来の技術】
半導体装置の入出力端子の電気容量(キャパシタンス)は、小さい方が高速化に対しては有利である。このため、入出力端子から見た容量を低減すべくデバイスのレイアウト設計等における最適化の努力、たとえば、デバイス内の配線膜厚の低減、配線間を覆う材料の低誘電率化等の努力が払われる。従って、半導体装置の入出力容量の規格は、最大容量値について定められ、最低容量値については定められないのが一般的である。
【0003】
また、半導体装置の入出力容量に影響する要因としては、パッケージのリードフレーム、ボンディングワイヤ、ボンディングパッド、ボンディングパッドに接続される配線等の導電部材の寸法およびそれらを絶縁する材料の誘電率、さらに、半導体素子のジャンクションあるいはゲートの容量等が考えられる。これらの要因による個々の容量の総合が入出力容量となり、この値は設計段階である程度予測することは可能である。
【0004】
なお、半導体装置たとえばMOSデバイスの高速化については、たとえば昭和61年2月10日、(株)培風館発行、「超高速MOSデバイス」、p12〜p20に記載されている。
【0005】
【発明が解決しようとする課題】
しかし、近年の半導体装置を用いたシステムの高速化、高性能化を反映して、高速動作する半導体装置を複数組み合わせたチップセットの安定動作が要求される。この安定動作を保証する必要から、半導体装置の入出力容量について最大規格値のみならず、最低規格値を定めることが要求されるようになっている。このような最大および最低規格値で許容される入出力容量の範囲は狭く、pFのオーダーで容量値を合わせ込む必要が生じている。また、半導体装置の特性上、入出力の容量値は規格範囲内であってもそのばらつきが小さいことが好ましい。
【0006】
ところが、半導体装置のチップレイアウトの設計に入る段階では、用いるパッケージの種類が確定していない場合があり、また、パッケージのリードフレーム、ボンディングワイヤ等に起因する容量値が完全に計算できない場合がある。さらに、リードフレーム、ボンディングワイヤ等を設計通りに正確に製造できない場合があり、むしろ、個々のパッケージ毎のリードフレーム容量は相違していることが普通である。
【0007】
このような不確定要素による入出力容量値の増減分を半導体装置のチップレイアウトの設計において吸収し、さらに半導体装置の入出力容量を規格範囲内に合わせ込んだうえに、これを最適化することは、半導体装置のレイアウト設計の段階では殆ど不可能に等しい。
【0008】
本発明の目的は、半導体装置の入出力容量値を、最大および最低規格あるいは顧客の要求に合わせて容易に調整できる技術を提供することにある。
【0009】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0010】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0011】
(1)本発明の半導体装置は、半導体からなる基板または半導体層をその主面に有する基板と、基板の主面に形成され素子分離領域を構成する第1絶縁膜と、第1絶縁膜で囲まれた基板の活性領域に形成された半導体素子と、ボンディングパッドおよび接地配線を含む金属配線とを有する半導体装置であって、基板上に形成された導電膜を第1電極とし半導体からなる基板または半導体層を第2電極とする容量素子を有し、第1電極がボンディングパッドまたは接地配線の何れかに電気的に接続されているものである。
【0012】
このような半導体装置によれば、基板上の導電膜を第1電極、基板を第2電極とする容量素子を有し、この導電膜がボンディングパッドに電気的に接続され得るため、ボンディングパッドに接続される入出力端子の容量値を前記容量素子により調整できる。なお、ボンディングパッドに接続されない導電膜はノイズ耐性の向上の観点から接地配線に電気的に接続して接地電位に保持される。
【0013】
また、第1電極は、ボンディングパッドの下部に形成される。このように第1電極をボンディングパッドの下部に形成するため、容量素子の付加によるパターン面積の増大を防止することができる。これにより半導体装置の集積度の向上を阻害することがない。
【0014】
また、第1電極は、第1絶縁膜の表面に形成される。このように第1電極を素子分離領域を構成する第1絶縁膜の表面に形成するため、第1および第2電極間の静電破壊を抑制できる。この結果、容量素子の付加による半導体装置の信頼性の低下を抑制できる。
【0015】
また、第1電極は、活性領域上の第2絶縁膜の表面に形成してもよい。活性領域上の第2絶縁膜は、活性領域にMISFET(Metal Insulator Semiconductor Field Effect Transistor )が形成される場合にはゲート絶縁膜として形成される絶縁膜であるためその膜厚は数nmと薄く、第1電極のパターン面積が小さくても容量素子の容量値を大きくすることができる。
【0016】
また、第1電極は、半導体素子を構成する電極と同時に形成される。前記電極は、活性領域にMISFETが形成される場合にはゲート電極であり、バイポーラトランジスタが形成される場合にはベース・コレクタ引き出し電極あるいはエミッタ引き出し電極である。このように、第1電極がゲート電極等と同時に形成されるため、工程を増加することなく、容易に第1電極を形成して容量素子を構成することができる。
【0017】
(2)本発明の半導体装置の製造方法は、(a)半導体からなる基板または半導体層をその主面に有する基板の主面に素子分離用の第1絶縁膜を形成し、絶縁膜で囲まれた基板の主面に第2絶縁膜を形成する工程と、(b)基板上に導電膜を堆積し、導電膜をパターニングして半導体素子を構成するゲート電極および容量素子を構成する第1電極を形成する工程と、(c)ゲート電極および第1電極上の何れかの層間絶縁膜上にボンディングパッドおよび接地配線を含む金属配線を形成する工程とを有し、金属配線の形成工程において、第1電極が、ボンディングパッドまたは接地配線の何れかに電気的に接続されるようにしたものである。
【0018】
このような半導体装置の製造方法によれば、第1電極とボンディングパッドあるいは接地配線との接続を金属配線の形成工程で行うため、つまり、第1電極をボンディングパッドに接続するかあるいは接地配線に接続するかを金属配線の形成工程で決定できるため、金属配線の形成工程を変更するのみで第1電極をボンディングパッドか接地配線の何れに接続するかをスイッチできる。この結果、半導体装置の入出力端子の容量値が規格範囲から外れている場合のマスクの変更は金属配線をパターニングするためのマスクの変更のみで対処することができ、半導体装置の入出力端子の容量値を容易に調整することができる。
【0019】
また、このような容量値の変更は、前記製造方法においてさらに、(d)基板から分断された半導体チップをパッケージに封止する工程と、(e)封止された半導体装置の入力または出力の電気容量を測定する工程とを有し、入力または出力の電気容量の値に応じて金属配線のパターンを変更することにより可能となる。
【0020】
なお、第1電極は、ボンディングパッド下部の第1絶縁膜上に形成することができる。あるいは、第1電極は、ボンディングパッド下部の第2絶縁膜上に形成することができる。
【0021】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【0022】
図1は、本発明の一実施の形態であるDRAM(Dynamic Random Access Memory)の要部断面図である。以下、本発明の実施の形態をDRAMについて示すが、本発明はDRAMに限られず、SRAM(Static Random Access Memory )、EEPROM(Electrical Erasable Programmable Read Only Memory )等のメモリ素子、MISFETあるいはバイポーラトランジスタ等を含むロジック素子等にも適用することが可能である。
【0023】
p形の単結晶シリコンからなる半導体基板1の主面には、素子分離領域であるシリコン酸化膜2が形成されている。ここでは半導体基板1を例示しているが、シリコン酸化膜からなるSOI層上に単結晶シリコン層が形成され、単結晶シリコン層が半導体基板から絶縁されているSOI(Silicon On Insulator)基板、サファイヤ基板上に単結晶シリコン膜が形成されたSOS(Silicon On Sapphire )基板あるいはガラス基板等の絶縁体基板に多結晶シリコン層が形成された基板を用いてもよい。
【0024】
シリコン酸化膜2は、半導体基板1の主面に形成された浅溝内に埋め込んで形成され、たとえばTEOSをを原料ガスとするCVD法により形成された酸化膜(以下TEOS酸化膜という。)で構成できる。その膜厚は、たとえば300〜400nmとする。なお、半導体基板1の主面にには、ウェル領域が形成されてもよく、ウェル領域には、しきい値電圧調整層が形成されてもよい。
【0025】
シリコン酸化膜2で囲まれた半導体基板1の領域すなわち活性領域の主面には、メモリセル選択用MISFETQsが形成されている。メモリセル選択用MISFETQsは半導体基板1のメモリセル領域に形成され、図示はしないが、半導体基板の周辺回路領域には周辺回路のMISFETが形成されている。また、半導体基板1の周辺回路領域には容量素子CAが形成されている。
【0026】
メモリセル選択用MISFETQsは、半導体基板1の主面上にゲート絶縁膜3を介して形成されたゲート電極4と、ゲート電極4の下部のチャネル領域と、ゲート電極4の両側の半導体基板1の主面に形成された半導体領域5とからなる。ゲート絶縁膜3は、たとえば7〜8nmの膜厚を有する熱酸化により形成されたシリコン酸化膜で構成される。ゲート電極4は、たとえば多結晶シリコン膜4aおよび金属シリサイド膜4bで構成される。金属シリサイド膜4bを構成する金属は、たとえばチタン、タングステン、コバルトを例示できる。なお、ゲート電極4は、多結晶シリコン膜、窒化チタン膜等のブロッキング層およびタングステン膜等の金属膜の積層膜で構成される3層構造とすることもできる。半導体領域5にはn形の不純物、たとえば砒素またはリンが導入されている。
【0027】
容量素子CAは、シリコン酸化膜2上に形成された第1電極6と半導体基板1である第2電極とがシリコン酸化膜2を挟んで構成された平行板コンデンサの構造を有する。第1電極6は、ゲート電極4と同様の構成を有し、多結晶シリコン膜6aおよび金属シリサイド膜6bとからなる。第1電極6は、ゲート電極4と同様に、多結晶シリコン膜、ブロッキング層および金属膜の3層構造とすることもできる。このように容量素子CAの容量絶縁膜は膜厚の厚いシリコン酸化膜2で構成されるため、静電耐圧に優れ、静電破壊等の恐れはない。
【0028】
ゲート電極4の上層、および第1電極6の上層には、シリコン窒化膜からなるキャップ絶縁膜7が形成され、さらにその上層をシリコン窒化膜8で覆われる。シリコン窒化膜8は、ゲート電極4の側壁にも形成され、後に説明する接続孔を形成する際の自己整合加工に利用される。なお、メモリセル選択用MISFETQsのゲート電極4は、DRAMのワード線として機能するものであり、分離領域であるシリコン酸化膜2の上面にはワード線WLが形成されている。
【0029】
シリコン窒化膜8の上層には層間絶縁膜9が形成される。層間絶縁膜9は、たとえばSOG(Spin On Glass )膜、TEOS酸化膜がCMP(Chemical Mechanical Polishing )法により平坦化されたシリコン酸化膜およびTEOS酸化膜の積層膜とすることができる。
【0030】
層間絶縁膜9上には、ビット線BLおよび第1層配線M1が形成されている。ビット線BLおよび第1層配線M1は、たとえば窒化チタン膜とタングステン膜との積層膜とすることができる。
【0031】
ビット線BLはプラグ10介して一対のメモリセル選択用MISFETQsに共有される半導体領域5に接続される。プラグ10は、たとえばn形の不純物が導入された多結晶シリコン膜とすることができる。
【0032】
第1層配線M1は、プラグ11を介して第1電極6に接続される。また、第1層配線M1は、図示しない周辺回路のMISFETにプラグを介して接続される。プラグ11は、プラグ10と同様に多結晶シリコン膜とすることもできるが、たとえば窒化チタン膜とタングステン膜との積層膜で構成することができる。
【0033】
ビット線BLおよび第1層配線M1は、層間絶縁膜12で覆われている。層間絶縁膜12は、たとえばSOG膜、CMP法により平坦化されたTEOS酸化膜、TEOS酸化膜の積層膜とすることができる。なお、ビット線BLおよび第1層配線M1はシリコン窒化膜からなるキャップ絶縁膜およびサイドウォールスペーサで覆われてもよい。
【0034】
メモリセル領域の層間絶縁膜12の上層には情報蓄積用のキャパシタCが形成されている。キャパシタCは、下部電極15、容量絶縁膜16およびプレート電極17で構成される。下部電極15は、プラグ13、14を介してメモリセル選択用MISFETQsの半導体領域5に接続され、たとえば多結晶シリコン等の半導体膜、ルテニウム等の金属膜で構成される。容量絶縁膜16は、下部電極15の材質で選択され、下部電極15が多結晶シリコン膜の場合にはシリコン酸化膜およびシリコン窒化膜の積層膜、またはシリコン窒化膜と酸化タンタル膜の積層膜で構成される。下部電極が金属の場合には、結晶化酸化タンタル膜を用いることができる。プレート電極17は、たとえば窒化チタン膜で構成できる。
【0035】
キャパシタCの上層には、たとえばTEOS酸化膜からなる絶縁膜18が形成されている。なお、キャパシタCが形成されていない周辺回路領域の層間絶縁膜12上には、キャパシタCと同層のたとえばシリコン酸化膜からなる絶縁膜が形成されてもよい。キャパシタCと同層に絶縁膜を形成することによりキャパシタCの標高に起因する段差の発生を防止することができ、フォトリソグラフィの焦点深度に余裕を持たせて微細加工に対応することができる。
【0036】
絶縁膜18の上層には、第2層配線M2が形成されている。また、第2層配線M2は、絶縁膜18に形成された接続孔内のプラグ19を介してプレート電極17に接続され、絶縁膜18および層間絶縁膜12に形成された接続孔内のプラグ20を介して第1層配線M1に接続される。第2層配線M2は、たとえば窒化チタン膜、アルミニウム膜および窒化チタン膜の3層構成とすることができ、プラグ19、20は、窒化チタン膜およびタングステン膜の積層膜とすることができる。
【0037】
第2層配線M2の上層には、層間絶縁膜21が形成されている。層間絶縁膜21は、たとえばTEOS酸化膜で構成できる。また、層間絶縁膜21は、TEOS酸化膜、SOG膜およびTEOS酸化膜の積層膜としてもよい。
【0038】
層間絶縁膜21上には、第3層配線M3が形成されている。第3層配線M3は、第2層配線M2と同様の構造を有し、層間絶縁膜21に形成された接続孔内のプラグ22を介して第2層配線M2に接続される。プラグ22は、プラグ19、20と同様の構造を有する。
【0039】
第3層配線M3上にはパッシベーション膜23が形成されている。パッシベーション膜23は、たとえばTEOS酸化膜とCVD法により形成されたシリコン窒化膜との積層膜で構成でき、第3層配線M3のボンディングパッドBPを露出するように開口が形成されている。
【0040】
第3層配線M3は、最上層配線であり、ボンディングパッドBPが含まれる。図2(a)は、ボンディングパッドBPを拡大して示した平面図である。ボンディングパッドBPのボンディング部BP1には、ワイヤまたはリードフレームのインナーリードが接続される。
【0041】
ボンディングパッドBPの下部には容量素子CAの第1電極6が形成される。図示するように、ボンディングパッドBPの領域において、第1電極6は3つに分割して形成される。ここでは第1電極6が3つの場合を例示しているが、3つに限られず、さらに多く分割されてもかまわない。このように容量素子CAがボンディングパッドBPの下部に形成されるため、容量素子CAを形成するための面積を必要とせず、容量素子CAを付加しても面積を増加することがない。このため、半導体装置の高集積化を阻害することはない。
【0042】
ボンディング部BP1はメタルスイッチ部BP2を介して接続部BP3に接続され、接続部BP3は各々プラグ22、第2層配線M2、プラグ20、第1層配線M1およびプラグ11を介して第1電極6に接続される。すなわち、この場合のボンディング部BP1には、3つの容量素子CAが電気的に接続される。この状況を図2(b)の回路図に示す。図2(b)は、ボンディングパッドBPと容量素子CAの接続状況を示した回路図である。容量素子CAの接地側端子は半導体基板1であり、他方の端子は第1電極6である。前記のとおり、3つの第1電極6は全てボンディングパッドBPのボンディング部BP1に接続され、ボンディングパッドBPへの付加容量は最も大きな値となる。なお、ボンディング部BP1は入力初段回路INに接続されるが、図2(a)の平面図ではこれを省略している。
【0043】
図3は、第3層配線M3の他の接続状況を示した平面図および回路図である。この場合、ボンディング部BP1に接続される容量素子CAは2つである。容量素子CAへの接続状況は前記の通りである。
【0044】
一方、ボンディング部BP1に接続されない容量素子CAは、メタルスイッチ部BP2のパターンを変更して第3層配線M3の一部である接地配線GNDに接続される。すなわち、ボンディング部BP1に接続されない容量素子CAの第1電極6は、メタルスイッチ部BP2、接続部BP3、プラグ22、第2層配線M2、プラグ20、第1層配線M1およびプラグ11を介して接地配線GNDに接続される。このようにボンディング部BP1に接続されない容量素子CAの第1電極6の電位を接地電位に保持することによりノイズ耐性を向上し、半導体装置の信頼性を向上できる。
【0045】
このようなボンディング部BP1と容量素子CAとの接続状況の変更は、第3層配線M3のパターン、すなわちメタルスイッチ部BP2のパターンの変更のみによって行うことができる。すなわち、半導体装置の製造工程の最終段階で前記変更を行うことが可能であり、後に説明する入力容量の検査結果をフィードバックしやすくできる。このため、仮に入力容量が規格範囲を越えて小さい場合でも容易に容量素子CAを付加するようにメタルスイッチ部BP2のパターンを変更することが可能となる。
【0046】
なお、図4にさらに他の接続状況の場合を例示する。この場合は、ボンディング部BP1には容量素子CAは接続されず、全ての容量素子CAは接地配線GNDに接続されている。
【0047】
次に、前記DRAMの製造方法を説明する。図5〜図7は、本実施の形態のDRAMの製造方法の一例を工程順に示した断面図である。また、図8は、前記製造方法の一例を示したフローチャートである。
【0048】
まず、p形の半導体基板1を用意し、この半導体基板1の主面に浅溝を形成する。その後半導体基板1に熱酸化を施し、シリコン酸化膜を形成してもよい。さらにシリコン酸化膜を堆積してこれをCMP法により研磨して浅溝内にのみシリコン酸化膜2を残し、素子分離領域を形成する(図5(a))。この後、フォトレジストをマスクにして不純物をイオン注入し、半導体基板1にn型あるいはp型のウェル領域を形成できる。
【0049】
次に、半導体基板1の活性領域に熱酸化法によりゲート絶縁膜3を形成し、さらに半導体基板1の全面に不純物がドープされた多結晶シリコン膜、チタン、タングステンまたはコバルト等の金属シリサイド膜およびシリコン窒化膜を順次堆積する。その後、シリコン窒化膜、金属シリサイド膜および多結晶シリコン膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングする。このパターニングにより、ゲート電極4(ワード線WL)およびキャップ絶縁膜7、第1電極6およびキャップ絶縁膜7を形成する(図5(b))。このようにゲート電極4と第1電極6とを同時に形成するため、第1電極6を形成するための特別な工程を必要とせず、工程を増加することがない。なお、この段階で周辺回路領域のMISFETを構成するゲート電極も形成される。
【0050】
次に、フォトレジスト膜をマスクとしてメモリセル領域に不純物たとえばヒ素またはリンをイオン注入し、半導体領域5を形成する。このイオン注入の際、ゲート電極4上のキャップ絶縁膜7がマスクとして機能し、ゲート電極4に自己整合的に半導体領域5が形成される。なお、この段階で周辺回路領域のMISFETを構成する半導体領域も形成される。
【0051】
次に、半導体基板1の全面にシリコン窒化膜8を堆積し、さらに層間絶縁膜9を形成する(図5(c))。層間絶縁膜9に形成は、たとえばSOG膜の形成後にTEOS酸化膜を堆積し、これをCMP法による研磨により平坦化して形成することができる。また、研磨によるTEOS酸化膜表面の損傷を回復するためにさらにTEOS酸化膜を堆積することができる。なお、層間絶縁膜9の形成前に周辺回路領域のシリコン窒化膜8を異方性エッチングし、周辺回路領域のゲート電極の側壁にサイドウォールスペーサを形成してもよい。この場合、このサイドウォールスペーサに自己整合的に高濃度の不純物半導体領域を形成して、周辺回路のMISFETのソース・ドレイン領域をいわゆるLDD(Lightly Doped Drain )構造にすることができる。
【0052】
次に、層間絶縁膜9に接続孔を開口し、プラグインプラを施した後に不純物がドープされた多結晶シリコン膜を堆積し、この多結晶シリコン膜をCMP法により研磨してプラグ10、11、13を形成する。なお、この接続孔は、2段階のエッチングにより開口して半導体基板1の過剰エッチングを防止することができる。また、周辺回路の接続孔は、メモリセル領域の接続孔とは別に形成し、プラグ10、13を形成した後に、周辺回路の接続孔を加工できる。この場合、さらに、たとえばチタン膜、窒化チタン膜およびタングステン膜を堆積した後これをCMP法により研磨して除去し、周辺回路の接続孔の内部にのみプラグを形成できる。このようにして形成した場合には、プラグ11は、チタン膜、窒化チタン膜およびタングステン膜で構成される。
【0053】
次に、たとえば窒化チタン膜およびタングステン膜を、たとえばスパッタ法により順次堆積し、これをフォトリソグラフィとドライエッチング技術を用いてパターニングし、ビット線BLおよび第1層配線M1を形成する(図6(a))。このように、本実施の形態では、ビット線BLと第1層配線M1とを同時に形成するため、工程を簡略化することができる。なお、ビット線BLおよび第1層配線M1は、単層のタングステン膜により形成することもできる。ビット線BLおよび第1層配線M1をタングステン膜のみで形成することにより窒化チタン膜との積層膜の場合に比較して同一断面積状態での抵抗値を低減できる。また、ビット線BLおよび第1層配線M1には、たとえばシリコン窒化膜からなるキャップ絶縁膜およびサイドウォールスペーサを形成することができる。
【0054】
次に、半導体基板1の全面にたとえばSOG膜を塗布し、これを400℃程度の温度でキュアした後、プラズマCVD法によりTEOS酸化膜を堆積して層間絶縁膜12を形成する。なお、層間絶縁膜12の表面は、CMP法により平坦化できる。また、さらにTEOS酸化膜を堆積してCMPにより形成されたスクラッチを覆ってもよい。
【0055】
次に、層間絶縁膜12に接続孔を開口し、不純物がドープされた多結晶シリコン膜を堆積し、この多結晶シリコン膜をCMP法により研磨してプラグ14を形成する。
【0056】
次に、キャパシタCの下部電極15を形成し、下部電極15を覆う容量絶縁膜16およびプレート電極17を堆積し、周辺回路領域の容量絶縁膜16およびプレート電極17をエッチングで除去してキャパシタCを完成する(図6(b))。
【0057】
下部電極15の形成は、たとえば層間絶縁膜12上に下部電極15の高さに相当する膜厚のシリコン酸化膜を堆積し、このシリコン酸化膜にプラグ14を露出するような溝を設けて、この溝の内部を含むシリコン酸化膜上にたとえば多結晶シリコン膜を堆積する。その後、溝を埋め込むシリコン酸化膜たとえばSOG膜を形成後、溝内の多結晶シリコン膜が残存するように表面をCMP法により研磨する。そして、多結晶シリコン膜からなる上部に開口を有する下部電極15が露出するように周りのシリコン酸化膜をたとえばウェットエッチングにより除去し、形成することができる。なお、このウェットエッチングのストッパ膜として層間絶縁膜12上に薄いシリコン窒化膜をあらかじめ形成することができる。
【0058】
容量絶縁膜16としては、たとえばシリコン窒化膜およびシリコン酸化膜の積層膜で構成でき、たとえばCVD法により形成できる。また、プレート電極17は、たとえば窒化チタン膜をスパッタ法により堆積して形成できる。
【0059】
次に、キャパシタCを覆う絶縁膜18を形成する。絶縁膜18は、たとえばSOG膜およびTEOS酸化膜の積層膜とすることができる。また、絶縁膜18の表面はCMP法により平坦化できる。その後、接続孔を開口し、たとえば窒化チタン膜およびタングステン膜を堆積した後これをCMP法により研磨して除去し、接続孔の内部にのみこれを残存させて、プラグ19、20を形成する。さらに、窒化チタン膜、アルミニウム膜および窒化チタン膜をたとえばスパッタ法により順次堆積し、フォトレジスト膜をマスクとしてこれをパターニングし、第2層配線M2を形成する(図7)。なお、窒化チタン膜およびタングステン膜の除去は、エッチバック法によっても行うことができる。
【0060】
次に、第2層配線M2上に、たとえばTEOS酸化膜、SOG膜およびTEOS酸化膜を順次堆積して層間絶縁膜21を形成し、層間絶縁膜21に接続孔を形成した後、プラグ19、20の場合と同様に窒化チタン膜およびタングステン膜を堆積し、これをエッチバック法により除去して接続孔の内部にのみ残存させ、プラグ22を形成する。さらに、第2層配線M2の場合と同様にして第3層配線M3を形成し、第3層配線M3を覆うパッシベーション膜23をTEOS酸化膜の堆積およびシリコン窒化膜のCVD法による堆積により形成する。この後、第3層配線M3のボンディングパッドBP上のパッシベーション膜23に開口を形成して図1に示すDRAMがほぼ完成する。
【0061】
この後、半導体基板1をスクライブして半導体チップを取り出し、これをたとえばリードフレームにダイボンディングし、さらにワイヤボンディングを施した後に、たとえばトランスファモールド法を用いて樹脂封止して製品としてのDRAMが完成する。パッケージの種類としては、たとえばTSOP(Thin Small Outline Package)を例示できる。
【0062】
しかし、製品としてのDRAMの入力容量が規格範囲の入らない場合があることは既に述べた。このような場合の製造工程を図8のフローチャートを用いて説明する。
【0063】
既に述べたように、第2層配線M2までを形成し(ステップ101)、第3層配線M3およびパッシベーション膜23を形成する(ステップ102)。そして、半導体チップを前記の通りパッケージングし(ステップ103)、この入力容量を測定する(ステップ104)。このようにして測定された入力容量の値が規格範囲内の仕様を満たすか否かを判断し(ステップ105)、仕様を満たす場合、すなわち入力容量値が規格範囲内である場合には、第3層配線M3のパターンを変更することなく確定する(ステップ106)。一方、入力容量値が規格範囲を外れた場合には、容量素子CAへの接続数を増減するようにメタルスイッチ部BP2のパターンを変更する(ステップ107)。すなわち、入力容量値が規格より大きい場合には、接続される容量素子CAの数を減じ、入力容量値が規格より小さい場合には、接続される容量素子CAの数を増加する。そして、その選択されたメタルスイッチ部BP2のパターンに置き換えて新たな第3層配線M3のマスクとし、これを用いてステップ102の第3層配線M3のパターニングを行う。
【0064】
このような入力容量値の調整は、メタルスイッチ部BP2のパターンを変更することで対応でき、長期間の製造期間が必要な第2層配線M2までの工程には影響しない。すなわち、前工程の最終段階である第3層配線M3の工程を一部変更するのみで対処でき、入力容量の検査結果を容易にフィードバックすることができる。また、工程変更の影響を小さくすることが可能となり、製造期間の短縮およびコスト増加の抑制を実現できる。
【0065】
本実施の形態によれば、容量素子CAを設け、容量素子CAの第1電極6を第3層配線M3のボンディングパッドBPに接続し得る構造を有するため、DRAMの入力容量値を調整して規格の範囲内に入れ込むことができる。また、第1電極6とボンディングパッドBPのボンディング部BP1との接続はメタルスイッチ部BP2のパターンの変更により対応することが可能なため、入力容量値の検査結果を速やかにフィードバックすることができる。さらに、第1電極6はボンディングパッドBPの下部領域に形成されるため、パターン面積の増加を抑制でき、第1電極6が厚いシリコン酸化膜2の上面に形成されるため、静電破壊を起こす恐れもない。
【0066】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0067】
たとえば、前記実施の形態では、入力容量の値を調整する場合について説明したが、図9に示すように、出力端子の出力容量を調整する場合についても適用できる。図9は、回路の出力であるインバータINVの出力に接続されるボンディングパッドBPに容量素子CAを付加した場合を示している。
【0068】
また、前記実施の形態では、容量素子CAの第1電極6を厚いシリコン酸化膜2上に形成した場合を説明したが、図10に示すように、周辺回路領域に活性領域と同様にシリコン酸化膜2で囲まれた領域を形成し、この領域上にゲート絶縁膜3と同時に薄いシリコン酸化膜24を形成し、この薄いシリコン酸化膜24上に第1電極6を形成することができる。この場合、少ない第1電極6の面積で大きな容量素子CAの容量値を得ることができる。
【0069】
たとえば、前記実施の形態では、最終層配線で入力容量の値を調整する場合について説明したが、第1層配線から第3層配線までの製造期間が短期間で実現できるような場合には、ボンディングパッド周辺のレイアウトパターンの都合により、最終層配線で配線するよりも、第1層または第2層配線を用いたほうがそのスイッチ部分のレイアウトパターンの面積を小さくできるような場合、第1層または第2層配線を用いて入力容量の値を調整する場合についても適用できる。
【0070】
また、最上層配線は、電源電圧や入力レベルの異なる等の展開製品用に適用されている場合、本発明の適用に展開製品毎に各々の最上層配線のマスク作成を行わなければならない。よって、第1層または第2層配線を用いて入力容量の値を調整し、コストの増加を抑制する場合についても適用できる。
【0071】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0072】
(1)半導体装置の入出力容量値を、最大および最低規格あるいは顧客の要求に合わせて容易に調整できる。
【0073】
(2)容量素子の追加によりパターン面積を増加することなく、半導体装置の高集積化を阻害することがない。
【図面の簡単な説明】
【図1】本発明の一実施の形態であるDRAMの要部断面図である。
【図2】(a)は、実施の形態のDRAMのボンディングパッド部の一例を拡大して示した平面図であり、(b)は、そのボンディングパッドと容量素子との接続を示した回路図である。
【図3】(a)は、実施の形態のDRAMのボンディングパッド部の他の例を拡大して示した平面図であり、(b)は、そのボンディングパッドと容量素子との接続を示した回路図である。
【図4】(a)は、実施の形態のDRAMのボンディングパッド部のさらに他の例を拡大して示した平面図であり、(b)は、そのボンディングパッドと容量素子との接続を示した回路図である。
【図5】(a)〜(c)は、実施の形態のDRAMの製造方法の一例を工程順に示した断面図である。
【図6】(a)〜(b)は、実施の形態のDRAMの製造方法の一例を工程順に示した断面図である。
【図7】実施の形態のDRAMの製造方法の一例を工程順に示した断面図である。
【図8】実施の形態のDRAMの製造方法の一例を示したフローチャートである。
【図9】実施の形態のDRAMの他の例を示した回路図である。
【図10】実施の形態のDRAMのさらに他の例を示した断面図である。
【符号の説明】
1 半導体基板
2 シリコン酸化膜
3 ゲート絶縁膜
4 ゲート電極
4a 多結晶シリコン膜
4b 金属シリサイド膜
5 半導体領域
6 第1電極
6a 多結晶シリコン膜
6b 金属シリサイド膜
7 キャップ絶縁膜
8 シリコン窒化膜
9、12、21 層間絶縁膜
10、11、13、14、19、20、22 プラグ
15 下部電極
16 容量絶縁膜
17 プレート電極
18 絶縁膜
23 パッシベーション膜
24 シリコン酸化膜
BL ビット線
BP ボンディングパッド
BP1 ボンディング部
BP2 メタルスイッチ部
BP3 接続部
C キャパシタ
CA 容量素子
GND 接地配線
IN 入力初段回路
INV インバータ
M1 第1層配線
M2 第2層配線
M3 第3層配線
Qs メモリセル選択用MISFET
WL ワード線
Claims (5)
- 半導体からなる基板または半導体層をその主面に有する基板と、前記基板の主面に形成され、素子分離領域を構成する第1絶縁膜と、前記第1絶縁膜で囲まれた前記基板の活性領域に形成されたゲート絶縁膜とゲート電極を有する半導体素子と、外部接続用パッドおよび接地配線を含む金属配線とを有する半導体装置であって、
前記基板上において前記外部接続用パッドの下部に形成された導電膜を第1電極とし前記半導体からなる基板または前記半導体層を第2電極とする前記外部接続用パッドの入出力容量調整用の容量素子を有し、前記第1電極が、前記外部接続用パッドまたは接地配線の何れかに電気的に接続され、前記第1電極は前記半導体素子の前記ゲート電極を構成するものと同じ材料によって構成され、容量絶縁膜は前記第1絶縁膜で構成されていることを特徴とする半導体装置。 - 半導体からなる基板または半導体層をその主面に有する基板と、前記基板の主面に形成され、素子分離領域を構成する第1絶縁膜と、前記第1絶縁膜で囲まれた前記基板の活性領域に形成されたゲート絶縁膜とゲート電極を有する半導体素子と、外部接続用パッドおよび接地配線を含む金属配線とを有する半導体装置であって、
前記基板上において前記外部接続用パッドの下部に形成された導電膜を第1電極とし前記半導体からなる基板または前記半導体層を第2電極とする前記外部接続用パッドの入出力容量調整用の容量素子を有し、前記第1電極が、前記外部接続用パッドまたは接地配線の何れかに電気的に接続され、前記第1電極は前記半導体素子の前記ゲート電極を構成するものと同じ材料によって構成され、容量絶縁膜は前記ゲート絶縁膜で構成されていることを特徴とする半導体装置。 - (a)半導体からなる基板または半導体層をその主面に有する基板の主面に素子分離用の第1絶縁膜を形成し、前記第1絶縁膜で囲まれた前記基板の主面に第2絶縁膜を形成する工程と、
(b)前記基板上に導電膜を堆積し、前記導電膜をパターニングして半導体素子を構成するゲート電極および前記第1絶縁膜を容量絶縁膜とするパッドの入出力容量調整用の容量素子の第1電極を形成する工程と、
(c)前記ゲート電極および第1電極上の何れかの層間絶縁膜上に外部接続用パッドおよび接地配線を含む金属配線を形成する工程とを有し、
前記金属配線の形成工程において、前記第1電極が、前記外部接続用パッドまたは接地配線の何れかに電気的に接続されるようになることを特徴とする半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法であって、さらに、
(d)前記基板から分断された半導体チップをパッケージに封止する工程と、
(e)前記封止された半導体装置の入力または出力の電気容量を測定する工程とを有し、
前記入力または出力の電気容量の値に応じて前記金属配線のパターンを変更することを特徴とする半導体装置の製造方法。 - (a)半導体からなる基板または半導体層をその主面に有する基板の主面に素子分離用の第1絶縁膜を形成し、前記第1絶縁膜で囲まれた前記基板の主面に第2絶縁膜を形成する工程と、
(b)前記基板上に導電膜を堆積し、前記導電膜をパターニングして半導体素子を構成するゲート電極および前記第2絶縁膜を容量絶縁膜とするパッドの入出力容量調整用の容量素子の第1電極を形成する工程と、
(c)前記ゲート電極および第1電極上の何れかの層間絶縁膜上に外部接続用パッドおよび接地配線を含む金属配線を形成する工程とを有し、
前記金属配線の形成工程において、前記第1電極が、前記外部接続用パッドまたは接地配線の何れかに電気的に接続されるようになることを特徴とする半導体装置の製造方法。
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