KR19980065645A - 반도체소자 제조방법 - Google Patents

Abstract

하나의 칩 내에 메모리소자와 로직소자를 제조하는 방법을 개시하고 있다. 이는, 메모리소자부와 로직소자부로 구분된 반도체 기판 상에, 소자분리막을 형성하는 단계; 상기 기판 내에 N형의 웰 및 P형의 웰을 형성하는 단계; 트윈 웰이 형성된 상기 결과물 상에 게이트 산화막과 게이트 전극을 형성하는 단계; 상기 메모리소자부 및 로직소자부 내에 트랜지스터의 소오스 및 드레인을 형성하는 단계; 상기 메모리소자부 내에, 커패시터의 스토리지 전극과, 유전체막 및 플레이트 전극을 구비하는 커패시터를 형성하는 단계; 제2 절연층을 형성한 다음, 이를 관통하는 제1 콘택홀들을 형성하는 단계; 제1 금속배선을 형성하여, 상기 메모리소자부 내에는 비트라인을, 상기 로직소자부 내에는 금속배선을 형성하는 단계; 제3 절연층을 형성하고, 이를 관통하는 제2 콘택홀들을 형성하는 단계; 및 메모리소자부 및 로직소자부 내에 제2 금속배선들을 형성하는 단계를 구비한다. 따라서, 고성능의 새로운 반도체 장치를 구현할 수 있을 뿐만 아니라, 제조원가를 절감할 수 있다.

Description

반도체소자 제조방법

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 메모리소자와 로직소자를 하나의 칩(chip) 내에 형성할 수 있는 방법에 관한 것이다.

반도체 메모리 장치를 이용하는 분야의 급속한 발전에 따라, 고집적소자의 응용분야에서는 프레임 버퍼의 묘화와 데이터의 압축 및 복원을 위한 고성능이 요구되고 있으며, 특히 휴대기기용에서는 소비 전력을 억제하고 제조비용을 감소하여야 할 필요가 생기게 되었다.

도 1은 일반적인 디램 셀을 도시한 회로도로서, 하나의 트랜지스터와 하나의 커패시터로 구성되어 있다.

디램 소자는 도 1에 도시된 메모리 셀이 규칙적으로 x 및 y 방향으로 배열되어 있으며, 그 주변에 제어용 주변회로를 채용하고 있다. 각 메모리 셀은 워드라인과 비트라인의 쌍방을 선택함에 의해 선택될 수 있다. 디램 소자는 이와 같은 메모리 셀 어레이가 칩 대부분을 차지하고 있으므로, 메모리의 대용량화, 고집적화를 위해서는 메모리 셀 면적감소가 매우 중요해진다. 따라서, 1M 비트 이상의 디램에서는 평면적인 메모리 셀로는 셀 면적을 작게할 수 없기 때문에 새로운 셀 구조가 제안되었다.

도 2 내지 도 6는 종래 기술에 따른 디램 셀 제조방법을 설명하기 위해 도시한 단면도들이다.

도 2를 참조하면, 메모리 셀 어레이부와 주변회로부로 구분된 반도체 기판(1) 상에 활성영역과 비활성영역을 한정하는 소자분리막(3)을 형성하고, 그 결과물 상에 게이트 산화막(5)과 게이트 전극(7)을 통상의 방법으로 형성한다. 이때 형성된 게이트 전극(7)은 트랜지스터의 게이트 전극 뿐만 아니라, 메모리 셀을 선택하기 이한 워드선으로도 사용된다. 게이트 전극(7) 형성후, 이온주입공정을 통해 게이트 전극 양쪽의 기판 내에 소오스 및 드레인(9)을 형성한다.

도 3을 참조하면, 소오스 및 드레인(9)이 형성된 결과물 전면에, 제1 절연층(11)을 형성한 다음 사진식각 공정을 통해 상기 기판을 노출시키는 스토리지 콘택홀을 형성한다. 다음, 콘택홀이 형성된 결과물 전면에 도전층을 증착한 다음 패터닝하여, 상기 메모리 셀 어레이부 내에 상기 콘택홀을 통해 상기 기판과 접촉되는 스토리지 전극(13)을 형성한다. 스토리지 전극(13) 상에 유전체막(15) 및 플레이트 전극(18)을 형성하여 커패시터를 완성한다.

도 4를 참조하면, 커패시터가 형성된 결과물 전면에 절연물을 증착하여 제2 절연층(19)을 형성한 다음 패터닝하여 상기 기판을 노출시키는 비트라인 콘택홀을 형성한다. 계속해서, 도전물을 증착하고 패터닝하여, 상기 셀 어레이부 내에 상기 비트라인 콘택홀을 통해 기판의 드레인과 접촉되는 비트라인(21)을 형성한다.

도 5를 참조하면, 비트라인(21)이 형성된 상기 결과물 전면에, 절연물을 증착하여 제3 절연층(23)을 형성한 다음 패터닝하여, 상기 주변회로부 내에 반도체 기판을 노출시키는 콘택홀들을 형성한다. 계속해서, 그 결과물 상에 도전물을 증착한 다음 패터닝하여, 메모리 셀 어레이부 및 주변회로부 내에 제1 금속배선(25)들을 형성한다.

도 6을 참조하면, 제1 금속배선(25)이 형성된 결과물 전면에 절연물을 증착하여 제4 절연층(27)을 형성하고, 그 위에 도전물을 증착하고 이를 패터닝하여 제2 금속배선(29)들을 형성한 다음, 다시 절연물을 증착하여 제5 절연층(31)을 형성한다.

여기에서, 상기 제2 금속배선들(29)은 필요에 따라 상기 제1 금속배선(27)들과 비아홀(도시되지 않음)을 통해 연결될 수 있으며, 제5 절연층(31)은 소자 보호를 위해 형성한다.

한편, 로직을 구성하는 방법은 설계 및 생산 방법에 따라 게이트 어레이 방식이나, 표준 셀 방식으로 나눌수 있으며, 이 두 가지 방식은 제조공정 측면에서는 별 차이가 없다. 로직 회로 제조방법은 L.C. Parrillo 등에 의해 발표된 Twin - Tub CMOS - A Technolodgy for VLSI Circuits, IEDM, 1980에 잘 나타나 있다.

도 7 내지 도 10은 종래 기술에 따른 로직 회로 제조방법을 설명하기 위해 도시한 단면도들이다.

도 7을 참조하면, 활성영역과 비활성영역으로 구분된 반도체 기판(51) 상에 소자분리막(53)을 형성하고, 사진공정 및 이온주입 공정을 이용하여 상기 기판(51) 내에 N형(55)과 P형의 웰(57)을 각각 형성한다.

다음, N형과 P형의 트윈 웰이 형성된 결과물 상에 게이트 산화막(59) 및 게이트 전극(61)을 통상의 방법으로 형성하고, 트랜지스터의 소오스 및 드레인(63)을 통상의 이온주입 방법을 통해 형성한다. 이때, 상기 트랜지스터는 소오스 및 드레인의 불순물에 따라 N형 및 P형으로 구분되는데, 일반적으로 N형의 웰(55) 내에는 P형 트랜지스터가, P형의 웰(57) 내에는 N형 트랜지스터가 형성된다.

도 8을 참조하면, 소오스 및 드레인(63)이 형성된 상기 결과물 전면에, 절연물을 증착하여 제1 절연층(65)을 형성하고 이를 패터닝하여 상기 기판의 소오스 및 드레인(63)을 노출시키는 콘택홀을 형성한다. 콘택홀이 형성된 결과물 상에 도전층을 형성한 다음 패터닝하여 상기 기판 내의 소오스 및 드레인(63), 상기 게이트 전극(61)과 접속되는 제1 금속배선(67)을 형성한다.

도 9를 참조하면, 제1 금속배선(67)이 형성된 결과물 전면에 제2 절연층(69)을 형성한 다음 패터닝하여 상기 제1 금속배선(67)을 부분적으로 노출시키는 콘택홀을 형성한다. 계속해서, 상기 결과물 전면에 도전물을 증착한 다음 패터닝하여 상기 콘택홀을 통해 상기 제1 금속배선(67)과 접촉되는 금속배선을 포함하는 제2 금속배선(71)을 형성한다.

여기에서 상기 제2 금속배선(71)은 제1 금속배선(67) 만으로는 저항 및 집적도 측면에서 한계가 있기 때문에 그의 개선을 위해 형성하는 것으로서, 이는 상기 논문(L.C.Parrillo)에는 언급되어 있지 않으나, 최근의 로직 공정에서는 일반적으로 사용되는 기술이므로 추가하여 설명하였다.

도 10을 참조하면, 제2 금속배선(71)이 형성된 결과물 전면에 제3 절연층(73)을 형성한 다음 패터닝하여, 상기 제2 금속배선(73)을 부분적으로 노출시키는 콘택홀을 형성한다.

다음, 상기 결과물 상에 도전물을 증착한 다음 패터닝하여 상기 제2 금속배선(71)과 상기 콘택홀을 통해 접촉되는 금속배선을 포함하는 제3 금속배선(75)을 형성한다. 계속해서, 제3 금속배선(75) 상에 소자보호를 위한 제4 절연층(77)을 형성하여 로직 소자를 완성한다.

여기에서, 상기 제3 금속배선(75)은 제2 금속배선과 동일한 목적으로 사용되며, 상기 논문에는 역시 언급되어 있지 않다.

언급된 바와 같은 디램소자와 로직소자는 현재, 각각의 제조공정을 가지고 서로다른 칩에 형성되고 있다. 이는, 소비전력감소나 비용감소 측면에서 바람직하지 않으므로, 상기한 디램소자와 로직소자를 하나의 칩에 제조할 필요가 있다.

본 발명이 이루고자 하는 기술적 과제는, 메모리 소자와 로직소자를 하나의 칩 내에 형성할 수 있는 반도체소자 제조방법을 제공하는 것이다.

본 발명이 이루고자 하는 다른 기술적 과제는, 묘화처리 성능 향상, 소비전력감소, 밴드폭 향상, 제조비용감소등의 효과를 갖는 반도체소자 제조방법을 제공하는 것이다.

도 1은 일반적인 디램 셀을 도시한 회로도이다.

도 2 내지 도 6는 종래 기술에 따른 디램 셀 제조방법을 설명하기 위해 도시한 단면도들이다.

도 7 내지 도 10은 종래 기술에 따른 로직 회로 제조방법을 설명하기 위해 도시한 단면도들이다.

도 11 내지 도 15는 본 발명의 일 실시예에 따른 반도체소자 제조방법을 설명하기 위해 도시한 단면도들이다.

상기 과제 및 다른 과제를 달성하기 위한 본 발명에 따른 반도체소자 제조방법은, 메모리소자부와 로직소자부로 구분된 반도체 기판 상에, 활성영역과 비활성영역을 구분하기 위한 소자분리막을 형성하는 단계; 상기 기판 내에 N형의 웰 및 P형의 웰을 형성하는 단계; 트윈 웰이 형성된 상기 결과물 전면에 통상의 방법을 통해 게이트 산화막과 게이트 전극을 형성하는 단계; 게이트 전극이 형성된 결과물 전면에, 불순물 주입을 수행하여 상기 메모리소자부 및 로직소자부 내에 트랜지스터의 소오스 및 드레인을 형성하는 단계; 소오스 및 드레인이 형성된 결과물 상에, 제1 절연층을 형성한 다음 이를 관통하는 스토리지 콘택홀을 형성하는 단계; 제1 절연층이 형성된 상기 결과물 상의 메모리소자부 내에, 커패시터의 스토리지 전극과, 유전체막 및 플레이트 전극을 구비하는 커패시터를 형성하는 단계; 커패시터가 형성된 상기 결과물 상에 제2 절연층을 형성한 다음, 이를 관통하는 제1 콘택홀들을 형성하는 단계; 제1 콘택홀들이 형성된 상기 결과물 상에 금속층을 적층한 다음 사진식각공정을 통해 제1 금속배선을 형성하여, 상기 메모리소자부 내에는 비트라인을, 상기 로직소자부 내에는 금속배선을 형성하는 단계; 제1 금속배선이 형성된 결과물 상에 제3 절연층을 형성하고, 이를 관통하는 제2 콘택홀들을 형성하는 단계; 및 제2 콘택홀들이 형성된 결과물 상에 도전물을 증착한 다음 패터닝하여 메모리소자부 및 로직소자부 내에 제2 금속배선들을 형성하는 단계를 구비하는 것을 특징으로 한다.

본 발명에 따르면, 하나의 칩 내에 메모리소자와 로직소자를 제조할 수 있다. 따라서, 고성능의 새로운 반도체 장치를 구현할 수 있을 뿐만 아니라, 제조원가를 절감할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하고자 한다.

도 11 내지 도 15는 본 발명의 일 실시예에 따른 반도체소자 제조방법을 설명하기 위해 도시한 단면도들이다.

도 11을 참조하면, 먼저 메모리소자부와 로직소자부로 구분된 반도체 기판(101) 상에, 활성영역과 비활성영역을 구분하기 위한 소자분리막(103)을 통상의 방법으로 형성하고, 사진공정 및 이온주입공정을 통해 N형의 웰(105) 및 P형의 웰(107)을 형성한다. 이때, 디램 뿐만 아니라 로직소자의 웰도 함께 형성되며, 디램 및 로직소자 모두 CMOS 트랜지스터가 형성되어야 하므로 트윈웰을 형성한다.

본 발명의 바람직한 실시예에 따르면, 상기 디램소자의 웰 형성은 반대 도전형 예를 들면, N형의 웰(105)을 깊게 형성한 후 P형의 웰(107)을 형성함으로써, 소자의 특성을 향상시킨다.

트윈 웰이 형성된 상기 결과물 전면에 통상의 방법을 통해 게이트 산화막(109)을 형성하고, 그 위에 게이트 전극(111)을 형성한다. 여기에서, 상기 게이트 전극(111)은 불순물이 도우프된 폴리실리콘을 사용하거나, 실리사이드를 함께 사용하는 폴리사이드 구조를 채용할 수 있으며, 폴리실리콘을 사용하는 경우 불순물 도핑은 포클(POCl₃)을 사용하거나, 인-시츄 도우프된 폴리실리콘을 사용한다.

상기 게이트 전극(111)은, N형의 도전층을 사용하거나, NMOS 트랜지스터에는 N형의 게이트 전극을, PMOS 트랜지스터에는 P형의 게이트 전극을 사용할 수 있다. 또한, 상기 게이트 전극(111)은 로직소자에서는 트랜지스터의 게이트전극으로, 메모리소자에서는 워드라인으로 사용되어 진다.

본 발명의 바람직한 실시예에 따르면, 메모리소자부의 상기 게이트 산화막은 로직소자부의 그것보다 더 두껍게 형성한다.

게이트 전극(111)이 형성된 결과물 전면에, 불순물 주입을 수행함으로써, 트랜지스터의 소오스 및 드레인(113)을 형성한다. 이때, 상기 디램소자 내의 소오스 및 드레인의 농도는 로직소자의 소오스 및 드레인 농도보다 상대적으로 낮아야 한다.

도 12를 참조하면, 소오스 및 드레인(113)이 형성된 결과물 상에, 절연물을 증착하여 제1 절연층(115)을 형성한 다음 패터닝하여 상기 메모리소자부 내의 기판 일부를 노출시키는 스토리지 콘택홀을 형성한다. 스토리지 콘택홀이 형성된 결과물 상에 도전물, 예컨대 불순물이 도우프된 폴리실리콘을 증착한 다음 패터닝하여 상기 메모리소자부 내에 커패시터의 스토리지 전극(117)을 형성하고, 그 위에 유전체막(119) 및 플레이트 전극(121)을 차례로 형성함으로써 커패시터를 완성한다.

여기에서, 상기 스토리지 전극(117)은 트랜지스터의 스토리지 콘택홀을 통해 소오스 또는 드레인과 접촉되며, 커패시터는 메모리소자부 내에 한정되어 형성된다.

도 13을 참조하면, 커패시터가 형성된 결과물 전면에, 절연물을 증착하여 제2 절연층(123)을 형성한 다음 상기 기판의 일부를 노출시키는 제1 콘택홀들을 형성한다. 여기에서, 상기 제2 절연층(123)은 산화막으로 형성될 수 있으며, 후속의 금속배선공정을 용이하게 하기 위해 평탄화공정을 실시하는 것이 바람직하며, 상기 제1 콘택홀들은 메모리소자부 및 로직소자부 모두에 필요한 만큼 형성될 수 있다.

제1 콘택홀들이 형성된 상기 결과물 전면에, 금속층을 적층한 다음 사진식각공정을 통해 제1 금속배선(125)을 형성한다. 여기에서, 상기 제1 금속배선(125)은 상기 제1 콘택홀들을 통해 상기 기판 또는 게이트 전극과 전기적으로 접촉되며, 이는, 로직소자부에서는 신호전달을 위한 배선으로 주로 사용되고, 메모리소자부에서는 워드선과 함께 메모리 셀 선택을 위해 필요한 비트라인으로 사용된다. 상기 제1 금속배선(125)은 텅스텐, 텅스텐 폴리사이드, 알루미늄, 구리 등으로 형성될 수 있다.

한편, 상기 제1 금속배선이 연결되는 메모리소자부의 접합부는 1E20 /cm²의 높은 농도의 불순물로 이루어지는 것이 바람직하다.

이와 같이 본 발명에 따르면, 제1 금속배선(125)을 금속배선 뿐만 아니라, 비트라인으로 동시에 사용하기 때문에 소자의 신뢰성을 향상시킬 수 있으며, 집적도 증가와 함께 제조경비를 감소시킬 수 있는 장점이 있다.

도 14를 참조하면, 제1 금속배선(125)이 형성된 결과물 전면에 절연물을 증착하여 제3 절연층(127)을 형성하고, 이를 패터닝하여 상기 제1 금속배선을 부분적으로 노출시키는 제2 콘택홀들을 형성하고, 그 위에 도전물을 증착한 다음 패터닝하여 메모리소자부 및 로직소자부 내에 제2 금속배선(129)들을 형성한다. 제2 금속배선(129)들은 상기 제2 콘택홀들을 통해 상기 제1 금속배선(125)와 전기적으로 접촉될 수 있으며, 이와 같이 제2 금속배선(129)들을 메모리소자부와 로직소자부내에 동시에 형성함에 의해, 신속한 신호의 전달 및 집적도 증가가 가능하다.

도 15를 참조하면, 제2 금속배선(129)들이 형성된 결과물 전면에, 절연물을 증착하여 제4 절연층(131)을 형성하고, 이를 패터닝하여 상기 제2 금속배선(129)을 부분적으로 노출시키는 제3 콘택홀들을 형성하고, 그 위에 도전물을 증착한 다음 패터닝하여 메모리소자부 및 로직소자부 내에 제3 금속배선(133)들을 형성한다.

상기 제3 금속배선(133)들은 상기 제3 콘택홀들을 통해 제2 금속배선(129)들과 전기적으로 접속될 수 있으며, 제2 금속배선(129)과 마찬가지로 제3 금속배선(133)들을 메모리소자부와 로직소자부내에 동시에 형성함에 의해, 신속한 신호의 전달 및 집적도 증가라는 효과를 준다. 다음, 제3 금속배선(133)들이 형성된 결과물 전면에, 소자보호를 목적으로 하는 제5 절연층(135)을 형성하여 메모리소자와 로직소자를 완성한다.

상술한 바와 같이 본 발명에 따르면, 하나의 칩 내에 메모리소자와 로직소자를 제조할 수 있다. 따라서, 고성능의 새로운 반도체 장치를 구현할 수 있을 뿐만 아니라, 제조원가를 절감할 수 있다. 또한, 메모리소자와 로직소자의 트랜지스터를 동시에 형성할 수 있으며, 로직소자에 필요한 3층의 금속배선중, 제1 금속배선 형성시 동일한 도전층으로 비트라인을 동시에 형성하기 때문에, 신호 전달시간의 단축이 가능하며, 신뢰성 향상, 집적도 증가 등의 효과를 기대할 수 있다.

Claims (5)

1. 메모리소자부와 로직소자부로 구분된 반도체 기판 상에, 활성영역과 비활성영역을 구분하기 위한 소자분리막을 형성하는 단계; 상기 기판 내에 N형의 웰 및 P형의 웰을 형성하는 단계; 트윈 웰이 형성된 상기 결과물 전면에 통상의 방법을 통해 게이트 산화막과 게이트 전극을 형성하는 단계; 게이트 전극이 형성된 결과물 전면에, 불순물 주입을 수행하여 상기 메모리소자부 및 로직소자부 내에 트랜지스터의 소오스 및 드레인을 형성하는 단계; 소오스 및 드레인이 형성된 결과물 상에, 제1 절연층을 형성한 다음 이를 관통하는 스토리지 콘택홀을 형성하는 단계; 제1 절연층이 형성된 상기 결과물 상의 메모리소자부 내에, 커패시터의 스토리지 전극과, 유전체막 및 플레이트 전극을 구비하는 커패시터를 형성하는 단계; 커패시터가 형성된 상기 결과물 상에 제2 절연층을 형성한 다음, 이를 관통하는 제1 콘택홀들을 형성하는 단계; 제1 콘택홀들이 형성된 상기 결과물 상에 금속층을 적층한 다음 사진식각공정을 통해 제1 금속배선을 형성하여, 상기 메모리소자부 내에는 비트라인을, 상기 로직소자부 내에는 금속배선을 형성하는 단계; 제1 금속배선이 형성된 결과물 상에 제3 절연층을 형성하고, 이를 관통하는 제2 콘택홀들을 형성하는 단계; 및 제2 콘택홀들이 형성된 결과물 상에 도전물을 증착한 다음 패터닝하여 메모리소자부 및 로직소자부 내에 제2 금속배선들을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체소자 제조방법.
2. 제1항에 있어서, 제2 금속배선을 형성하는 상기 단계 후, 제2 금속배선들이 형성된 결과물 전면에, 절연물을 증착하여 제4 절연층을 형성하고, 이를 관통하는 제3 콘택홀들을 형성하는 단계; 제3 콘택홀들이 형성된 결과물 상에 도전물을 증착한 다음 패터닝하여 메모리소자부 및 로직소자부 내에 제3 금속배선들을 형성하는 단계; 및 제3 금속배선들이 형성된 결과물 전면에, 소자보호를 목적으로 하는 제5 절연층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체소자 제조방법.
3. 제1항에 있어서, 기판 내에 N형의 웰 및 P형의 웰을 형성하는 단계에서 메모리소자부 내에 형성되는 웰은, 그 아래 및 주위에 반대 도전형의 웰을 깊게 형성하는 것을 특징으로 하는 반도체소자 제조방법.
4. 제1항에 있어서, 상기 메모리소자부 내의 게이트 산화막은 상기 로직소자부 내의 게이트 산화막보다 더 두껍게 형성하는 것을 특징으로 하는 반도체소자 제조방법.
5. 제1항에 있어서, 상기 메모리소자부 내의 소오스 및 드레인의 불순물 농도가 상기 로직소자부 내의 그것보다 더 낮게 형성되는 것을 특징으로 하는 반도체소자 제조방법.